JPH104154A - 半導体素子収納用パッケージ及びその製造方法 - Google Patents
半導体素子収納用パッケージ及びその製造方法Info
- Publication number
- JPH104154A JPH104154A JP15579596A JP15579596A JPH104154A JP H104154 A JPH104154 A JP H104154A JP 15579596 A JP15579596 A JP 15579596A JP 15579596 A JP15579596 A JP 15579596A JP H104154 A JPH104154 A JP H104154A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- metallized wiring
- wiring layer
- semiconductor device
- protective metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
Abstract
5を介して接続される複数個のメタライズ配線層4を有
する絶縁基体1と、蓋体2とから成り、絶縁基体1と蓋
体2とより成る容器内部に半導体素子3を気密に収容す
るようになした半導体素子収納用パッケージであって、
前記メタライズ配線層4のシート抵抗を12mΩ/SQ
以下とし、かつメタライズ配線層4のうち少なくとも半
導体素子3の電極がボンディングワイヤ5を介して接続
される領域の表面に保護金属層7を被着させるとともに
該保護金属層7の表面粗さをJIS−B−0601に規
定の中心線平均粗さ(Ra)で0.3μm≦Ra≦0.
5μmとした。
Description
する半導体素子収納用パッケージに関するものである。
の半導体素子を収容する半導体素子収納用パッケージ
は、通常、酸化アルミニウム質焼結体等の電気絶縁材料
から成り、その上面略中央部に半導体素子を載置収容す
るための凹部及び該凹部周辺より外周縁にかけて導出さ
れたタングステン、モリブデン、マンガン等の高融点金
属粉末から成る複数個のメタライズ配線層を有する絶縁
基体と、半導体素子の各電極を外部電気回路に電気的に
接続するために前記メタライズ配線層に銀ロウ等のロウ
材を介し取着された複数個の外部リード端子と、蓋体と
から構成されており、絶縁基体の凹部に半導体素子をガ
ラス、樹脂、ロウ材等から成る接着剤を介して接着固定
し、半導体素子の各電極を所定のメタライズ配線層にボ
ンディングワイヤを介して電気的に接続させるとともに
絶縁基体上面に蓋体をガラス、樹脂等の封止材を介して
接合させ、絶縁基体と蓋体とから成る容器内部に半導体
素子を気密に収容することによって製品としての半導体
装置となる。
縁基体に設けたメタライズ配線層とボンディングワイヤ
との接合性が悪いことからメタライズ配線層のうち半導
体素子の電極がボンディングワイヤを介して接続される
領域にはニッケル、金等から成る保護金属層がめっき法
により被着されており、該保護金属層によってメタライ
ズ配線層に対するボンディングワイヤの接合を良好なも
のとしている。
の絶縁基体が一般に酸化アルミニウム質焼結体で形成さ
れており、酸化アルミニウム、酸化珪素、酸化マグネシ
ウム、酸化カルシウム等のセラミック原料粉末に有機溶
剤、溶媒を添加混合して泥漿物を作るとともに該泥漿物
をドクターブレード法やカレンダーロール法を採用する
ことによってシート状のセラミック生成形体を得、次に
タングステンやモリブデン等の平均粒径が2μm〜3μ
mの金属粉末に有機溶剤、溶媒を添加混合して得た金属
ペーストを前記セラミック生成形体の表面にスクリーン
印刷法により所定パターンに塗布して配線用パターンを
形成し、しかる後、前記配線用パターンが形成されたセ
ラミック生成形体を複数積層するとともにこれを還元雰
囲気中、約1600℃の温度で焼成し、配線用パターン
をメタライズ配線層となすとともにセラミック生成形体
を絶縁基体となすことによって製作されている。
来の半導体素子収納用パッケージはメタライズ配線層が
平均粒径2μm〜3μmのタングステンやモリブデン等
の金属粉末によって形成されており、粒径が大きいこと
から金属粉末間の接触面積が狭く、メタライズ配線層の
シート抵抗が15mΩ/SQ程度の大きなものであっ
た。そのためこの従来の半導体素子収納用パッケージに
近時の高速駆動を行う半導体素子を収容させ、メタライ
ズ配線層を介して半導体素子に電気信号を出し入れした
場合、電気信号がメタライズ配線層の有する大きなシー
ト抵抗によって大きく減衰し、その結果、半導体素子に
電気信号を正確に出し入れすることができなくなって半
導体素子を誤動作させてしまうという欠点を有してい
た。
ズ配線層を形成する金属ペーストの金属粉末の平均粒径
を1μm〜2μm程度の細かいものとし、これによって
金属粉末同士の接触面積を増大させてメタライズ配線層
のシート抵抗を下げることが考えられる。
程度の金属粉末を使用して形成されるメタライズ配線層
はそのシート抵抗を低く抑えることができるものの表面
が滑らかとなり、同時にメタライズ配線層のうち半導体
素子の電極がボンディングワイヤを介して接続される領
域に被着されている保護金属層もその表面の粗さが中心
線平均粗さ(Ra)でRa<0.25μmの極めて滑ら
かなものとなってしまう。そのためこのメタライズ配線
層表面に被着されている保護金属層にボンディングワイ
ヤを摺動させボンディングワイヤに機械的に塑性変形を
起こさせることによってボンディングワイヤを保護金属
層に接合させ、メタライズ配線層と半導体素子の各電極
とを接続する際、ボンディングワイヤが保護金属層上を
滑ってボンディングワイヤと保護金属層との接合が弱く
なり、その結果、半導体素子の各電極と外部電気回路と
の電気的接続の信頼性が低いものとなる欠点を誘発して
しまう。
案出されたもので、その目的は半導体素子の各電極をボ
ンディングワイヤを介して所定のメタライズ配線層に強
固に接続させ、且つメタライズ配線層を介して半導体素
子に電気信号を確実、且つ正確に出し入れすることがで
きる半導体素子収納用パッケージを提供することにあ
る。
グワイヤを介して接続される複数個のメタライズ配線層
を有する絶縁基体と、蓋体とから成り、絶縁基体と蓋体
とより成る容器内部に半導体素子を気密に収容するよう
になした半導体素子収納用パッケージであって、前記メ
タライズ配線層のシート抵抗を12mΩ/SQ以下と
し、かつメタライズ配線層のうち少なくとも半導体素子
の電極がボンディングワイヤを介して接続される領域の
表面に保護金属層を被着させるとともに該保護金属層の
表面粗さをJIS−B−0601に規定の中心線平均粗
さ(Ra)で0.3μm≦Ra≦0.5μmとしたこと
を特徴とするものである。
ケージの絶縁基体を、セラミック生成形体を準備する工
程と、該セラミック生成形体表面に平均粒径が1μm乃
至2μmの金属粉末から成る金属ペーストを塗布して配
線用パターンを形成する工程と、該配線用パターンのう
ちボンディングワイヤが接続される領域の表面に表面粗
さが1〜2μmのフィルムを押圧させる工程と、前記配
線用パターンが形成されたセラミック生成形体を還元雰
囲気中で焼成し、シート抵抗が12mΩ/SQ以下のメ
タライズ配線層を有する絶縁基体となす工程と、前記メ
タライズ配線層のうち少なくとも半導体素子の電極がボ
ンディングワイヤを介して接続される領域の表面にめっ
き法により表面粗さがJIS−B−0601に規定の中
心線平均粗さ(Ra)で0.3μm≦Ra≦0.5μm
の保護金属層を被着させる工程とで製作されていること
を特徴とするものである。
れば、メタライズ配線層のシート抵抗が12mΩ/SQ
以下と低いことからメタライズ配線層を介して半導体素
子に電気信号を出し入れした場合、電気信号がメタライ
ズ配線層で大きく減衰することはなく、その結果、半導
体素子に電気信号が正確に出し入れされて半導体素子を
常に正常に作動させることが可能となる。
によれば、メタライズ配線層のうち少なくとも半導体素
子の電極がボンディングワイヤを介して接続される領域
の表面に保護金属層を被着させるとともに該保護金属層
の表面粗さをJIS−B−0601に規定の中心線平均
粗さ(Ra)で0.3μm≦Ra≦0.5μmの適度な
粗さとしたことからボンディングワイヤをメタライズ配
線層表面の保護金属層に強固に接合させることができ、
これによって半導体素子の各電極をボンディングワイ
ヤ、メタライズ配線層を介して外部電気回路に確実に電
気的接続することが可能となる。
詳細に説明する。図1は、本発明の半導体素子収納用パ
ッケージの一実施例を示し、1は電気絶縁材料から成る
絶縁基体、2は蓋体である。この絶縁基体1と蓋体2と
で半導体素子3を収容するための容器が構成される。
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、その上面の略中央部に半導体素子3を
収容するための段状の凹部1aが設けてあり、該凹部1
a底面には半導体素子3がガラス、樹脂、ロウ材等の接
着剤を介して接着固定される。
周縁にかけて複数個のメタライズ配線層4が被着形成さ
れており、該メタライズ配線層4のうち凹部1a周辺部
に位置する領域には半導体素子3の各電極がボンディン
グワイヤ5を介して電気的に接続され、また絶縁基体1
の外周縁に導出された部位には外部リード端子6がロウ
材を介してロウ付け取着されている。
4はタングステン、モリブデン、マンガン等の高融点金
属粉末から成り、該メタライズ配線層4は外部電気回路
に接続される外部リード端子6に半導体素子3の各電極
を電気的に接続させる作用をなす。
するタングステン、モリブデン等の金属粉末の平均粒径
を1μm〜2μmとすることによってシート抵抗が12
mΩ/SQ以下の低いものとなしてあり、これによって
メタライズ配線層4を介して半導体素子3に電気信号を
出し入れした場合、電気信号がメタライズ配線層4で大
きく減衰することはなく、その結果、半導体素子3に電
気信号が正確に出し入れされて半導体素子3を常に正常
に作動させることが可能となる。
素子3の各電極がボンディングワイヤ5を介して接続さ
れる領域にニッケル、金等から成る保護金属層7が被着
されており、該保護金属層7はその表面の粗さがJIS
−B−0601に規定の中心線平均粗さ(Ra)で0.
3μm≦Ra≦0.5μmの適度な粗さとなっている。
S−B−0601に規定の中心線平均粗さ(Ra)で
0.3μm≦Ra≦0.5μmの適度な粗さになってい
ることから保護金属層7にボンディングワイヤ5を摺動
させボンディングワイヤ5に機械的に塑性変形を起こさ
せることによってボンディングワイヤ5と保護金属層7
とを接合させ、メタライズ配線層4と半導体素子3の各
電極とを接続する際、ボンディングワイヤ5が保護金属
層7上で良好に塑性変形を起こしてボンディングワイヤ
5と保護金属層7との接合が強固となり、その結果、半
導体素子3の各電極と外部電気回路との電気的接続の信
頼性を極めて高いものとなすことが可能となる。
S−B−0601に規定の中心線平均粗さ(Ra)で
0.3μm>Raとなると保護金属層7表面が滑らかと
なってボンディングワイヤ5を強固に接合させることが
できなくなり、またRa>0.5μmとなるとボンディ
ングワイヤ5と保護金属層7表面との接合面積が小さく
なって接合強度が低下することとなる。従って、前記メ
タライズ配線層4の半導体素子3の各電極がボンディン
グワイヤ5を介して接続される領域に被着されている保
護金属層7はその表面の粗さがJIS−B−0601に
規定の中心線平均粗さ(Ra)で0.3μm≦Ra≦
0.5μmの範囲に特定される。
ド端子6が銀ロウ等のロウ材を介してロウ付けされてお
り、該メタライズ配線層4にロウ付けされる外部リード
端子6は鉄ーニッケルーコバルト合金や、鉄ーニッケル
合金等の金属材料から成り、半導体素子3の各電極を外
部電気回路に電気的に接続する作用をなす。
ケルーコバルト合金等のインゴット(塊)を従来周知の
金属圧延加工法及び打ち抜き加工法等を採用することに
よって所定の板状に形成される。
ッケル、金等から成る良導電性で、且つ耐蝕性に優れた
金属をメッキ法により1μm乃至20μmの厚みに被着
させておくと、外部リード端子6の酸化腐食を有効に防
止することができるとともに外部リード端子6と外部電
気回路との電気的接続を良好となすことができる。従っ
て、前記外部リード端子6はその表面にニッケル、金等
の耐蝕性に優れ、且つロウ材と濡れ性の良い金属をメッ
キ法により1μm乃至20μmの厚みに被着させておく
ことが好ましい。
縁基体1の凹部1aに半導体素子3をガラス、樹脂、ロ
ウ材等の接着剤を介して接着固定するとともに半導体素
子3の各電極をメタライズ配線層4にボンディングワイ
ヤ5を介して電気的に接続し、しかる後、絶縁基体1の
上面に蓋体2をガラス、樹脂、ロウ材等の封止材により
接合させ、絶縁基体1と蓋体2とから成る容器内部に半
導体素子3を気密に収容することによって最終製品とし
ての半導体装置となる。
絶縁基体の製造方法について図2に基づき説明する。ま
ず図2(a)に示す如く、3枚のシート状のセラミック
生成形体10a、10b、10cを準備する。
0b、10cは例えば、酸化アルミニウム、酸化珪素、
酸化マグネシウム、酸化カルシウム等のセラミック原料
粉末に有機溶剤、溶媒を添加混合して泥漿物を作るとと
もに該泥漿物をドクターブレード法やカレンダーロール
法を採用し、シート状に成形することによって形成され
る。
0cには従来周知の打ち抜き加工法を採用することによ
って半導体素子を収容する空所を形成するための穴11
a、11bが形成されている。
ク生成形体10bの上面に、穴11aの周辺から外周縁
にかけてメタライズ配線層となる配線用パターン12を
形成する。
m〜2μmのタングステンやモリブデン等の高融点金属
粉末に有機溶剤、溶媒を添加混合して得た金属ペースト
をスクリーン印刷法を採用し、セラミック生成形体10
bの上面に所定パターンに印刷塗布することによって形
成される。
面に形成した配線用パターン12のうち、半導体素子の
各電極がボンディングワイヤを介して接続される領域、
即ち、穴11aの周辺に位置する領域に、表面粗さが1
μm〜2μmのメタリックペーパー等のフィルム13を
50Kg/cm2 で押圧し、穴11aの周辺に位置する
配線用パターン12の表面に1μm〜2μm程度の凹凸
をつける。この配線用パターン12の表面につける凹凸
は後述する保護金属層の表面粗さをJIS−B−060
1に規定の中心線平均粗さ(Ra)で0.3μm≦Ra
≦0.5μmとするためのものである。
セラミック生成形体10a、10b、10cを上下に積
層し生積層体14となすとともに、該生積層体14を還
元雰囲気中、約1600℃で焼成し、各セラミック生成
形体10a、10b、10cのセラミック原料粉末及び
配線用パターン12中の金属粉末とを焼結一体化させれ
ば図2(d)に示すような複数個のメタライズ配線層4
を有する絶縁基体1となる。この場合、メタライズ配線
層4は配線用パターン12中のタングステン、モリブデ
ン等の高融点金属粉末の平均粒径が1μm〜2μmと細
かいことから金属粉末同士の接触面積が広くなってシー
ト抵抗が12mΩ/SQ以下の低いものとなる。
タライズ配線層4のうち半導体素子の各電極がボンディ
ングワイヤを介して接続される領域に保護金属層7を被
着させれば、半導体素子収納用パッケージに使用される
絶縁基体1が完成する。この保護金属層7はニッケル及
び金が使用され、従来周知のめっき法を採用することに
よってニッケルは2μm〜8μmの厚みに、金は1μm
〜2.5μmの厚みに被着される。またこの保護金属層
7はメタライズ配線層4の表面が適度に粗してあること
からJIS−B−0601に規定の中心線平均粗さ(R
a)で0.3μm≦Ra≦0.5μmの表面粗さを有し
ており、これによって保護金属層7にボンディングワイ
ヤを摺動させボンディングワイヤに機械的に塑性変形を
起こさせることによってボンディングワイヤと保護金属
層7とを接合させる際、その接合が極めて強固なものと
なる。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
よれば、メタライズ配線層のシート抵抗が12mΩ/S
Qと低いことからメタライズ配線層を介して半導体素子
に電気信号を出し入れした場合、電気信号がメタライズ
配線層で大きく減衰することはなく、その結果、半導体
素子に電気信号が正確に出し入れされて半導体素子を常
に正常に作動させることが可能となる。
によれば、メタライズ配線層のうち少なくとも半導体素
子の電極がボンディングワイヤを介して接続される領域
の表面に保護金属層を被着させるとともに該保護金属層
の表面粗さをJIS−B−0601に規定の中心線平均
粗さ(Ra)で0.3μm≦Ra≦0.5μmの適度な
粗さとしたことからボンディングワイヤをメタライズ配
線層表面の保護金属層に強固に接合させることができ、
これによって半導体素子の各電極をボンディングワイ
ヤ、メタライズ配線層を介して外部電気回路に確実に電
気的接続することが可能となる。
例を示す断面図である。
絶縁基体の製造方法を説明するための各工程毎の断面図
である。
ージの絶縁基体の製造方法を説明するための各工程毎の
断面図である。
Claims (2)
- 【請求項1】半導体素子の電極がボンディングワイヤを
介して接続される複数個のメタライズ配線層を有する絶
縁基体と、蓋体とから成り、絶縁基体と蓋体とより成る
容器内部に半導体素子を気密に収容するようになした半
導体素子収納用パッケージであって、前記メタライズ配
線層のシート抵抗を12mΩ/SQ以下とし、かつメタ
ライズ配線層のうち少なくとも半導体素子の電極がボン
ディングワイヤを介して接続される領域の表面に保護金
属層を被着させるとともに該保護金属層の表面粗さをJ
IS−B−0601に規定の中心線平均粗さ(Ra)で
0.3μm≦Ra≦0.5μmとしたことを特徴とする
半導体素子収納用パッケージ。 - 【請求項2】セラミック生成形体を準備する工程と、該
セラミック生成形体表面に平均粒径が1μm乃至2μm
の金属粉末から成る金属ペーストを塗布して配線用パタ
ーンを形成する工程と、該配線用パターンのうちボンデ
ィングワイヤが接続される領域の表面に表面粗さが1〜
2μmのフィルムを押圧させる工程と、前記配線用パタ
ーンが形成されたセラミック生成形体を還元雰囲気中で
焼成し、シート抵抗が12mΩ/SQ以下のメタライズ
配線層を有する絶縁基体となす工程と、前記メタライズ
配線層のうち少なくとも半導体素子の電極がボンディン
グワイヤを介して接続される領域の表面にめっき法によ
り表面粗さがJIS−B−0601に規定の中心線平均
粗さ(Ra)で0.3μm≦Ra≦0.5μmの保護金
属層を被着させる工程とを含む半導体素子収納用パッケ
ージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15579596A JP3301915B2 (ja) | 1996-06-17 | 1996-06-17 | 半導体素子収納用パッケージ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15579596A JP3301915B2 (ja) | 1996-06-17 | 1996-06-17 | 半導体素子収納用パッケージ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH104154A true JPH104154A (ja) | 1998-01-06 |
JP3301915B2 JP3301915B2 (ja) | 2002-07-15 |
Family
ID=15613611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15579596A Expired - Fee Related JP3301915B2 (ja) | 1996-06-17 | 1996-06-17 | 半導体素子収納用パッケージ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3301915B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013159085A (ja) * | 2012-02-08 | 2013-08-19 | Shin Kobe Electric Mach Co Ltd | 樹脂成形品の製造法 |
-
1996
- 1996-06-17 JP JP15579596A patent/JP3301915B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013159085A (ja) * | 2012-02-08 | 2013-08-19 | Shin Kobe Electric Mach Co Ltd | 樹脂成形品の製造法 |
Also Published As
Publication number | Publication date |
---|---|
JP3301915B2 (ja) | 2002-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2763446B2 (ja) | 半導体素子収納用パッケージ | |
JP3301915B2 (ja) | 半導体素子収納用パッケージ及びその製造方法 | |
JP3046148B2 (ja) | 電子部品収納用パッケージ | |
JP2801449B2 (ja) | 半導体素子収納用パッケージ | |
JP3176267B2 (ja) | 半導体素子収納用パッケージ | |
JP3176268B2 (ja) | 半導体素子収納用パッケージ | |
JP2514094Y2 (ja) | 半導体素子収納用パッケ―ジ | |
JP3181011B2 (ja) | 半導体素子収納用パッケージ | |
JPH0745962Y2 (ja) | 半導体素子収納用パッケージ | |
JP2792636B2 (ja) | 半導体素子収納用パッケージ | |
JP3181013B2 (ja) | 半導体素子収納用パッケージ | |
JP2851740B2 (ja) | 電子部品収納用パッケージ | |
JP2931468B2 (ja) | 電子部品収納用パッケージ | |
JP2746813B2 (ja) | 半導体素子収納用パッケージ | |
JP3210838B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JPH10107240A (ja) | イメージセンサー素子収納用パッケージ | |
JP2670208B2 (ja) | 半導体素子収納用パッケージ | |
JP2750255B2 (ja) | 電子部品収納用パッケージ | |
JPH0723965Y2 (ja) | 半導体素子収納用パッケージ | |
JP2003224222A (ja) | 半導体素子収納用パッケージ | |
JPH053273A (ja) | 半導体素子収納用パツケージの製造方法 | |
JP2948991B2 (ja) | 半導体素子収納用パッケージ | |
JP2728583B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP2543149Y2 (ja) | 半導体素子収納用パッケージ | |
JP2001035959A (ja) | 半導体素子収納用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130426 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140426 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |