JPH1039755A - ディジタル・データ・シャッフル／デ・シャッフル方式 - Google Patents
ディジタル・データ・シャッフル／デ・シャッフル方式Info
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- JPH1039755A JPH1039755A JP8207660A JP20766096A JPH1039755A JP H1039755 A JPH1039755 A JP H1039755A JP 8207660 A JP8207660 A JP 8207660A JP 20766096 A JP20766096 A JP 20766096A JP H1039755 A JPH1039755 A JP H1039755A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 情報データが不特定の第三者によって解読さ
れないようにしたディジタル・データ・シャッフル／デ
・シャッフル方式を提供する。 【解決手段】 伝送すべき複数ビットのディジタル・デ
ータを発生する手段と、伝送すべき複数ビット数と同数
の入力端子#1〜#8および出力端子#11〜#18を有し、入力
端子#1〜#8より出力端子#11〜#18に至る複数の伝送線ａ
1〜ａ8のうち、任意の２線間を交差接続または非交差接
続させる複数の切換回路Ｓを有する回路網７と、複数の
切換回路Ｓを制御する制御回路Ｐとを具備し、制御回路
Ｐの制御により、入力端子#1〜#8に印加されたデータを
シャッフルして出力端子#11〜#18より出力させるように
構成したものである。
れないようにしたディジタル・データ・シャッフル／デ
・シャッフル方式を提供する。 【解決手段】 伝送すべき複数ビットのディジタル・デ
ータを発生する手段と、伝送すべき複数ビット数と同数
の入力端子#1〜#8および出力端子#11〜#18を有し、入力
端子#1〜#8より出力端子#11〜#18に至る複数の伝送線ａ
1〜ａ8のうち、任意の２線間を交差接続または非交差接
続させる複数の切換回路Ｓを有する回路網７と、複数の
切換回路Ｓを制御する制御回路Ｐとを具備し、制御回路
Ｐの制御により、入力端子#1〜#8に印加されたデータを
シャッフルして出力端子#11〜#18より出力させるように
構成したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・デー
タの伝送方式に関し、特に、ディジタル・データを「あ
みだ籤」の手法によってシャッフル（shuffle）／デ・
シャッフル（de-shuffle）することにより、ディジタル
・データが不特定の第三者によって解読されないように
構成したディジタル・データ・シャッフル／デ・シャッ
フル方式に関する。
タの伝送方式に関し、特に、ディジタル・データを「あ
みだ籤」の手法によってシャッフル（shuffle）／デ・
シャッフル（de-shuffle）することにより、ディジタル
・データが不特定の第三者によって解読されないように
構成したディジタル・データ・シャッフル／デ・シャッ
フル方式に関する。
【０００２】
【従来の技術】送信側において、アナログ信号をＰＣＭ
によりディジタル化して送信し、受信側において、ディ
ジタル化されたＰＣＭ信号を受信して元のアナログ信号
に変換することは従来からよく知られている。
によりディジタル化して送信し、受信側において、ディ
ジタル化されたＰＣＭ信号を受信して元のアナログ信号
に変換することは従来からよく知られている。
【０００３】図７に示すように、送信側において、伝送
すべきアナログ信号をサンプリングパルスで標本化し、
入力波形の振幅に比例したＰＡＭパルスを得る標本化回
路１と、このＰＡＭパルスの振幅を一定の規則に従って
２7(＝１２８）乃至２8(＝２５６）で表される段階に区
分（量子化）する量子化回路２と、各段階を７桁乃至８
桁の２進符号、すなわち７ビット（乃至８ビット）の単
位パルスを用い、それぞれの単位パルスの有無の組合わ
せに変える（ＰＣＭパルス符号化する）符号化回路３と
を備えている。
すべきアナログ信号をサンプリングパルスで標本化し、
入力波形の振幅に比例したＰＡＭパルスを得る標本化回
路１と、このＰＡＭパルスの振幅を一定の規則に従って
２7(＝１２８）乃至２8(＝２５６）で表される段階に区
分（量子化）する量子化回路２と、各段階を７桁乃至８
桁の２進符号、すなわち７ビット（乃至８ビット）の単
位パルスを用い、それぞれの単位パルスの有無の組合わ
せに変える（ＰＣＭパルス符号化する）符号化回路３と
を備えている。
【０００４】ここで、ＰＣＭパルス符号化の過程を図８
に示しているが、図８におけるＰＣＭパルスは単なる例
示として２4（＝１６）の段階で表されている。
に示しているが、図８におけるＰＣＭパルスは単なる例
示として２4（＝１６）の段階で表されている。
【０００５】いま、ＰＣＭパルスの区分された振幅値の
段階が１０進数“１０５”で表され、これを２進数で表
す場合は、各桁に重みを持たせることによって１×２6+
１×２5+０×２4+１×２3+０×２2+０×２1+１×２0と
なり、２進符号“１１０１００１”、すなわち７つの単
位パルスの有無（“１”が有、“０”が無を意味する）
で表される。このようにしてＰＣＭ符号化されたパルス
信号は伝送路４を介して受信側に送られる。
段階が１０進数“１０５”で表され、これを２進数で表
す場合は、各桁に重みを持たせることによって１×２6+
１×２5+０×２4+１×２3+０×２2+０×２1+１×２0と
なり、２進符号“１１０１００１”、すなわち７つの単
位パルスの有無（“１”が有、“０”が無を意味する）
で表される。このようにしてＰＣＭ符号化されたパルス
信号は伝送路４を介して受信側に送られる。
【０００６】一方、受信側では、送信側の操作とは逆の
操作を行なう。まず、ＰＣＭパルスに符号化されたパル
ス信号を復号化回路５によって復号化してＰＡＭパルス
を得、このＰＡＭパルスを濾波器６により量子化雑音を
除去してアナログ信号を得ている。
操作を行なう。まず、ＰＣＭパルスに符号化されたパル
ス信号を復号化回路５によって復号化してＰＡＭパルス
を得、このＰＡＭパルスを濾波器６により量子化雑音を
除去してアナログ信号を得ている。
【０００７】
【発明が解決しようとする課題】従来のＰＣＭ信号のデ
ータ伝送方式のように、２進数の各桁毎に重みを持たせ
て、その桁の単位パルスの有無を受信側に知らせておく
ディジタル・データ伝送方式においては、受信側は、受
信中に２進数の各桁の位置を予め知っていなければなら
なかった。従って、このようなディジタル・データ伝送
方式においては、２進数の各桁の重みが知られれると、
第三者が容易に情報データを解読できるという問題があ
った。
ータ伝送方式のように、２進数の各桁毎に重みを持たせ
て、その桁の単位パルスの有無を受信側に知らせておく
ディジタル・データ伝送方式においては、受信側は、受
信中に２進数の各桁の位置を予め知っていなければなら
なかった。従って、このようなディジタル・データ伝送
方式においては、２進数の各桁の重みが知られれると、
第三者が容易に情報データを解読できるという問題があ
った。
【０００８】そこで、この発明は、情報データが不特定
の第三者によって解読されないように構成したディジタ
ル・データをシャッフル／デ・シャッフルする方式を提
供するために考えられたものである。
の第三者によって解読されないように構成したディジタ
ル・データをシャッフル／デ・シャッフルする方式を提
供するために考えられたものである。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために、本発明のディジタル・データ・シャッフル方
式は、伝送すべき複数ビットのディジタル・データを発
生する手段と、上記ビット数と同数の入力端子および出
力端子を有し、上記入力端子より上記出力端子に至る複
数の伝送線のうち、任意の２線間を交差接続または非交
差接続させる複数の切換回路を有する回路網と、上記複
数の切換回路を制御する制御回路とを具備し、上記制御
回路の制御により、上記入力端子に印加されたデータを
シャッフルして上記出力端子より出力させる。
るために、本発明のディジタル・データ・シャッフル方
式は、伝送すべき複数ビットのディジタル・データを発
生する手段と、上記ビット数と同数の入力端子および出
力端子を有し、上記入力端子より上記出力端子に至る複
数の伝送線のうち、任意の２線間を交差接続または非交
差接続させる複数の切換回路を有する回路網と、上記複
数の切換回路を制御する制御回路とを具備し、上記制御
回路の制御により、上記入力端子に印加されたデータを
シャッフルして上記出力端子より出力させる。
【００１０】本発明のディジタル・データ・デ・シャッ
フル方式は、シャッフルされたディジタル・データのビ
ット数と同数の入力端子および出力端子を有し、上記入
力端子より上記出力端子に至る複数の伝送線のうち、任
意の２線間を交差接続または非交差接続させる複数の切
換回路を有する回路網と、上記複数の切換回路を制御す
る制御回路とを具備し、上記制御回路の制御により、上
記入力端子に印加されたシャッフルされたデータをデ・
シャッフルして上記出力端子より原デジタル・データを
出力させる。
フル方式は、シャッフルされたディジタル・データのビ
ット数と同数の入力端子および出力端子を有し、上記入
力端子より上記出力端子に至る複数の伝送線のうち、任
意の２線間を交差接続または非交差接続させる複数の切
換回路を有する回路網と、上記複数の切換回路を制御す
る制御回路とを具備し、上記制御回路の制御により、上
記入力端子に印加されたシャッフルされたデータをデ・
シャッフルして上記出力端子より原デジタル・データを
出力させる。
【００１１】
【発明の実施の形態】「あみだ籖」は、図６に示すよう
に、複数の出発点（#1〜#8）に結ばれた縦線ｙと、任意
の場所で２本の縦線ｙ間を結ぶ複数の横線ｘとにより形
成され、上から縦線ｙに沿って降りてきたとき、横線ｘ
で結ばれている点に到達すると、その横線ｘに沿って他
の縦線ｙに移り、さらに降りて行って終着点に到達する
ようにルール化されている。したがって、出発点（#1〜
#8）と終着点（#4、#6、#2、#8、#1、#7、#3、#5）と
が、横線ｘの数および位置に応じて変化する（シャッフ
ルされる）ので、抽選に利用されている。
に、複数の出発点（#1〜#8）に結ばれた縦線ｙと、任意
の場所で２本の縦線ｙ間を結ぶ複数の横線ｘとにより形
成され、上から縦線ｙに沿って降りてきたとき、横線ｘ
で結ばれている点に到達すると、その横線ｘに沿って他
の縦線ｙに移り、さらに降りて行って終着点に到達する
ようにルール化されている。したがって、出発点（#1〜
#8）と終着点（#4、#6、#2、#8、#1、#7、#3、#5）と
が、横線ｘの数および位置に応じて変化する（シャッフ
ルされる）ので、抽選に利用されている。
【００１２】この発明は、この「あみだ籖」の手法を応
用してディジタル・データをシャッフルあるいはデ・シ
ャッフルするように構成したものであり、次に、図面に
基づいて実施の形態を説明する。
用してディジタル・データをシャッフルあるいはデ・シ
ャッフルするように構成したものであり、次に、図面に
基づいて実施の形態を説明する。
【００１３】図１に示すように、送信側は、伝送すべき
アナログ信号をサンプリングパルスで標本化し、アナロ
グ入力波形の振幅に比例したＰＡＭパルスを得る標本化
回路１と、このＰＡＭパルスの振幅を一定の規則に従っ
て２7(＝１２８）乃至２8(＝２５６）で表される段階に
区分（量子化）する量子化回路２と、各段階を７桁乃至
８桁の２進符号、すなわち７ビット（乃至８ビット）の
単位パルスを用い、それぞれの単位パルスの有無の組合
わせに変える（ＰＣＭパルス符号化する）符号化回路３
とを備えている。ここまでの回路は、図７に示す従来の
回路と同じである。
アナログ信号をサンプリングパルスで標本化し、アナロ
グ入力波形の振幅に比例したＰＡＭパルスを得る標本化
回路１と、このＰＡＭパルスの振幅を一定の規則に従っ
て２7(＝１２８）乃至２8(＝２５６）で表される段階に
区分（量子化）する量子化回路２と、各段階を７桁乃至
８桁の２進符号、すなわち７ビット（乃至８ビット）の
単位パルスを用い、それぞれの単位パルスの有無の組合
わせに変える（ＰＣＭパルス符号化する）符号化回路３
とを備えている。ここまでの回路は、図７に示す従来の
回路と同じである。
【００１４】さらに、符号化回路３において重み付けさ
れたＰＣＭ信号を「あみだ籖」の手法に基づいてシャッ
フルして重みを不定にするシャッフリング回路網７を備
えている。そして、シャッフリング回路網７で重みを不
定にされたＰＣＭ信号は、伝送路４を介して受信側へ送
信される。
れたＰＣＭ信号を「あみだ籖」の手法に基づいてシャッ
フルして重みを不定にするシャッフリング回路網７を備
えている。そして、シャッフリング回路網７で重みを不
定にされたＰＣＭ信号は、伝送路４を介して受信側へ送
信される。
【００１５】符号化回路３で重み付けされたＰＣＭ信号
を「あみだ籖」の手法に基づいて重みを不定にするシャ
ッフリング回路網７は、図２に示すように、例えば、８
ビットのディジタル・データよりなるＰＣＭ信号（最左
端がＭＳＢ、最右端がＬＳＢ）が印加される８つの入力
端子#1〜#8と、シャッフルされた８ビットのディジタル
・データよりなるＰＣＭ信号が出力される８つの出力端
子#11〜#18と、各入力端子#1〜#8および各出力端子#11
〜#18の間にそれぞれ接続された８本の伝送線a1〜a8
と、任意の２本の伝送線間を交差接続または非交差接続
させる複数の切換回路Ｓと、各切換回路Ｓを制御する制
御回路Ｐとにより構成されている。
を「あみだ籖」の手法に基づいて重みを不定にするシャ
ッフリング回路網７は、図２に示すように、例えば、８
ビットのディジタル・データよりなるＰＣＭ信号（最左
端がＭＳＢ、最右端がＬＳＢ）が印加される８つの入力
端子#1〜#8と、シャッフルされた８ビットのディジタル
・データよりなるＰＣＭ信号が出力される８つの出力端
子#11〜#18と、各入力端子#1〜#8および各出力端子#11
〜#18の間にそれぞれ接続された８本の伝送線a1〜a8
と、任意の２本の伝送線間を交差接続または非交差接続
させる複数の切換回路Ｓと、各切換回路Ｓを制御する制
御回路Ｐとにより構成されている。
【００１６】各切換回路Ｓは、同じ回路構成であって、
図３に示すように、隣接する２本の伝送線ａ(n−1)、ａ
nに接続された連動する２つの切換スイッチs1、s2を備
えている。各切換スイッチs1、s2が実線で示す状態にあ
ると非交差接続であって、２本の伝送線ａ(n−1)、ａn
の間には変化がない。
図３に示すように、隣接する２本の伝送線ａ(n−1)、ａ
nに接続された連動する２つの切換スイッチs1、s2を備
えている。各切換スイッチs1、s2が実線で示す状態にあ
ると非交差接続であって、２本の伝送線ａ(n−1)、ａn
の間には変化がない。
【００１７】しかし、連動する２つの切換スイッチs1、
s2を点線で示す状態に切換えると、隣接する２本の伝送
線ａ(n−1)、ａnは交差接続されて入れ換わる。
s2を点線で示す状態に切換えると、隣接する２本の伝送
線ａ(n−1)、ａnは交差接続されて入れ換わる。
【００１８】制御回路Ｐの制御によりシャッフリング回
路網７の任意の切換回路Ｓを制御して、２本の伝送線を
交差接続させることにより、入力端子#1〜#8に印加され
た８ビットのディジタル・データをシャッフルして出力
端子に出力することができる。
路網７の任意の切換回路Ｓを制御して、２本の伝送線を
交差接続させることにより、入力端子#1〜#8に印加され
た８ビットのディジタル・データをシャッフルして出力
端子に出力することができる。
【００１９】例えば、図４に示すように、複数の切換回
路を切換えると、８つの入力端子に印加されたディジタ
ル・データ（#1〜#8）は、出力端子からシャッフルされ
たディジタル・データ（#2、#7、#1、#6、#8、#5、#3、
#1）となって出力される。
路を切換えると、８つの入力端子に印加されたディジタ
ル・データ（#1〜#8）は、出力端子からシャッフルされ
たディジタル・データ（#2、#7、#1、#6、#8、#5、#3、
#1）となって出力される。
【００２０】一方、受信側においては、デ・シャッフリ
ングのために、送信側の操作とは逆の操作を行なう。こ
のデ・シャッフリング操作を行なうデ・シャッフリング
回路網８は、送信側のシャッフリング回路網７と同じ回
路網を使用して、その入力端子および出力端子を逆向き
にして、その回路網の出力側からシャッフルされたディ
ジタル・データを入力し、入力側からディジタル・デー
タを取り出すと、デ・シャッフルした原ディジタル・デ
ータを得ることができる。
ングのために、送信側の操作とは逆の操作を行なう。こ
のデ・シャッフリング操作を行なうデ・シャッフリング
回路網８は、送信側のシャッフリング回路網７と同じ回
路網を使用して、その入力端子および出力端子を逆向き
にして、その回路網の出力側からシャッフルされたディ
ジタル・データを入力し、入力側からディジタル・デー
タを取り出すと、デ・シャッフルした原ディジタル・デ
ータを得ることができる。
【００２１】すなわち、同じ回路網を使用して、切換回
路Ｓの切換え状態が、入出力が互いに対称（図示の状態
で上下対称）となるように、切換回路Ｓを制御すれば原
ディジタル・データを復元することができる。復元され
たディジタル・データは、図１に示すように、復号化回
路５によって復号され、濾波器６により量子化雑音を除
去したのち出力される。
路Ｓの切換え状態が、入出力が互いに対称（図示の状態
で上下対称）となるように、切換回路Ｓを制御すれば原
ディジタル・データを復元することができる。復元され
たディジタル・データは、図１に示すように、復号化回
路５によって復号され、濾波器６により量子化雑音を除
去したのち出力される。
【００２２】予め、送信側と受信側とにおいて、制御回
路Ｐによる切換回路Ｓの切換操作手順を決めておくこと
により、両者間で秘密を保った通信を行なうことがき
る。
路Ｐによる切換回路Ｓの切換操作手順を決めておくこと
により、両者間で秘密を保った通信を行なうことがき
る。
【００２３】この制御回路Ｐによるシャッフリング操作
が、継続して不変であると、第三者に解読される恐れが
あるので、一定量のデータを送信する毎、あるいは一定
時間毎に回路網のシャッフリング操作を変更すると、解
読を一層困難にすることができる。
が、継続して不変であると、第三者に解読される恐れが
あるので、一定量のデータを送信する毎、あるいは一定
時間毎に回路網のシャッフリング操作を変更すると、解
読を一層困難にすることができる。
【００２４】（その他の実施の形態）シャッフル／デ・
シャッフルする回路網の切換回路Ｓにおいて、切換スイ
ッチをＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭ
ＯＳＦＥＴを使用した半導体スイッチング回路によって
形成することができる。
シャッフルする回路網の切換回路Ｓにおいて、切換スイ
ッチをＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭ
ＯＳＦＥＴを使用した半導体スイッチング回路によって
形成することができる。
【００２５】すなわち、図５に示すように、２本の伝送
線ａ(n−1)、ａnに対して非交差状態にソース・ドレイ
ン電路が接続された２つのＮチャンネルＭＯＳＦＥＴ
と、２本の伝送線ａ(n−1)、ａnに対して交差状態にド
レイン・ソース電路が接続された２つのＰチャンネルＭ
ＯＳＦＥＴとを備え、４つのＭＯＳＦＥＴのゲート電極
を共通に接続(Ｃ)して、制御回路Ｐより正電圧または負
電圧を印加することにより、２本の伝送線ａ(n−1)、ａ
nノ接続状態を交差接続または非交差接続させるように
切換えることができる。
線ａ(n−1)、ａnに対して非交差状態にソース・ドレイ
ン電路が接続された２つのＮチャンネルＭＯＳＦＥＴ
と、２本の伝送線ａ(n−1)、ａnに対して交差状態にド
レイン・ソース電路が接続された２つのＰチャンネルＭ
ＯＳＦＥＴとを備え、４つのＭＯＳＦＥＴのゲート電極
を共通に接続(Ｃ)して、制御回路Ｐより正電圧または負
電圧を印加することにより、２本の伝送線ａ(n−1)、ａ
nノ接続状態を交差接続または非交差接続させるように
切換えることができる。
【００２６】また、図２に示すシャッフル／デ・シャッ
フルする回路網においては、隣接する２本の伝送線を交
差接続または非交差接続させているが、離れた伝送線の
間で交差接続または非交差接続させてもよいのである。
フルする回路網においては、隣接する２本の伝送線を交
差接続または非交差接続させているが、離れた伝送線の
間で交差接続または非交差接続させてもよいのである。
【００２７】シャッフル／デ・シャッフルする回路網の
複数の伝送線を平面的に配列してもよいが、図２に示す
ように、両端を隣接させて複数の伝送線を籠形に配列し
てもよいのである。
複数の伝送線を平面的に配列してもよいが、図２に示す
ように、両端を隣接させて複数の伝送線を籠形に配列し
てもよいのである。
【００２８】さらにシャッフル／デ・シャッフルを複雑
にするために、伝送線の一部にインバータを設けて、デ
ィジタル信号を反転させてもよいのである。
にするために、伝送線の一部にインバータを設けて、デ
ィジタル信号を反転させてもよいのである。
【００２９】また、シャッフル／デ・シャッフルする回
路網の代わりに、コンピュータを利用してソフト・ウエ
アによって同様の動作をさせてもよいのである。
路網の代わりに、コンピュータを利用してソフト・ウエ
アによって同様の動作をさせてもよいのである。
【００３０】以上の実施の形態では、ＰＣＭ信号を例に
あげてディジタル・データのシャッフル／デ・シャッフ
ルについて説明したが、ＰＣＭ信号にとどまらず、一般
のコード体系等で使用されるワード、キャラクタにおい
ても、それらを並列データとして扱い、処理するように
構成すれば、それらにも適用できることはいうまでもな
い。
あげてディジタル・データのシャッフル／デ・シャッフ
ルについて説明したが、ＰＣＭ信号にとどまらず、一般
のコード体系等で使用されるワード、キャラクタにおい
ても、それらを並列データとして扱い、処理するように
構成すれば、それらにも適用できることはいうまでもな
い。
【００３１】
【発明の効果】以上の実施の形態に基づく説明から明ら
かなように、本発明の「あみだ籤」の手法に基づくディ
ジタル・データのシャッフル／デ・シャッフル方式によ
ると、ディジタル・データが不特定の第三者によって容
易に解読されることがなく、高度の秘密を保つことがで
きるという顕著な効果を奏する。
かなように、本発明の「あみだ籤」の手法に基づくディ
ジタル・データのシャッフル／デ・シャッフル方式によ
ると、ディジタル・データが不特定の第三者によって容
易に解読されることがなく、高度の秘密を保つことがで
きるという顕著な効果を奏する。
【図１】この発明のディジタル・データ・シャッフル／
デ・シャッフル方式を示すブロック図、
デ・シャッフル方式を示すブロック図、
【図２】図１に示す方式で使用するシャッフル／デ・シ
ャッフル回路網を示す回路図、
ャッフル回路網を示す回路図、
【図３】図２に示す回路網における切換回路を示す回路
図、
図、
【図４】８桁のディジタル・データを「あみだ籖」の手
法によってシャッフリングする様子を示す図、
法によってシャッフリングする様子を示す図、
【図５】図２に示す回路網における切換回路を半導体化
した回路を示す回路図、
した回路を示す回路図、
【図６】「あみだ籖」の手法を説明する図、
【図７】従来のＰＣＭデータの伝送方式を示すブロック
図、
図、
【図８】従来のＰＣＭパルス符号化の手順を示す波形図
である。
である。
１ 標本化回路 ２ 量子化回路 ３ 符号化回路 ４ 伝送路 ５ 復号化手段 ６ 濾波器 ７ シャッフリング手段 ８ デ・シャッフリング手段 Ｐ 制御回路 Ｓ 切換回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年８月２３日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】すなわち、図５に示すように、２本の伝送
線ａ(n−1)、ａnに対して非交差状態にソース・ドレイ
ン電路が接続された２つのＮチャンネルＭＯＳＦＥＴ
と、２本の伝送線ａ(n−1)、ａnに対して交差状態にド
レイン・ソース電路が接続された２つのＰチャンネルＭ
ＯＳＦＥＴとを備え、４つのＭＯＳＦＥＴのゲート電極
を共通に接続(Ｃ)して、制御回路Ｐより正電圧または負
電圧を印加することにより、２本の伝送線ａ(n−1)、ａ
nの接続状態を交差接続または非交差接続させるように
切換えることができる。
線ａ(n−1)、ａnに対して非交差状態にソース・ドレイ
ン電路が接続された２つのＮチャンネルＭＯＳＦＥＴ
と、２本の伝送線ａ(n−1)、ａnに対して交差状態にド
レイン・ソース電路が接続された２つのＰチャンネルＭ
ＯＳＦＥＴとを備え、４つのＭＯＳＦＥＴのゲート電極
を共通に接続(Ｃ)して、制御回路Ｐより正電圧または負
電圧を印加することにより、２本の伝送線ａ(n−1)、ａ
nの接続状態を交差接続または非交差接続させるように
切換えることができる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (2)
- 【請求項１】 伝送すべき複数ビットのディジタル・デ
ータを発生する手段と、 上記ビット数と同数の入力端子および出力端子を有し、
上記入力端子より上記出力端子に至る複数の伝送線のう
ち、任意の２線間を交差接続または非交差接続させる複
数の切換回路を有する回路網と、 上記複数の切換回路を制御する制御回路と、を具備し、
上記制御回路の制御により、上記入力端子に印加された
データをシャッフルして上記出力端子より出力させるこ
とを特徴とするディジタル・データ・シャッフル方式。 - 【請求項２】 シャッフルされたディジタル・データの
ビット数と同数の入力端子および出力端子を有し、上記
入力端子より上記出力端子に至る複数の伝送線のうち、
任意の２線間を交差接続または非交差接続させる複数の
切換回路を有する回路網と、 上記複数の切換回路を制御する制御回路と、を具備し、
上記制御回路の制御により、上記入力端子に印加された
シャッフルされたデータをデ・シャッフルして上記出力
端子より原デジタル・データとして出力させることを特
徴とするディジタル・データ・デ・シャッフル方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207660A JPH1039755A (ja) | 1996-07-19 | 1996-07-19 | ディジタル・データ・シャッフル／デ・シャッフル方式 |
| US08/839,684 US5930365A (en) | 1996-07-19 | 1997-04-14 | Digital data shuffling/de-shuffling system |
| IL12123997A IL121239A (en) | 1996-07-19 | 1997-07-04 | Digital data shuffling/de-shuffling system |
| PCT/JP1997/002436 WO1998003955A1 (en) | 1996-07-19 | 1997-07-14 | Digital data shuffling/deshuffling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207660A JPH1039755A (ja) | 1996-07-19 | 1996-07-19 | ディジタル・データ・シャッフル／デ・シャッフル方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1039755A true JPH1039755A (ja) | 1998-02-13 |
Family
ID=16543454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207660A Pending JPH1039755A (ja) | 1996-07-19 | 1996-07-19 | ディジタル・データ・シャッフル／デ・シャッフル方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930365A (ja) |
| JP (1) | JPH1039755A (ja) |
| IL (1) | IL121239A (ja) |
| WO (1) | WO1998003955A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3901471B2 (ja) | 2001-05-18 | 2007-04-04 | 日本電気株式会社 | 証明付シャッフル復号システムと証明付シャッフル復号方法、シャッフル復号検証方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2055702A (en) * | 1934-12-15 | 1936-09-29 | Arthur L Patton | Electrical ciphering and deciphering device |
| US2425006A (en) * | 1944-01-12 | 1947-08-05 | Rosen Leo | Cryptographic machine |
| JPS6010889A (ja) * | 1983-06-30 | 1985-01-21 | Toshiba Corp | 映像信号暗号化装置 |
| JPS6335346U (ja) * | 1986-08-22 | 1988-03-07 | ||
| JPS645242A (en) * | 1987-06-29 | 1989-01-10 | Matsushita Electric Ind Co Ltd | Bit scramble circuit |
| US5231662A (en) * | 1989-08-01 | 1993-07-27 | Tulip Computers International B.V. | Method and device for enciphering data to be transferred and for deciphering the enciphered data, and a computer system comprising such a device |
-
1996
- 1996-07-19 JP JP8207660A patent/JPH1039755A/ja active Pending
-
1997
- 1997-04-14 US US08/839,684 patent/US5930365A/en not_active Expired - Fee Related
- 1997-07-04 IL IL12123997A patent/IL121239A/xx not_active IP Right Cessation
- 1997-07-14 WO PCT/JP1997/002436 patent/WO1998003955A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO1998003955A1 (en) | 1998-01-29 |
| IL121239A0 (en) | 1998-01-04 |
| US5930365A (en) | 1999-07-27 |
| IL121239A (en) | 2000-09-28 |
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