KR880002134B1

KR880002134B1 - 디지탈 신호처리용 프로세서를 사용한 adpcm 코덱회로

Info

Publication number: KR880002134B1
Application number: KR1019850007943A
Authority: KR
Inventors: 이강석; 정광영
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-10-26
Filing date: 1985-10-26
Publication date: 1988-10-15
Also published as: KR870004583A

Abstract

내용 없음.

Description

디지탈 신호처리용 프로세서를 사용한 ADPCM 코덱회로

제1도는 본 발명에 의한 회로를 나타내는 블록도.

제2도는 제1도의 상세 회로도.

제3도는 제2도의 주요 부분의 출력 파형도.

제4도는 인코딩 과정을 나타내는 순서도.

제5도는 디코딩 과정을 나타내는 순서도.

* 도면의 주요부분에 대한 부호의 설명

A : 필터/코덱 B : 쉬프트 로직부

C : 버퍼 D : 인코더

E : 채널 디코더 F : 콘트롤부

G : 디코더 H : 클럭발생부

본 발명은 디지탈 신호 처리용 프로세서를 사용한 적응 차동 펄스 코드 변조(Adaptive Differential Pulse Code Modulation : 이하 ADPCM 이라 칭함) 코덱 회로에 관한 것이다.

종래의 PCM 통신에 있어서는 대개 표본화된 아날로그 신호를 8비트씩 양자화 하여 초당 8000개의 샘플을 전송하는데, 이것의 전송량은 초당 64000 비트에 해당한다. 따라서 이 데이터를 전송선로를 통하여 전송할 경우 채널의 이용률이 낮아진다.

따라서, 이에 대한 해결 방안으로서, 상기한 초당 64000 비트의 데이터 량을 줄여서 전송 선로의 효율을 향상시키기 위해 소위 ADPCM 방식이 제안되었는데, 그 원리를 간략이 설명하면 다음과 같다. 즉, 아날로그의 음성 신호를 초당 8KHz로 샘플링 하면 인접한 샘플 사이에 매우 큰 상관관계가 존재하는 점을 감안하여 간단한 예측기를 사용하여 입력 신호를 예측하고, 이 예측신호와 입력신호의 차를 양자화 하면 양자기의 비트수를 줄일 수 있고, 또 오차 신호의 크기의 변화에 따라 양자기의 스텝 사이즈를 변화시킴으로써 데이터량을 종래에 비하여

로 줄일 수 있으며, 이에 의해 전송 선로의 이용률을 2배 내지 3배로 올릴 수 있다.

따라서, 본 발명에서는 상기한 ADPCM 방식의 코덱(CODEC)회로를 제공하는데 주 목적을 두고 있다.

본 발명의 다른 목적은 두개의 디지탈 신호 처리용 프로세서의 성능을 최대로 이용하여 4개의 채널을 동시에 인코딩 및 디코딩할 수 있는 ADPCM 코덱 회로를 제공하는데 있다.

다음은 상기한 본 발명의 목적을 달성할 수 있는 본 발명의 실시예를 첨부 도면에 의해 상세하게 설명한 것이다.

제1도는 본 발명에 의한 ADPCM 코덱 회로를 나타내는 블럭도이며, 제2도는 제1도의 상세 회로도로서 제1도의 필터/코덱(A), 쉬프트 로직부(B), 버퍼(C)에 대해서는 하나의 채널(CHø)에 해당하는 것만을 도시하고 있다.

상기한 필터/코덱(A), 쉬프트로직부(B), 버퍼(C)는 4개의 채널(CHø-CH₃)에 대한 구성부분을 포함하고 있으며 필터/코덱(A)은 아날로그의 음성 신호를 8 비트 PCM 신호로 변조하여 직렬로 출력하는 것이며, 쉬프트 로직부(8)의 S/P부는 상기한 직렬 PCM 신호를 병렬 신호로 바꾸어 버퍼(C)에 입력하게 된다.

필터/코덱(A)에서 아날로그 신호에 대한 샘플링 주파수는 8KHz이고 PCM 데이터는 2.048MHz로 쉬프트 로직부(B)에 입력 또는 출력된다. 따라서, 샘플간의 간격이 125us

이므로 1 프레임(=125us)안에는 24 채널이 들어갈 수 있다.

본 발명의 실시예에 있어서, 인코더(D) 및 디코더(G)는 4채널을 동시에 처리하도록 구성되어 있으며, 각 프레임의 동기는 코덱(A₂)의

신호를 사용한다. 코덱(A₂)의

단자는 인버터(I₁)를 거쳐 낸드게이트(N₁)의 일단자, 쉬프트 로직부(S/P)의 SI" 단자, 인코더(D)의 INT 단자 및 디코더(G)의 INT 단자에 연결되어 있는 동시에 인버터(I₂)를 거쳐 쉬프트 로직부(P/S)의 CKI 단자에 연결된다. 그리고 코덱(A₂)의 Dx 단자는 쉬프트로직부(S/P)의 SI' 단자에 접속된다. 또한 코덱(A₁)의 DR 단자는 쉬프트 쉬프트 로직부(P/S)의 QH 단자에 접속된다.

그리고, 2.048MHz의 클럭이 인가되는 낸드게이트(N₁)의 출력은 쉬프트로직부(S/P)(P/S)의 클럭단자(CLK)에 인가되어 있다.

제2도에서 참조번호 D와 G는 디지탈신호 처리용 1칩 마이크로 프로세서로 구성된 인코더 및 디코더이다. 인코더(D)는 제4도에 도시된 바와 같은 인코딩 수순에 의해 제3도에 도시된 바와 같은 파형을 갖는 신호에 의해 버퍼(C)에 저장된 데이터를 소정의 비트수, 예컨대 3 내지 8비트의 코드로 부호화 하여 출력한다. 이 출력 데이타는 후술하는 콘트롤부(F)에 의해 전송되거나 도시하지 않은 메모리에 저장된다.

또한, 메모리에 저장된 데이터 혹은 전송되어온 데이터는 콘트롤부(F)를 통해 디코더(G)에 입력되어 제5도에 도시된 디코딩 수준에 의해 PCM으로 부호화되어 병렬로 출력되어 이는 쉬프트 로직부(B)의 P/S부에서 다시 직렬 데이터로 변환된 후필터/코덱(A)을 지나 음성신호로 재생된다.

콘트롤부(F)는 두개의 단안정 멀티 바이브레이터(U₅)(U₉)와 두개의 D 플립플롭(U₆)(U₁₀) 및 4개의 낸드게이트(N₂-N₅)로 구성되어 인코딩 및 디코딩을 위한 제어 신호를 발생하는 역활을 한다.

상기한 멀티바이브레이터(U₅)의 1B 단자는 인코더(D)의 DRQ 단자에 연결되어 있으며,

단자는 인코더(D)의

단자에 연결되어 있고, 2A 및 IQ는 D 플립플롭(U₆)의 Q신호와 함께 낸드게이트(N₆)에 입력되고, 그 출력은 인코더(D)의

단자와 후술하는 채널디코더용 데이터 셀렉터(U₇)의 1G(인에이블) 단자에 연결되어 있다. 또한 D 플립플롭(U₆)의 D 단자 및

단자는 멀티바이브레이터(U₅)의 2Q 단자와 함께 낸드게이트(N₃)의 입력에 연결되어 있으며, 그 출력은 인코더(D)의

단자와 데이터 셀렉터(U₇)의 2G 단자에 연결되어 있다.

한편, 멀티 바이브레이터(U₉)의 2Q 단자는 디코더(G)의

단자에 연결되어 있으며, 2A 및 1Q 단자는 공통 접속되어 D 플립플롭(U₁₀)의 CLK 단자에 연결되어 있다. 더구나, 멀티 바이브레이터(U₉)의 2Q 단자는 D 플립플롭(U₁₀)의 Q 단자와 함께 낸드게이트(N₅)에 입력되어 있으며, 그 출력은 디코더(G)의

단자 및 채널 리코더용 데이터 셀렉터(U₈)의 2G 단자에 연결되어 있다.

또한 D 플립플롭(U₁₀)의 Q 단자는 멀티 바이브레이터(U₉)의 2Q 단자와 함께 낸드게이트(N₄)에 입력되어 있으며, 그출력은 디코더(G)의

단자 및 1G 단자에 연결되어 있다. 그리고, 디코더(G)의 데이터 출력은 데이터 버스(D/B)를 통하여 쉬프트 로직부(B)의 P/S부에 연결되어 있다.

이와 같은 구성에서, 인코더(D) 혹은 디코더(G)에 데이터가 입력되거나 출력될 때에는 제3도에 도시된 바와 같이 DRQ가 로직 "1"로 출력되고, 콘트롤부(F)에서 이 신호를 받아

를 로직 "0"로 하고, 동시에 입력이면

신호를 로직 "0"으로 하고 출력이면

신호를 로직 "0"으로 한다.

한편, 송수신할 채널의 어드레스를 선택하기 위한 채널 디코더(E)는 인코딩할 PCM 데이터가 저장된 버퍼(C)의 어드레스를 선택하기 위한 데이터 셀렉터(U₇)와, 디코더(G)에서 PCM으로 디코드 되어 병렬로 출력된 데이터를 직렬 데이터로 변환할 쉬프트 로직부(B)의 P/S부의 어드레스를 선택하기 위한 데이터 셀렉터(U₈)로 구성되어 있다.

상기한 데이터 셀렉터(U₇)의 입력(1A, 2A) 및 (1B, 2B)에는 각각 인코더(D)의 P₀, P₁신호가 입력되어 있으며, 출력(EWø-EW₁)는 버퍼(C)에 (ERø-ER₃)는 외부의 메모리에 접속된다.

그리고 데이터 셀렉터(U₈)의 입력(1A, 2B) 및 (1B, 2A)에는 각각 디코더(G)의 P₀, P₁신호가 입력되어 있으며, 출력(DWø-DW₃)는 쉬프트 로직부(B)의 P/S부에는 (DRø-DR₃)는 외부의 메모리에 접속되어 있다. 이와 같은 구성에 의해, 채널의 선택은 인코더(D)와 디코더(G)의 P₀, P₁출력을 사용하여 채널 디코더(E)에 의해서 선택되어진다.

미설명 부호는 상기한 구성부(A, B, D, G, H)에 클럭펄스를 공급하는 클럭발생부이다.

이상 설명한 바와 같은 구성을 가진 본 발명의 실시예는 다음과 같은 이점이 있다.

첫째, PCM 방식의 통신에서는 각 샘플링신호에 대하여 8비트를 할당하게 되나 본 발명에서는 채널당 4비트를 할당하기 때문에 대역폭이 PCM 통신의 반으로 줄어 두배의 전송효율을 올릴 수 있고, 둘째, 음성신호를 저장할 경우에는 샘플링 신호당 4비트가 할당되므로 PCM 방식에 비해 메모리를 반으로 줄일 수 있으며, 셋째, 본 발명을 이용하여 음성신호를 복조하게 되면 음성예측 코딩(LPC) 방식 보다 양질의 음이 제공되는 것이 청각 검사를 통하여 확인되었으며, 넷째, 샘플링간격(8KHz)내에서 4채널을 동시에 인코딩 및 디코딩 할 수 있다.

Claims

아날로그 음성신호를 8비트 PCM 신호로 변조하여 출력하는 필터/코덱(A)과, 직렬 PCM 데이터를 병렬로 변환하는 S/P 부와 병렬 PCM 데이터를 직렬로 변환하는 P/S부로 이루어지는 쉬프트 로직부(B)와, 상기한 S/P부의 출력 데이터를 일시 저장하는 버퍼(C)와, 버퍼(C)에 저장된 데이터를 소정의 비트수로 부호화하는 인코더(D)와, 인코딩할 데이터가 저장된 버퍼(C)의 어드레스를 선택하기 위한 데이터 셀렉터(U₇)와 상기한 병렬 PCM 데이터를 직렬로 변환할 P/S부의 어드레스를 선택하기 위한 데이터 셀렉터(U₈)로 구성된 채널 디코더(E)와, 단안정 멀티 바이브레이터(U₅)(U₉)와 D 플립플롭(U₆)(U₁₀) 및 4개의 낸드게이트(N₂-N₅)로 구성되어 인코딩 및 디코딩을 위한 제어신호를 발생하는 동시에 상기한 인코더(D)의 출력을 외부에 전송 또는 메모리에 저장하는 콘트롤부(F)와, 메모리에 저장된 데이터 혹은 전송되어온 데이터를 상기한 콘트롤부(F)를 통해 받아 병렬 PCM 데이터를 출력하는 디코더(G)와, 상기한 구성부(A, B, D, G, F)에 클럭 펄스를 공급하는 클럭발생부(H) 등을 포함하여 이루어진 것을 특징으로 하는 디지탈 신호처리용 프로세서를 사용한 ADPCM 코덱회로.