JPH10341444A - Ｍｐｅｇデコーダにおけるメモリマネージャ - Google Patents

Ｍｐｅｇデコーダにおけるメモリマネージャ

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JPH10341444A
JPH10341444A JP10046273A JP4627398A JPH10341444A JP H10341444 A JPH10341444 A JP H10341444A JP 10046273 A JP10046273 A JP 10046273A JP 4627398 A JP4627398 A JP 4627398A JP H10341444 A JPH10341444 A JP H10341444A
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memory
pointer
data
raster
video
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JP10046273A
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David Andrew Barnes
アンドリュー バーンズ デイビッド
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Abstract

(57)【要約】 （修正有） 【課題】ＭＰＥＧデコーダのビデオフォーマッタ中のメ
モリ管理の効率を改善する。 【解決手段】ＭＰＥＧデコーダが、2.5フレーム格納モ
ードで動作し、フレーム格納メモリの１部分を同時に利
用している間、Ｂピクチャが格納されて表示されること
を可能にする効率的なメモリ管理を有する。ビデオフレ
ームは、グリッドとして処理され、8x8ピクセルのブロ
ックを有する。ピクセル・ブロックは、閉ループで相互
接続される３つのFIFO中に操作される。２つのプロセス
はメモリ上において、メモリにデータを書き込むビデオ
再構築プロセス、及びラスタされたフォーマットにおい
て、メモリにアクセスし、他の外部メモリ４２にビデオ
フレームを書き込む表示プロセス、の順に動作する。３
つのＦＩＦＯのうちの1つのＦＩＦＯ５０がライトバッ
クのために、２つのＦＩＦＯ６２，６４は2:1にインタ
ーレースされたラスタデータを読み込むために指定され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はビデオ復元に関し、
特にビデオ・デコーダ及び、ビデオ・デコーダの画像フ
ォーマッタ（image formatter）によって復号されたビ
デオフレーム画像を格納するために使用されるメモリの
管理に関する。
【０００２】
【従来の技術】ビデオデータすなわち、ＪＰＥＧ、ＭＰ
ＥＧ及びＨ.２６１のための様々な圧縮規格は、米国特
許第5,212,742号によりよく知られている。重要な圧縮
規格として、ＭＰＥＧ（Moving Picture Experts Group
Convention）規格、より明確にはＭＰＥＧ２(ISO/IEC
13818)がある。ビデオデータを符号化したＭＰＥＧ２
のためにデコーダ中で使用される回路類は、例えば本発
明の共同譲受人による欧州特許出願第92306038.8号に開
示されている。ＭＰＥＧ符号化は３つの異なる画像タイ
プ、イントラ符号化画像（Ｉピクチャ）、予測符号化画
像（Ｐピクチャ）及び双方向予測符号化画像（Ｂピクチ
ャ）を含んでいる。Ｂピクチャは、２つの画像（将来的
に得られる１つの画像及び過去に得られた１つの画像）
からの予測に基づいている。Ｉピクチャは、テンポラル
・デコーダ(Temporal Decoder)によって更なる復号化を
必要としないが、後のＰピクチャ及びＩピクチャを復号
化において使用されるために２つの画像バッファの１つ
に格納される必要がある。画像列は、Ｉピクチャ及びＰ
ピクチャがＢピクチャを復号するのに必要とされる以前
に符号化された日付から、それらが復号されるように、
エンコーダにおいて修正される。Ｐピクチャの復号化
は、以前に復号されたＰピクチャまたはＩピクチャから
の予測を必要とする。復号されたＰピクチャは、Ｐピク
チャ及びＢピクチャの復号化における使用に備えて画像
バッファに格納される。Ｂピクチャは、画像バッファか
らの予測を必要とする。Ｐピクチャの場合のように、ピ
クセルの運きベクトル分解精度の半分が、画像情報のチ
ップ補間（chipinterpolation）において必要とされ
る。Ｂピクチャは、バッファには格納されずに、単に一
時的なものである。ＭＰＥＧ復号化においては、典型的
に、テンポラル・デコーダ及び空間デコーダ（Spatial
Decoder）が提供される。本発明において使用される空
間デコーダは、単一の画像内において必要とされる全て
の動作を実行し、１つの画像内の冗長性を減少させる。
テンポラル・デコーダは、主画像と、主画像が到達した
後に到達する画像と同様に、主画像の到達に先立って到
達する画像との間の冗長性を減少させる。図１は、Ｂピ
クチャ２の画像バッファ４への格納のされ方及びその後
の出力を示している。図２は、Ｐピクチャ６の画像バッ
ファ８からの形成のされ方、第２の画像バッファ１０へ
の格納のされ方及びその後の出力を示している。図３
は、Ｂピクチャ１２の２つの画像バッファ１４における
情報からの構築のされ方、及びその後の格納されない出
力を示している。Ｉピクチャ及びＰピクチャは、通常、
それらが復号されるように動作するテンポラル・デコー
ダからの出力ではない。代わりに、Ｉピクチャ及びＰピ
クチャは画像バッファの１つに書き込まれ、Ｉピクチャ
及びＰピクチャが復号のために到達する時に読み取られ
る。換言すれば、テンポラル・デコーダは、２つの画像
バッファから前画像をクリアする次のＰピクチャまたは
Ｉピクチャに依存する。空間デコーダは、最後のＰピク
チャまたはＩピクチャをクリアするビデオシーケンスの
終わりにおいて、ダミーのＩピクチャ及びＰピクチャを
提供することができる。続いて、このダミー画像は、次
のビデオシーケンスがスタートする時にクリアされる。
Ｂピクチャを復号する時にピーク・メモリ帯域幅負荷
（peak memory bandwidth load）が生じる。「最悪のケ
ース」であるシナリオから得られた例において、Ｂフレ
ームは、ピクセル精度の半分に対する予測のずべてを伴
った、２つの画像バッファからの予測から形成される。
表１は、典型的なダイナミックランダムアクセスメモリ
（DRAM）を使用した実行データを示している。
【０００３】
【表１】
【０００４】表１のデータから、正確な２つのピクセル
の半分の正確な予測(32ビットの広いインターフェース
経由)のために必要となるデータを読むためのデコーダ
のＤＲＡＭインターフェースに3815ナノ秒かかることが
わかる。テンポラル・デコーダが提供できる分解能は、
１つの画像時間内に実行できる予測の数によって決定さ
れる。この例において、テンポラル・デコーダは、単一
の33ミリ秒の画像時間（例えば30Hzのビデオ）の8737個
の8x8ブロックを処理することができる。必要とされる
ビデオフォーマットが704x480である場合、各画像は、7
920個の8x8ブロックを含んでいる（4:2:0色差サンプリ
ングを考慮した場合）。このビデオフォーマットが利用
可能なＤＲＡＭインターフェース帯域幅のおよそ91%を
消費する(ＤＲＡＭリフレッシュのような他の要因が考
慮される前に)ことがわかる。従って、テンポラル・デ
コーダは、このビデオフォーマットを提供することがで
きる。ＭＰＥＧ画像の再配列化が使用されるとき、Ｐピ
クチャが復号されている一方で、最悪のシナリオに遭遇
する。この間、ＤＲＡＭインターフェース上に３つのロ
ード、（１）予測の形成、（２）結果の再書き込み（wr
iting back）、及び（３）前のＰピクチャまたはＩピク
チャの読み取りが存在する。表１のデータを使用する
と、32ビットの広いインターフェースが利用可能な場合
に、これらのタスクの各々に対して時間を決定すること
ができる。読み取り及び書き込みが各々991ナノ秒、合
計3889ナノ秒かかる一方で、予測の形成は1907ナノ秒/
回かかる。これは、テンポラル・デコーダが33ミリ秒の
期間において8485個の8x8ブロックの処理を可能にす
る。従って、704x480ビデオの処理は、利用可能なメモ
リ帯域幅（リフレッシュ無視した場合）のおよそ93%を
使用する。
【０００５】
【発明が解決しようとする課題】従来のデコーダシステ
ム１６のブロックダイヤグラムが図４に示されている。
現在、ビデオ・フォーマッタ２０において使用されるＤ
ＲＡＭ１８として同期ＤＲＡＭを使用することが一般的
である。空間デコーダ２２及びテンポラル・デコーダ２
４は、ＤＲＡＭ２６、２８をそれぞれ利用する。ＭＰＥ
Ｇ復号化中に、３つのフレーム格納までのプロセスが、
ＤＲＡＭ１８に格納されるのに必要とされる。ＤＲＡＭ
インターフェース３０は、受理可能な実行の達成におい
て特に重要である。よく知られているＮＴＳＣ方式（Na
tional Television System Committee）において、この
要求は、４メガビットのＩフレーム、合計12メガビット
となる。ＰＡＬ（Phase Alternation Line）方式にと
って、DRAM18において15メガビットのメモリが必要であ
るように、フレームサイズはおよそ５メガビットであ
る。市販のデコーダシステムは、入手が容易であること
から、16メガビットのランダムアクセスメモリ（RAM）
のようなＤＲＡＭ１８を実装している。しかしながら、
最悪のケースにおいては、ＲＡＭの１メガビットだけ
(それは不十分である)が、ビデオ・フォーマッタ２０の
他の動作機能のために残される。適切な量のメモリの準
備は、「4.3フレーム格納モード」における動作に帰着
する。従って、ビデオ・フォーマッタ２０を提供するた
めに通常使用されるサイズである４メガビットの（図示
しない）別のＲＡＭを提供する必要がある。4メガビッ
トのメモリは必要とされる容量より大きいが、16メガビ
ットのＲＡＭ同様に、既製の部品であるために利用され
ている。ＭＰＥＧデコーダのＶＬＳＩ（very large sca
le integrated circuit）の実現においては、コスト、
消費電力及び利用スペースを考慮して、一般にメモリ容
量を縮小することが望ましい。ビデオ・フォーマッタ２
０は、空間デコーダ２２及びテンポラル・デコーダ２４
からのデータを処理する。デジタルビデオフレームは、
画像要素のグリッドまたはピクセルとして処理される。
ピクセルは8x8ブロックにグループ化され、そのブロッ
クは更に、マクロブロック（macroblock）として知られ
た、2x2ユニットにグループ化される。従って、マクロ
ブロックは、16x16のピクセルのグループ化、または2x2
ブロックのグループ化を示す。ＰＡＬ画像は45x36のマ
クロブロックを構成し、ＮＴＳＣ画像は45x30のマクロ
ブロックを構成する。図５を参照すると、各マクロブロ
ック３２は４つの輝度ブロック３４及び２つの色差ブロ
ック３６を構成し、元の16x16のピクセルのグループ化
情報を含んでいる。４つの輝度ブロック３４及び２つの
色差ブロック３６の各々は、8x8ピクセルのサイズであ
る。４つの輝度ブロック３４は、1つのピクセルを、元
の16x16のピクセルのグループ化からの輝度（Y）情報の
１つのピクセルマッピングに含める。色差ブロック３６
は、青の色信号（Cu/b）の色差レベルの表示を含んでい
る。また、他の色差ブロック３６は、赤の色信号（Cv/
r）の色差レベルの表示を含んでいる。各色差レベル
は、各8x8の色差ブロック３６が元の16x16のピクセルの
ブロック全体に対して、その色信号の色差レベルを含む
ように副標本化される。最近においては、言及された３
つのフレーム格納の１つを圧縮することが可能になった
（Ｂフレーム格納）。これが実行される時、デコーダは
「2.5のフレーム格納モード」において処理するように
命じられる。これは、ＤＲＡＭ１８において、ＮＴＳＣ
信号の場合には10メガビットのメモリだけが、及びＰＡ
Ｌ信号の場合には12.5メガビットのメモリだけが必要と
されるので、望ましいことである。実際のインポート
（import）は単一の16メガビットのメモリ中のＰＡＬ画
像を復号する能力を有する。しかしながら、ＭＰＥＧア
ルゴリズムが広範囲に混合されたＩピクチャ、Ｐピクチ
ャ及びＢピクチャのシーケンスを処理するのにビデオ・
フォーマッタ２０を必要とするので、2.5フレーム格納
モードにおけるメモリ管理は相当な困難を示していた。
各画像タイプは、個別の処理をうける。更に、次の画像
を復号する過程が遅れる場合、デコーダのメモリ管理上
に更なる要求を与える現在の画像の１つまたはそれ以上
のフィールドを再表示することが必要となる。よって、
MPEGデコーダのビデオフォーマッタ中のメモリ管理の効
率を改善することが、本発明の主な目的である。本発明
の他の目的は、2.5フレーム格納モードにおいて、迅速
で効率的な処理を可能にするＭＰＥＧデコーダにおける
メモリマネージャを提供することである。本発明の更な
る他の目的は、ＭＰＥＧデコーダにおいて、サイズ、コ
スト及びメモリユニットの消費電力を最小限にすること
である。
【０００６】
【課題を解決するための手段】本発明のこれらの目的及
び他の目的は、フレーム格納メモリの部分を同時に利用
している間、2.5フレーム格納モードにおいて処理し、
画像特にＢピクチャを格納し、表示させる効率的なメモ
リ管理を有する一方、フレーム格納メモリの一部分を同
時に使用する、改善されたＭＰＥＧデコーダによって達
成される。ビデオフレームは、グリッドとして処理さ
れ、メモリの「スライス」または「ブロック列」として
参照される8x8のピクセルブロックの列を有する。スラ
イスは、各々ファーストイン・ファーストアウト（FIF
O）として構築される相互接続されたバッファにおいて
処理され、閉ループにおいて相互に接続される。２つの
プロセスは、メモリ上において、（１）メモリにデータ
を書き込むビデオプロセス（ライトバック（write-bac
k））、及び（２）メモリにアクセスし、ラスタ（raste
r）されたフォーマットにおいて別の外部メモリにビデ
オフレームを書き込むディスプレイプロセス、の順に処
理される。好適な実施例において、相互接続された３つ
ＦＩＦＯがあり、１つはライトバックのために指定され
たもの、他の２つは2:1にインタレースされたラスタデ
ータを読み込むためものである。ラスタ処理のために利
用された２つのＦＩＦＯは、画像の相互のラインに割り
当てられる。本発明によれば、ビデオデコーダは空間デ
コーダ、テンポラル・デコーダ、ビデオ・フォーマッタ
及び受信データを格納するためのデータ・メモリを含ん
でいる。ビデオ・フォーマッタは、テンポラル・デコー
ダ及び空間デコーダの少なくとも１つからデータを受信
する。ビデオ・フォーマッタのためのメモリマネージャ
はライトバックメモリ、第１のラスタメモリ及び第２の
ラスタメモリを使用する。ここで、データメモリへのポ
インタは、ライトバックメモリに格納される。ライトバ
ックメモリにおける番地の数は、第１のラスタメモリ及
び第２のラスタメモリにおける番地の合計より小さい。
メモリインターフェースは、第１のラスタメモリ、第２
のラスタメモリ、データソース、データメモリ及びライ
トバックメモリに接続される。ライトバックコントロー
ル回路は、ポインタ、好ましくはライトバックメモリか
らの仮想メモリポインタ、を抽出するために提供され
る。ここで、抽出されたポインタはメモリインターフェ
ースへ提示され、受信データは、抽出されたポインタに
よって特定されるデータメモリの番地に格納される。抽
出されたポインタは、ラスタメモリに送信される。ラス
タコントロール回路は、メモリインターフェースへの提
示のためのラスタメモリから送信されたポインタを再抽
出するために提供される。ここで、受信データは、デー
タメモリから読み込まれ、再抽出されたポインタは、ラ
イトバックメモリに再送信される。好ましくは、ライト
バックメモリ、第１のラスタメモリ及び第２のラスタメ
モリは、ＦＩＦＯであり、ある実施例において、静的に
構築され、単一のＲＡＭとして機能できる。本発明の他
の態様によれば、コントロール回路類は、動的なＦＩＦ
Ｏの構築のために供給される。
【０００７】本発明の他の態様によれば、ライトバック
メモリ、第１のラスタメモリ及び第２のラスタメモリ
は、連想記憶装置（content addressable memory）とし
て実現される。本発明の更なる他の態様によれば、ライ
トバックメモリ、第１のラスタメモリ及び第２のラスタ
メモリは、レジスタファイルとして実現される。
【０００８】本発明の他の態様によれば、データメモリ
は複数のバンクを有している。本発明の更なる他の態様
によれば、ライトバックメモリ、第１のラスタメモリ及
び第２のラスタメモリは、データメモリへのポインタの
格納のための相互接続されたＦＩＦＯメモリである。Ｆ
ＩＦＯメモリは各々読み込まれたポインタ、書き込みポ
インタ及びステータス・フラグを有しており、読み込ま
れたポインタ、書き込みポインタ及びFIFOメモリのステ
ータス・フラグを初期化するためのコントロール回路類
を有している。ここで、ポインタは、閉じたシステムに
おいてライトバックメモリとラスタメモリとの間を送信
される。
【０００９】本発明の１つの態様によれば、復号された
ビデオフィールドが、ラスタFIFOの書き込みポインタを
固定して保持させるビデオ・フォーマッタによって再表
示されるのに必要とされるときに、ロック信号をアサー
ト（assert）にするコントロール回路がある。本発明
は、表示のための復号されたビデオデータを保持するメ
モリを管理する方法を提供する。それは、空間デコーダ
及びテンポラル・デコーダの少なくとも１つにおいてＭ
ＰＥＧに符号化されたビデオデータを復号化することに
よって実行され、ここで復号化されたデータは表示され
るための画像を表わし、データメモリにおいて復号化さ
れたビデオデータを格納し、ライトバックメモリにデー
タメモリの番地へのポインタを格納し、ライトバックメ
モリから格納されたポインタを抽出し、抽出されたポイ
ンタによって特定されるデータメモリの番地に受信した
ビデオデータを書き込み、少なくとも１つのラスタメモ
リに抽出されたポインタを送信し、ここで、第１のラス
タメモリに格納されたポインタは第１のビデオ表示フィ
ールドの復号されたビデオデータに相当し、第２のラス
タメモリに格納されたポインタは、第2のビデオ表示フ
ィールドの復号されたビデオデータに相当し、送信され
たポインタによって特定されるデータメモリの番地から
データを読み込み、それによって表示のための読まれた
データを出力し、ライトバックメモリに送信されたポイ
ンタを返送する、ことによって達成される。
【００１０】ポインタを抽出し、受信したビデオデータ
を書き込むステップが実行されると同時に、抽出された
ポインタを送信し、データを読み込み、読み込まれたデ
ータを出力し、抽出されたポインタを返信する。
【００１１】
【発明の実施の形態】本発明の以上の目的及び他の目的
についてのよりよい理解のために、以下に図面を参照し
つつ、実施例を詳細に述べる。ここで図６を参照する
と、ＶＬＳＩ ＭＰＥＧデコーダのビデオ・フォーマッ
タ３８は、与えられた画像をライン４０において、２つ
の非インターレースされたフィールド画像またはインタ
ーレースされたデータの単一のフレーム画像のどちらか
一方として受け取ることができる。これが現在使用され
る最大の画像サイズであるので、ビデオ・フォーマッタ
３８はＰＡＬ方式に関して議論される。しかしながら、
それはまた、ＮＴＳＣ方式において動作し、他のビデオ
方式に対しても同様に適用できる。ビデオフレームは、
２つのセグメントまたはフィールドである、トップフィ
ールド及びボトムフィールドにおいて表示される。ＰＡ
Ｌ画像はマクロブロックのシーケンシャル・ストリーム
としてライン４０に到達し、外部メモリ４２に格納さ
れ、合計72個のブロック列に対して、マクロブロックの
各列のための２つのブロック列において構成される。デ
ータは、１つのインターレースされたフレーム画像（す
なわち、45x36のマクロブロック）として、または２つ
のシーケンシャルな非インターレースされたフィールド
画像（すなわち、2x45x18のマクロブロック）として到
達する。フレーム・マクロブロックは、個々のビデオ表
示フィールド、トップフィールドからの２つのデータブ
ロック、及びボトムフィールドからの２つのブロックを
含んでいる。フィールド画像マクロブロックは、データ
の４つのブロック（同じフィールドからのすべて）を含
んでいる。外部メモリ４２を効率的に処理するために、
各フィールド格納は、8x8ブロックの列に相当するメモ
リのスライスに分割される。したがって、各スライスは
90個のブロック（同じビデオのフィールドからのすべ
て）の列である。現在使用されている最大のサイズ（45
x36マクロブロック）は90x72ブロックに相当する。した
がって、外部メモリ４２における各フィールド格納は、
データの36個のブロック列を提供する。
【００１２】本発明によれば、外部メモリ４２は、図６
に示されるように接続された３つの相互接続されたＦＩ
ＦＯによって管理される。外部メモリ４２は、好ましく
は仮想メモリであるだけでなく、特別なアプリケーショ
ンにおいて物理メモリである。外部メモリ４２は、メモ
リインターフェース４８経由でアクセスされる２つのバ
ンク0（bank0）４４及びバンク1（bank1）４６を有して
いる。トップフィールドからのデータはバンク0４４に
格納され、ボトムフィールドからのデータはバンク1４
６に格納される。最初のオンチップのＦＩＦＯ、ライト
パックＦＩＦＯ５０は外部メモリ４２における番地を解
放するために仮想のポインタ（以下、単に「ポインタ」
と称する）を保持する。外部メモリ４２の解放番地は、
それらにビデオデータを書き込むことができる。外部メ
モリ４２に格納されたマクロブロックの36列の各々は、
バンク0４４における第１のブロック列54をアドレスす
る番地５２での第１のポインタによって、及びバンク1
４６における第２のブロック列５８をアドレスする番地
５６での第２のポインタによって表わされる。よって、
(36x2)ポインタが存在し、ライトバックＦＩＦＯ５０
は、72の奥行きを有する。メモリ・インタフェース４８
と結合するバンクされた外部メモリ４２の使用は、ビデ
オ・フォーマッタ３８のメモリ操作中に、帯域幅を最大
限にすることが望ましい。ライトバックＦＩＦＯ５０が
マイクロプロセッサ６０のための管理において、減縮さ
れたメモリ操作が実行されるように、プログラム可能な
長さであることが必須である。
【００１３】他の２つのＦＩＦＯは各ビデオフィールド
のための「ラスタ」または「使用メモリ」ＦＩＦＯであ
る。ラスタＦＩＦＯ６２及びラスタＦＩＦＯ６４は、ト
ップビデオフィールド及びボトムビデオフィールドにそ
れぞれ割り当てられる。それらは、ビデオデータが書き
込まれた外部メモリ４２のスライスにポインタを保持す
る。ラスタＦＩＦＯ６２及びラスタＦＩＦＯ６４は各
々、明白になる理由のために54までのポインタ(1.5x36
ブロック列)を保持することができる。
【００１４】処理サイクルにおいて、外部メモリ４２へ
のアクセスが起こる前に、ライトバックＦＩＦＯ５０
は、初期化されるか、または外部メモリ４２のフリース
ライスへのポインタが読み込まれる。７２のスライスが
すべて画像格納に使用される場合、ライトバックＦＩＦ
Ｏ５０に７２のポインタが読み込まれる。ラスタＦＩＦ
Ｏ６２、６４はクリアされて空になり、表示のためにデ
ータがまだ書き込まれていないことを示す。
【００１５】ステートマシンとして実行されるライトバ
ックプロセス６６は、ライトバックＦＩＦＯ５０からの
２つのポインタ６８、７０を最初に抽出し、次に、番地
７２、７４（ポインタ６８、７０によって指示される番
地）における外部メモリ４２に到達する画像の最初の2
つのブロック列を格納するための要求をメモリインター
フェース４８に提示する。両方のブロック列が格納され
たとき、ライトバックプロセス６６は、以下のように、
２つのポインタ６８、７０を１つまたは両方のラスタＦ
ＩＦＯ６２、６４に送信する。
【００１６】ケース１：番地７２、７４におけるビデオ
データはインターレースされたフレーム画像であり、一
方のブロック列はトップフィールドデータから成る。ま
た、他方のブロック列はボトムフィールドデータから成
る。ライトバックプロセス６６は、トップフィールドラ
スタＦＩＦＯ６２の番地７６にポインタ６８を送信し、
ボトムフィールドラスタＦＩＦＯ６４の番地７８にポイ
ンタ７０を送信する。
【００１７】ケース２：番地７２、７４のビデオデータ
はフィールド画像を表わし、両ブロック列は、同じフィ
ールドに対するデータを表わす。フィールドがトップフ
ィールドであった場合、両ポインタは番地７６及び番地
８０におけるトップフィールドラスタＦＩＦＯ６２に入
れられる。フィールドが、ボトムフィールドであった場
合、ボトムフィールドラスタＦＩＦＯ６４がアクセスさ
れること以外は、同様な処理が行われる。
【００１８】ライトバックプロセス６６の実行と平行し
て、ステートマシンとして実行されるラスタプロセス８
２は、同様な方法において処理する。それは、ラスタＦ
ＩＦＯ６２、６４の１つからポインタを抽出する。ラス
タプロセス８２は、１つのビデオフィールドに対応する
ポインタにおいて一度に処理し、全フィールドが外部メ
モリ４２から検索されるまで、データフィールドにアク
セスし続ける。トップフィールドが表示されるのに望ま
しいと仮定すると、ポインタはラスタＦＩＦＯ６２の番
地８４から抽出される。抽出されたポインタは外部メモ
リ４２からブロック列を検索するために使用される。ブ
ロック列が検索された後、ラスタプロセス８２は、ライ
トバックＦＩＦＯ５０の番地８６へ、番地８４から抽出
されたポインタを送信する。その後、ラスタプロセス８
２は、ラスタＦＩＦＯ６２の番地８８から次のポインタ
を抽出し、トップフィールド全体が外部メモリ４２から
検索されるまで、同様の方法において進行する。検索さ
れたビデオデータは、メモリインターフェース４８経由
でアクセスされ、ライン９０上に出力される。上述され
るように、ライトバックＦＩＦＯ５０及びラスタＦＩＦ
Ｏ６２、６４は、一方の出力が他方の入力を供給する際
に相互に接続される。システムは、３つのＦＩＦＯすべ
てにおける同時のポインタの総計がライトバックＦＩＦ
Ｏ５０へ初期化されたポインタの数である際に、閉じら
れる。ポインタがＦＩＦＯに格納されるということは、
レート・コントロール及び対クラッシュ機能（anti-cla
sh function）の構築を提供する。ライトバックＦＩＦ
Ｏ５０が空になるとき、それは利用可能なメモリスライ
スがすべてデータを保持するのに使用されていることに
なる。ポインタが再びライトバックＦＩＦＯ５０から利
用可能になるまで、ライトバックプロセス６６はそのと
きより多くのポインタを抽出することができずに機能停
止してしまう。同様に、ラスタＦＩＦＯ６２、６４がポ
インタを空にさせるとき、ラスタプロセス８２は機能停
止する。
【００１９】単一のRAMの上で、及びライトバックＦＩ
ＦＯ５０及びラスタＦＩＦＯ６２、６４を実行し、デコ
ーダによって処理される特別なビデオ方式または方式の
組み合わせに応じて、それらを静的にまたは動的に構築
することが可能である。好適な実施例においては、合計
180個の番地が、ライトバックＦＩＦＯ５０及びラスタ
ＦＩＦＯ６２、６４において提供され、それらは便宜的
に192個の番地のＲＡＭとして実行される。これは、ラ
イトバックＦＩＦＯ５０及びラスタＦＩＦＯ６２、６４
に必要とされる帯域幅が比較的小さくなるように、外部
メモリ４２のアクセスが比較的長い時間を必要とするの
で、十分な大きさである。動的な構築は、制御マイクロ
プロセッサ６０によって遂行される。
【００２０】ライトバックＦＩＦＯ５０及びラスタＦＩ
ＦＯ６２、６４は、ＦＩＦＯを空にさせるために、読み
取りポインタ、書き込みポインタ、及び読み込み−非書
き込みフラグ（read-not-written flag）命令を調整す
ることによって、すべてのＢピクチャシーケンスの最初
において初期化される。Ｂピクチャが到達するととも
に、ＦＩＦＯ５０、６２、６４は、非決定論的な方法に
おいてロード及びアンロードされる。Ｂピクチャのシー
ケンスが完遂し、ビデオフォーマッタ３８がＰピクチャ
を処理するために転送させるとき、ＦＩＦＯはそれらの
最後の状態において静止され、Ｂピクチャの次のシーケ
ンスが到達するときに、ロード及びアンロードを再開す
ることができる。しかしながら、好適な実施例において
は、それは、意外なエラーに対するより大きな保護を提
供するためにＢピクチャのすべてのシーケンスの初めに
おいてライトバックＦＩＦＯ５０及びラスタＦＩＦＯ６
２、６４を再初期化するために選出された。
【００２１】例えば、30HzにおけるＮＴＳＣ方式に24Hz
における動画フィルムからのフレーム・レート変換(こ
こで「3:2プルダウン処理」として参照される)中に、二
度以上フィールドを表示することが必要となる。ラスタ
ＦＩＦＯ６２、６４は、ポインタの読み取り及び書き込
みを実行し、ＦＩＦＯに読み込まれたポインタのコピー
は、フィールド検索の始まりにおいて格納される。全フ
ィールドが外部メモリ４２から検索されたとき、格納さ
れた読み込みポインタは、フィールドが再度アクセスさ
れるように、フィールドの始まりに戻ってＦＩＦＯに読
み込まれたポインタをリセットするために使用される。
ラスタプロセス８２は、表示の繰り返しが、仮想ポイン
タがラスタＦＩＦＯ６２、６４からライトバックＦＩＦ
Ｏ５０に転送されない場合が生じるということを認識し
ている。ライトバックＦＩＦＯ５０へのポインタの転送
は単に、フィールドが最後にアクセスされる時に、行わ
れる。
【００２２】ＦＩＦＯ６２、６４は、少なくとも７ビッ
ト（72のブロック列ポインタを符号化するための最小の
数）のデータ用に構成される。好適な実施例において
は、８ビットのＲＡＭが便宜的に使用される。フレーム
画像またはフィールド画像だけのシーケンスがビデオフ
ォーマッタ３８によって単独で受け取られていれば、ラ
スタＦＩＦＯ６２、６４は、36の番地それぞれで実行さ
れる。しかしながら、実際上、余分な半分のフィールド
格納が、メモリのオーバーフローまたはライトバックプ
ロセスの枯渇を回避するために要求される。これは、Ｍ
ＰＥＧ方式によれば、ビデオ・フォーマッタ３８は、フ
ィールド画像と不規則に混合されたフレーム画像に対処
することを起因としている。さらに、実際上、ラスタプ
ロセス８２は、あるフィールド（データの2分の1）を格
納するのに必要とされる間隔（ここで「フィールド時
間」として参照される)によってライトバックプロセス6
6を機能停止または停滞させる。
【００２３】最大のメモリ読み込みの結果となる場合
は、Ｂピクチャの次のシーケンスすなわち、前のフィー
ルド画像及び現在のフレーム画像である。この状況で、
ライトバックプロセス６６が前のフィールドのＢピクチ
ャにおける1:5処理を完遂しないように、現在のフレー
ム画像において、そのフィールドの１つのためにＦＩＦ
Ｏ６２、６４の各々への格納を提供することが必要であ
る。
【００２４】全てのビデオ画像（フレーム画像または2
つのフィールド画像のいずれか）が、表示のために検索
されているデータを使用しないで、外部メモリ４２に格
納されて、復号されると仮定する。この状況において、
ライトバックＦＩＦＯ５０は空であり、ラスタＦＩＦＯ
６２及び６４の各々は、36個のポインタを含んでいる。
ラスタプロセス８２が画像を表示し始めるように命じら
れるまで、システムはロックされた状態を維持する。一
度画像を表示するプロセスが始まれば、ラスタＦＩＦＯ
６２、６４におけるメモリスライスは、ラスタプロセス
８２及びライトバックＦＩＦＯ５０に転送されたポイン
タによって解放される。ラスタプロセス８２が現在のフ
ィールド画像のトップフィールドを表示して、トップフ
ィールドラスタＦＩＦＯ６２を使用すること、及び、書
き出される次の画像がフレーム画像であることを更に仮
定する。現在の画像のトップフィールドの検索は、使用
するライトバックプロセス６６のための36個のブロック
列を解放する。ライトバックプロセス６６及びラスタプ
ロセス８２は、ほぼ同じ比率において動作し、よって、
それらは効果的に相互に連結される。したがって、全画
像を格納するのにかかる時間において、両フィールドが
表示される。しかしながら、フレーム画像はフィールド
画像の検索と平行に格納されるので、18個のブロック列
は、次のフレーム画像のトップフィールド及びボトムフ
ィールドのために必要になる。トップフィールドラスタ
ＦＩＦＯ６２がラスタプロセス８２によって空になって
いるので、ラスタＦＩＦＯ６２に戻って、次のフレーム
画像のトップのフィールドに関する再度用いられたポイ
ンタを置くためのライトバックプロセス６６の場所が存
在する。しかしながら、ボトムフィールドラスタＦＩＦ
Ｏ６４は、アクセスされずに、現在のフィールド画像の
ボトムフィールド用の36個のポインタを既に含んでい
る。したがって、十分な場所が、次のフレーム画像を復
号するようなライトバックプロセス６６に対する管理下
において到達する、さらに18個のポインタを格納するた
めにラスタＦＩＦＯ６４において提供される。そうでな
ければ、ライトバックプロセス６６は機能停止し、結
局、ＭＰＥＧデコーダ全体がロックする。従って、最悪
の場合のすべての組み合わせに備えるために、ＦＩＦＯ
６２、６４は54個のポインタ（54=36+18)）を格納する
ことを必要とする。
【００２５】ラスタプロセス８２は、27メガヘルツの標
準の表示比率においてビデオ・タイミング・ジェネレー
タ(図示されていない)によって駆動される。ライトバッ
クプロセス６６は、ほぼ同じ比率で処理し、ポインタが
それらが表示されるのと同じ速さによってライトバック
ＦＩＦＯ５０及びＦＩＦＯ６２、６４に書き込まれるラ
スタプロセス８２に効果的にそれ自体を連結する。上述
された最悪のケースに対する準備は、全体において、ラ
イトバックＦＩＦＯ５０が十分に常に２／３以上だとは
限らないことを暗示する。ここで図７乃至図２４を参照
すると、本発明の好適な実施例の概要が、集積回路中で
実行されて示されている。先に議論された３つの相互接
続されたＦＩＦＯは、192x8ビットのＲＡＭ９４におい
て構築される。ブロック９６は、ＲＡＭ９４にアクセス
するためにコントロールロジックを含んでおり、図１７
乃至図２１においてより詳細に示される。メモリコント
ローラ９８は、ＲＡＭ９４におけるＦＩＦＯ内の番地を
アクセスする。ブロック１００及びブロック１０２は、
先にそれぞれ議論されたライトバックプロセス及びラス
タプロセスのためのステートマシンである。
【００２６】メモリコントローラ９８の構造は、図２２
乃至図２４において更に詳細に示される。論理ネットワ
ーク１０４の復号化は、ステートマシン１００、１０２
からの入力を受け取り、さらにその入力情報を復号化す
る。回路類１０６は、４つのステート出力１１０（ＲＡ
Ｍコントローラのためのステートマシンであり、ライト
バック及びラスタプロセスによるアクセス要求中に、仲
裁するために使用される)を生成する２ビットのカウン
タ１０８から構成される。よって、メモリコントローラ
９８は、出力１１０の状態に従って、ライトバックプロ
セスによる読み込み及び書き込みを可能にし、かつラス
タプロセスによる読み込み及び書き込みを可能にする。
よって、ライトバックまたはラスタプロセスによる実際
のメモリアクセスは、出力１１０の適切な状態を待つ必
要がある。３つの個々のＦＩＦＯのためのポインタの実
例を表わすアドレスは、ＦＩＦＯコントローラ１１２に
よって、かつ２つの同一の回路（トップフィールドラス
タ及びボトムフィールドラスタＦＩＦＯのためのＦＩＦ
Ｏコントローラ１１４、１１６）において、ライトバッ
クＦＩＦＯに供給される。72個のアドレスを備えること
が必要なように、７ビットのバスはＦＩＦＯコントロー
ラ１１２に接続される。ＦＩＦＯコントローラ１１４、
１１６の場合には、それに各々接続されたバス１１８及
びバス１２０が、ラスタＦＩＦＯにおいて54個の番地を
アドレスすることが単に必要なように、６ビットを有し
ている。多重の回路類１２２は、メモリコントローラ９
８の状態を復号し、メモリアクセスのどんなタイプが要
求されているかを判断する。ＦＩＦＯコントローラ１１
２、１１４、１１６のうちの１つからの適切なポインタ
が、ＲＡＭ９４（図７乃至図１６）にアクセスするため
に使用される。
【００２７】リードバックＦＩＦＯコントローラ１１
４、１１６の構成は図２５及び図２６に示されている。
２つの６ビットレジスタ１２４、１２６は書き込みポイ
ンタ及び読み込みポインタをそれぞれ生成する。レジス
タ１２６に関連したロジックは、インクリメンタ（incr
ementer）１２８、カウンタ１３０及び読み込みポイン
タがその最後の値に達するときにレジスタ１２６をクリ
アするためのＮＡＮＤゲート１３２を含んでいる。レジ
スタ１２４に関連したロジックも同様である。また、簡
単のために、その詳細は繰り返さない。カウンタ１３
４、１３０は、ラスタＦＩＦＯ６２、６４（図６）のサ
イズを定め、ラスタＦＩＦＯ６２、６４の１つへのアク
セスを制御するのに使用される。
【００２８】追加レジスタ１３６は、ある状況（簡潔に
記述される）におけるレジスタ１２６の値を取り込んで
保持するために使用される。２つのコンパレータ１３
８、１４０、レジスタ１２４、１２６、１３６に含まれ
ていた値を比較するために回路中にある。コンパレータ
１３８は２つのカウンタレジスタ１２４、１２６の出力
を比較するために使用される。コンパレータ１４０は、
レジスタ１３６中に保持された、読み込みポインタの取
り込まれた値または読み込みポインタの保持された値と
レジスタ１２４によって生成されたＦＩＦＯ書き込みポ
インタの出力とを比較する。コンパレータ１３８の出力
は、読み込み非書き込みフラグ（単一のフリップフロッ
プ１４２として実行される)と共に使用される。ゲート
１４４、１４６を使用して、ＦＩＦＯが満たされている
か空かどうかを示す２つのステータス信号１４８、１５
０が生成される。これらのステータス信号は、論理ネッ
トワーク１０４によって、ＦＩＦＯがどうアクセスされ
るかを制御し、それが満たされている場合には書き込み
処理を止め、それが空の場合には読み込み処理を止める
ために使用される。
【００２９】コンパレータ１４０の出力は「ロック」信
号ＮＬＯＣＫ１５２を生成するために使用される。信号
ＮＬＯＣＫ１５２はフィールド画像の表示が繰り返され
ているときに、ラスタＦＩＦＯへのアクセスを制御する
のに利用される。これは、余分なフィールドの表示によ
って効果的に待機することが必要な場合、デコーダが3:
2にプルダウン処理またはフレーム比率変換を実行して
いるときに生じる。ビデオ画像の両フィールドを一度だ
け表示する代わりに、両フィールドが表示された後に、
第１のフィールドは再表示され、または繰り返される。
例えば、最初に、トップフィールドが表示され、その後
にボトムフィールドが表示され、そして次にトップフィ
ールドが再表示される。この状況においては、ビデオフ
ィールドの1つを再表示するために外部メモリの内容を
保存しておくことが望ましい。外部メモリ中のデータが
解放されずに上書きされて表示されたならば、ロック信
号ＮＬＯＣＫ１５２は、再表示のために読み込みポイン
タに再ロードされるように、ラスタＦＩＦＯの書き込み
ポインタを停止させる。第１のフィールドを再表示する
時間がきたとき、レジスタ１３６の中で取り込まれた値
は、それがアクセスされるように、第１のフィールドの
最初に読み込みポインタをリセットする効果を有するレ
ジスタ１２６にロードされる。論理ネットワーク１０４
は、レジスタ１２４の中に保持された書き込みポインタ
がレジスタ１３６に取り込まれた読み込みポインタと同
一であるという指示、及びフィールドが再表示される場
合に追加ＦＩＦＯの書き込み処理が、第1のデータフィ
ールドが上書きされるのを防ぐために閉鎖されるという
指示として信号ＮＬＯＣＫ１５２を解釈する。よって、
第１のフィールドデータは、それが再度表示されるま
で、外部メモリにおいて保存される。
【００３０】図６、及び図１７乃至図２４を再び参照す
ると、信号ＮＷＳＩＮＫ１５４は信号ＮＬＯＣＫ１５２
と結合して動作する。信号ＮＷＳＩＮＫ１５４は、3:2
プルダウンまたはフレーム比率変換中に活性化され、そ
のフィールドが再表示されることになっている場合、第
１のフィールドの表示中にアサートされる。信号ＮＷＳ
ＩＮＫ１５４は、ラスタプロセスステートマシン102か
ら生じるライトバックFIFOコントローラ１１２への書き
込み指示を抑止する。これは、第１の画像フィールドが
表示される場合、外部メモリ中のデータスライスは解放
されてはならず、ライトバックＦＩＦＯ５０に戻って置
かれてはならないので、必要とされる。よって、第２の
フィールドの表示または第１のフィールドの再表示中
に、信号ＮＷＳＩＮＫ１５４は不活性であり、よって、
解放メモリスライスへのポインタがそこに置かれるよう
に、ステートマシン１０２にライトバックＦＩＦＯ５０
への書き込みを生じさせる。
【００３１】図２７及び図２８は、ライトバックＦＩＦ
Ｏコントローラ１１２の構成を示している。それは、フ
ィールドの再表示のための読み込みポインタ値を取り込
む追加レジスタが存在しないことを除けば、リードバッ
クＦＩＦＯコントローラの構成と非常に似ている。制御
フリップフロップ１５６は、ライトバックＦＩＦＯが最
初に、シーケンスの最初のＢタイプピクチャのためにア
クセスされるときのライトバック動作を簡単にする。フ
リップフロップ１５６はセットされて、その出力は、Ｂ
ピクチャのシーケンスのまさにその最初のＢピクチャの
表示中に活性化される。これは、ステートマシンの論理
ネットワーク１０４（図２２乃至図２４）に、アドレス
において保持される外部メモリの内容ではなくてFIFOの
実際のアドレスを参照することを強要する。これは、メ
モリコントローラ９８に画像スライスシーケンスを外部
メモリにプリロード（preload）させる効果がある。フ
リップフロップ１５６のセットは、外部ＲＡＭをクリア
して画像スライスシーケンス用の初期仮想ポインタをプ
リロードするステートマシンを有する必要性を回避する
コントロール信号１３２に帰着する。フリップ・フロッ
プ１５６は、第１のＢピクチャが表示された後にリセッ
トされ、新たなＢピクチャシーケンスの最初に再セット
されるだけである。他の制御フリップフロップ１５８
は、ラスタプロセスを同期させるライトバックプロセス
によって使用されるコントロール信号ＲＡＳＥＮＢ１６
０を発生させる。フリップフロップ１５８は、Ｂピクチ
ャシーケンスがスタートする前にセットされ、ライトバ
ックＦＩＦＯ５０（図６）が初めて空になるときにリセ
ットされる。フリップフロップ１５８の出力（コントロ
ール信号ＦＩＲＳＴＢ１６２）は、Ｂピクチャを表示し
始めるべきときにラスタステートマシン１０２に指示す
る。それは、ラスタプロセスが１つのフィールド時間
（またはフレーム格納）によってライトバックを遅延す
ることが望まれる場合にアサートされる。この遅れはシ
ステムの滑らかな動作には最適である。
【００３２】図２９は、ＲＡＭ９４（図７乃至図１６）
へのアクセスを制御するステートマシン１６４を示して
いる。それはフリップフロップ１６６、１６８、１７
０、１７２及びそれに関連するロジックから成る。信号
１７４、信号１７６及び信号１７８は、ラスタプロセス
及びライトバックプロセスによる読み込み要求及び書き
込み要求を可能にする。
【００３３】以上に示されたように、ＦＩＦＯメモリは
ポインタを管理するためのＶＬＳＩ実装において非常に
うまく動作する。しかしながら、本発明の意図から外れ
ることなく、ＦＩＦＯ以外のメモリ管理装置を使用し
て、３つの相互接続されたメモリを実現することが可能
である。例えば、ポインタは、従来の技術において知ら
れているような、ハッシュテーブル、メモリ番地のリン
クしたリスト、キャッシュ及び間接的なアドレッシング
の他の多くの形式を使用して、３つの相互接続されたメ
モリに書き込まれ、また３つの相互接続されたメモリか
ら抽出することができる。代替ポインタメモリスキーム
は、ポインタの閉じたシステムが維持される限り、ラス
タプロセスにとって、ライトバックプロセスによりラス
タメモリに書き込まれるのと同じ順においてポインタを
抽出することは、本質的ではないということに依存す
る。
【００３４】図６を再び参照すると、ライトバックＦＩ
ＦＯ５０及びラスタＦＩＦＯ６２、６４は、好ましく
は、回路電力を考慮した単一のポートスタティックＲＡ
Ｍ装置（小さなシリコンエリアを必要とするので）とし
て実行される。レジスタファイルはさらに適切であり、
連想記憶装置が３つのＦＩＦＯに使用できる。本発明
は、ここに開示された構成に関して説明される一方、上
述した詳細に限定されない。また、本出眼は、次のクレ
ームの範囲内において可能な任意の修正及び変更を包含
するように意図される。
【図面の簡単な説明】
【図１】 本発明によるデコーダにMPEGのＩピクチャの
格納について示されたダイヤグラムである。
【図２】 本発明によるデコーダにMPEGのＰピクチャの
格納について示されたダイヤグラムである。
【図３】 本発明によるデコーダにMPEGのＢピクチャの
格納について示されたダイヤグラムである。
【図４】 従来の技術によるMPEGデコーダのブロックダ
イヤグラムである。
【図５】 先行技術によるMPEG及びJPEGのマクロブロッ
ク構造のダイヤグラムである。
【図６】 本発明によるMPEGデコーダのビデオフォーマ
ッタにおけるメモリマネージャのブロックダイヤグラム
である。
【図７】 図6に示されたメモリマネージャの電気的概
念図である。
【図８】 図6に示されたメモリマネージャの電気的概
念図である。
【図９】 図6に示されたメモリマネージャの電気的概
念図である。
【図１０】 図6に示されたメモリマネージャの電気的
概念図である。
【図１１】 図6に示されたメモリマネージャの電気的
概念図である。
【図１２】 図6に示されたメモリマネージャの電気的
概念図である。
【図１３】 図6に示されたメモリマネージャの電気的
概念図である。
【図１４】 図6に示されたメモリマネージャの電気的
概念図である。
【図１５】 図6に示されたメモリマネージャの電気的
概念図である。
【図１６】 図6に示されたメモリマネージャの電気的
概念図である。
【図１７】 図７乃至図１６に示されたメモリマネージ
ャにおける外部メモリとのインタフェースのためのコン
トロール回路類の電気的概念図である。
【図１８】 図７乃至図１６に示されたメモリマネージ
ャにおける外部メモリとのインタフェースのためのコン
トロール回路類の電気的概念図である。
【図１９】 図７乃至図１６に示されたメモリマネージ
ャにおける外部メモリとのインタフェースのためのコン
トロール回路類の電気的概念図である。
【図２０】 図７乃至図１６に示されたメモリマネージ
ャにおける外部メモリとのインタフェースのためのコン
トロール回路類の電気的概念図である。
【図２１】 図７乃至図１６に示されたメモリマネージ
ャにおける外部メモリとのインタフェースのためのコン
トロール回路類の電気的概念図である。
【図２２】 図１７乃至図２１に示されたコントロール
回路類におけるメモリコントローラの詳細な電気的概念
図である。
【図２３】 図１７乃至図２１に示されたコントロール
回路類におけるメモリコントローラの詳細な電気的概念
図である。
【図２４】 図１７乃至図２１に示されたコントロール
回路類におけるメモリコントローラの詳細な電気的概念
図である。
【図２５】 図２２乃至図２４に示されたリードバック
FIFOコントローラの更に詳細な電気的概念図である。
【図２６】 図２２乃至図２４に示されたリードバック
FIFOコントローラの更に詳細な電気的概念図である。
【図２７】 図２２乃至図２４に示されたライトバック
FIFOコントローラの更に詳細な電気的概念図である。
【図２８】 図２２乃至図２４に示されたライトバック
FIFOコントローラの更に詳細な電気的概念図である。
【図２９】 図１７乃至図２１の回路類におけるステー
トマシン（state machine）の更に詳細な電気的概念図
である。
【符号の説明】
８，１０，１４ 画像バッファ ２０，３８ ビデオ・フォーマッタ ２２ 空間デコーダ ２４ テンポラル・デコーダ ４２ 外部メモリ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 符号化されたビデオデータソースに接続
    された空間デコーダと、 テンポラル・デコーダと、 前記テンポラル・デコーダ及び前記空間デコーダの少な
    くとも１つからデータを受信するビデオ・フォーマッタ
    であって、前記テンポラル・デコーダ及び空間デコーダ
    は前記ビデオデータソースを定義するビデオ・フォーマ
    ッタと、 受信データを格納するデータメモリと、を備えるビデオ
    ・デコーダであって、前記データメモリへのポインタが
    それぞれ格納されるライトバックメモリ、第１のラスタ
    メモリ及び第２のラスタメモリと、 前記データソース、前記データメモリ、前記ライトバッ
    クメモリ、前記第１のラスタメモリ及び前記第２のラス
    タメモリに接続されたメモリインターフェースと、 前記ライトバックメモリからからポインタを抽出するラ
    イトバックコントロール回路であって、前記抽出された
    ポインタは前記メモリインターフェースに提示され、前
    記受信データは、前記ポインタによって特定される前記
    データメモリのロケーションに格納され、前記抽出され
    たポインタは前記ラスタメモリの１つに送信されるライ
    トバックコントロール回路と、 前記メモリインターフェースへの提示のために前記送信
    されたポインタを前記ラスタメモリの１つから再抽出す
    るラスタ・コントロール回路であって、前記格納された
    受信データは前記データメモリから読み取られ、前記再
    抽出されたポインタは前記ライトバックメモリに返信さ
    れるラスタ・コントロール回路と、 を備えることを特徴とするビデオ・デコーダ。
  2. 【請求項２】 前記ポインタは仮想メモリポインタであ
    ることを特徴とする請求項１記載のビデオ・デコーダ。
  3. 【請求項３】 前記ライトバックメモリ、前記第１のラ
    スタメモリ及び第２のラスタメモリはＦＩＦＯであるこ
    とを特徴とする請求項１記載のビデオ・デコーダ。
  4. 【請求項４】 前記ＦＩＦＯは静的に構築されることを
    特徴とする請求項３記載のビデオ・デコーダ。
  5. 【請求項５】 前記ＦＩＦＯを動的に構築するコントロ
    ール回路を更に備えることを特徴とする請求項３記載の
    ビデオ・デコーダ。
  6. 【請求項６】 前記ライトバックメモリ中のロケーショ
    ン数は、前記第１のラスタメモリ及び前記第２のラスタ
    メモリにおけるロケーションの合計より小さいことを特
    徴とする請求項１記載のビデオ・デコーダ。
  7. 【請求項７】 符号化されたビデオデータソースに接続
    された空間デコーダと、 テンポラル・デコーダと、 前記テンポラル・デコーダ及び前記空間デコーダの少な
    くとも１つからデータを受信するビデオ・フォーマッタ
    であって、前記テンポラル・デコーダ及び空間デコーダ
    は前記ビデオデータソースを定義するビデオ・フォーマ
    ッタと、 受信データを格納するデータメモリと、を備えるビデオ
    ・デコーダであって、 前記データメモリへのポインタを格納するクロス接続さ
    れたＦＩＦＯメモリを有する閉メモリシステムであっ
    て、前記ＦＩＦＯメモリは、ライトバックメモリ、第１
    のラスタメモリ及び第２のラスタメモリであり、前記Ｆ
    ＩＦＯメモリの各々は読み取りポインタ、書き込みポイ
    ンタ及びステータスフラグを有する閉メモリシステム
    と、 前記ＦＩＦＯメモリの前記読み取りポインタ、前記書き
    込みポインタ及び前記ステータスフラグを初期化するコ
    ントロール回路と、 前記データソース、前記データメモリ、前記ライトバッ
    クメモリ、前記第１のラスタメモリ及び前記第２のラス
    タメモリに接続されたメモリインターフェースと、 前記ライトバックメモリからポインタを抽出するライト
    バックコントロール回路であって、前記抽出されたポイ
    ンタは前記メモリインターフェースに提示され、前記受
    信データは、前記ポインタに従って前記データメモリの
    ロケーションに格納され、前記抽出されたポインタは前
    記ラスタメモリの１つに送信されるライトバックコント
    ロール回路と、 前記メモリインターフェースへの提示のために前記送信
    されたポインタを前記ラスタメモリの１つから再抽出す
    るラスタ・コントロール回路であって、前記格納された
    受信データは前記データメモリから読み取られ、前記再
    抽出されたポインタは前記ライトバックメモリに返信さ
    れるラスタ・コントロール回路と、 を備えることを特徴とするビデオ・デコーダ。
  8. 【請求項８】 前記ＦＩＦＯメモリのうちの少なくとも
    １つの記憶容量を動的に構築する第１のコントロール回
    路を更に備えることを特徴とする請求項７記載のビデオ
    ・デコーダ。
  9. 【請求項９】 復号されたビデオフィールドが前記ビデ
    オフォーマッタによって再表示される必要がある場合に
    ロック信号をアサート（assert）する第２のコントロー
    ル回路を更に備え、前記ラスタＦＩＦＯの前記書き込み
    ポインタは前記ロック信号に応じて静的に保持されるこ
    とを特徴とする請求項７記載のビデオ・デコーダ。
  10. 【請求項１０】 空間デコーダと、テンポラル・デコー
    ダと、ビデオ・フォーマッタと、を有するタイプのビデ
    オ・デコーダ・システムにおいて、表示のために復号さ
    れたビデオデータを保持するメモリを管理する方法であ
    って、 前記空間デコーダ及び前記テンポラル・デコーダの少な
    くとも１つにおいてＭＰＥＧ符号化されたビデオデータ
    を復号し、前記復号されたデータは表示される画像を表
    すステップと、 前記復号されたビデオデータをデータメモリに供給する
    ステップと、 ライトバックメモリにおける前記データメモリのロケー
    ションにポインタを格納するステップと、 前記ライトバックメモリから前記格納されたポインタを
    抽出するステップと、 前記抽出されたポインタによって特定される前記データ
    メモリのロケーションに前記受信されたビデオデータを
    書き込むステップと、 第１のラスタメモリ及び第２のラスタメモリの少なくと
    も１つへの前記抽出されたポインタを送信し、前記第１
    のラスタメモリに格納されたポインタは第１のビデオ表
    示フィールドの復号されたビデオデータに相当し、前記
    第２のラスタメモリに格納されたポインタは第２のビデ
    オ表示フィールドの復号されたビデオデータに相当する
    ステップと、 前記送信されたポインタによって特定される前記データ
    メモリのロケーションからデータを読み取るステップ
    と、 表示のために前記読み取られたデータを出力するステッ
    プと、 前記ライトバックメモリに前記送信されたポインタを返
    信するステップと、を含むことを特徴とする方法。
JP10046273A 1997-02-26 1998-02-12 Ｍｐｅｇデコーダにおけるメモリマネージャ Pending JPH10341444A (ja)

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