JPH10335506A

JPH10335506A - 半導体装置

Info

Publication number: JPH10335506A
Application number: JP13896297A
Authority: JP
Inventors: Ikuo Yoshihara; 郁夫吉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】ベース電極及び層間絶縁層による段差の急峻性
を緩和して、エミッタ電極エッチング時のポリシリコン
残渣が残存しにくい構造とする。【解決手段】ＭＩＳトランジスタと同一半導体基板１に
形成されているバイポーラトランジスタの電極として、
基板１上の第１の層間絶縁層８に形成された開口部８ａ
内で基板領域に接続され第１の層間絶縁層８上に延在す
るベース電極層１２と、当該ベース電極層１２に対し、
開口部８ａ内の側壁スペーサ１４とベース電極層１２上
の第２の層間絶縁層１３とにより層間の絶縁分離がさ
れ、かつ開口部８ａ内で基板領域に接続され第２の層間
絶縁層１３上に延在するエミッタ電極層１６とを有す
る。第２の層間絶縁層１３は、ベース電極層１２上だけ
に存在し、当該第２の層間絶縁層１３およびベース電極
層１２の外周壁に、絶縁物からなり、少なくともベース
電極の外周側面を覆う側壁スペーサ１５を有する。

Description

【発明の詳細な説明】【発明の属する技術分野】

【０００１】本発明は、いわゆるＢｉＣＭＯＳデバイス
に代表される、ＭＩＳトランジスタとバイポーラトラン
ジスタが同一基板上に形成された半導体装置の製造方法
に係り、例えば高速ロジックデバイス、高速ＳＲＡＭ等
の信頼性向上、歩留改善および高集積化のための電極間
絶縁技術に関する。

【０００２】

【従来の技術】ＢｉＣＭＯＳデバイスでは、電子情報通
信学会技術研究報告SDM93-151 ICD93-145 1993-11に
開示されているように、工程削減のためにバイポーラト
ランジスタの電極層とＭＯＳトランジスタ形成領域に用
いる配線層を共用する場合が多い。

【０００３】上記文献には、Poly３配線により、エミッ
タ電極層とＭＯＳトランジスタ形成領域のＧＮＤ配線層
を共用している例が開示されている。この例では、エミ
ッタ電極（Poly３）は、ベース電極（Poly２）に対しセ
ルフアラインでＳｉＯ₂サイドウォールにより分離され
ている。したがって、サイドウォールをＳｉＯ₂膜のエ
ッチバックにより形成した後に、ベース電極とエミッタ
電極間の層間の絶縁を十分にとるためには、予め両電極
間に充分な厚さのオフセットＳｉＯ₂層を形成する必要
がある。

【０００４】ところが、このバイポーラトランジスタで
は必須となるオフセットＳｉＯ₂層が、ＭＯＳトランジ
スタ形成領域においては、メモリセル部分で層間絶縁層
を必要以上に厚くする。このため、その後、第１のＡｌ
配線層（１ＡＬ）をＭＯＳトランジスタに接続させる際
の段差、例えばビットコンタクト孔が深くなり、また上
記文献にも開示されているタングステン（Ｗ）による金
属プラグについて、充分な埋め込み形状を得ることが難
しくなる。

【０００５】この問題を解決するには、ＭＯＳトランジ
スタ形成領域にはオフセットＳｉＯ₂層が形成されない
ようにするか、この領域のオフセットＳｉＯ₂層を後で
除去する必要がある。

【０００６】以下、オフセットＳｉＯ₂層を後で除去す
る工程を含むＢｉＣＭＯＳデバイスの製造方法につい
て、図面を参照しながら説明する。図２１（ａ）〜
（ｃ）および図２２（ｄ），（ｅ）は、このＢｉＣＭＯ
Ｓデバイスの各製造過程を、ＮＰＮ型バイポーラトラン
ジスタの形成領域において示す断面図である。

【０００７】まず、図２１（ａ）に示す如く、ｐ型のＳ
ｉ基板１００にｎ⁺埋込層１０１、エピタキシャル成長
層１０２、フィールド絶縁膜１０３、ｎ⁺プラグ領域１
０４を常法にしたがって順次形成する。

【０００８】すなわち、ｐ型のＳｉ基板１００上に、ｎ
⁺埋込み層１０１の形成箇所で開口するＳｉＯ₂層（不
図示）を形成し、このＳｉＯ₂層をマスクにしてＳｂ
（アンチモン）の気相拡散等でｎ型の不純物をＳｉ基板
１００表面にドープする。ＳｉＯ₂層除去後、エピタキ
シャル成長法による所定厚さのｎ型の単結晶シリコン層
（エピタキシャル成長層１０２）を成長させると、その
際、ｎ型の不純物が熱拡散してｎ⁺埋込層１０１が形成
される。エピタキシャル成長層１０２表面側に、ＬＯＣ
ＯＳ法によってフィールド絶縁膜１０３を形成する。そ
の後、ｐ型不純物を選択的にイオン注入して、ｎ型のエ
ピタキシャル層１０２中に、特に図示しないが、ＭＯＳ
トランジスタ形成領域にはｐ型のウェルを形成し、バイ
ポーラトランジスタ形成領域にはバイポーラトランジス
タ同士を絶縁分離するｐ型のアイソレーション領域を形
成する。また、バイポーラトランジスタ形成領域に対し
比較的高濃度にリン（Ｐ）を選択的にイオン注入し、ｎ
型のエピタキシャル層１０２表面からｎ⁺埋込層１０１
に達するｎ⁺プラグ領域１０４を形成する。一方、ＭＯ
Ｓトランジスタ形成領域については、常法にしたがって
ＬＤＤ(Lightly DopedDrain) 構造のＭＯＳトランジス
タを形成する。

【０００９】その後、図２１（ａ）に示すように、Ｓｉ
Ｏ₂等からなる第１の層間絶縁層１０５を成膜し、第１
の層間絶縁層１０５について、ｎ⁺プラグ領域１０４が
形成されていないｎ⁺埋込層１０１部分の上方位置に開
口部を形成する。そして、開口部を介してｎ型の不純物
をイオン注入し、ｎ⁺埋込層１０１上に接するエピタキ
シャル成長層１０２の深部にＳＩＣ (Selectively Ion-
implanted Collector)領域１０６を形成する。このＳＩ
Ｃ領域１０６は、後で形成されるエミッタ領域下の真性
ベース領域の深さ方向の幅（ベース幅）の不純物濃度プ
ロファイルを急峻にし、かつコレクタ抵抗を低減してバ
イポーラトランジスタの特性向上を図るものである。

【００１０】つぎに、図２１（ｂ）に示すように、ベー
ス電極材としてのポリシリコン層１０７ａを成膜し、不
純物の導入後に、前述したオフセットＳｉＯ₂層１０８
を成膜する。ポリシリコン層１０７ａおよびオフセット
ＳｉＯ₂層１０８について、第１の層間絶縁層１０５の
開口部内側にエミッタ開口部を形成し、エミッタ開口部
により表出するエピタキシャル成長層１０２内の表面領
域に浅くｐ型不純物を導入し真性ベース領域１０９を形
成する。エミッタとベースの分離絶縁膜１１０ａを成膜
して、エミッタ開口部の表面を被膜する。

【００１１】エミッタとベースの分離絶縁膜１１０ａを
成膜した状態で、図２１（ｃ）に示すように、全面にＲ
ＩＥ(Reactive Ion Etching)等の異方性エッチングを施
し、バイポーラトランジスタ形成領域のエミッタ開口部
の内壁にエミッタとベースの電極間を絶縁分離するため
のサイドウォール１１０を形成する。これにより、ベー
ス電極材としてのポリシリコン層１０７ａの表面は、上
面がオフセットＳｉＯ₂層１０８により、エミッタ開口
部内の面が電極間絶縁分離用のサイドウォール１１０に
より絶縁物で覆われる。

【００１２】そして、つぎの図２２（ｄ）に示す工程で
は、エミッタ開口部を含む位置にレジストパターン１１
１を形成し、このレジストパターン１１１をマスクとし
て、周囲のオフセットＳｉＯ₂層１０８とポリシリコン
膜１０７ａとを順次エッチング除去する。これにより、
ポリシリコン膜１０７ａの外郭が加工されてベース電極
１０７が形成されるとともに、オフセットＳｉＯ₂層１
０８が、このバイポーラトランジスタのベース電極１０
７上にのみ残される。

【００１３】ここで、特に図示しないＭＯＳトランジス
タ形成領域におけるメモリセル部の層間絶縁膜に、例え
ばビットコンタクト孔を開口しておく。このビットコン
タクト孔の開口では、上記図２２（ｄ）でベース電極１
０７上を残して周囲のオフセットＳｉＯ₂層１０８を全
て除去したことから、ＭＯＳトランジスタ上の層間絶縁
膜が必要以上に厚くなることがなく、ソース・ドレイン
領域に達するビットコンタクト孔の段差を小さくでき
る。

【００１４】その後、図２２（ｅ）に示すように、エミ
ッタ電極１１２を形成する。この電極形成は、まず、Ｍ
ＯＳトランジスタ形成領域を含む全面にポリシリコン膜
を成膜し、導電化する。この導電化ポリシリコン膜の表
面を希フッ酸によりライトエッチングして充分に自然酸
化膜を除去し、直ぐにＷＳｉ層を成膜する。これによ
り、エミッタ開口部を小径化しているサイドウォール１
１０の少なくとも下側部分が充分にエミッタ電極となる
導電層で埋められ、また、この同じ導電層により、図示
せぬＭＯＳトランジスタ上で開口する層間絶縁層１０５
のビットコンタクト孔が埋められる。そして、この導電
層をパターニングすると、バイポーラトランジスタ形成
領域にはエミッタ電極１１２がエミッタ開口部内からオ
フセットＳｉＯ₂層１０８上に延在したかたちで形成さ
れる。また、特に図示しないが、ＭＯＳトランジスタ形
成領域にはソース・ドレイン領域からのビット線取出電
極層と、これと分離したかたちで層間絶縁層１０５上に
ＧＮＤ線となる配線層が形成される。このビット線取出
電極層は、上記したようにビットコンタクト孔の段差が
小さいことから、安定的に形成できる。

【００１５】この状態で急速加熱処理等を適宜施すと、
エピタキシャル成長層１０２表面には、ベース電極１０
７から不純物が拡散してグラフトベース領域１１３が形
成され、またエミッタ電極１１２から不純物が拡散して
エミッタ領域１１４が形成される。

【００１６】その後は、特に図示しないが、エミッタ電
極１１２、ベース電極１０７、コレクタのプラグ領域１
０４にそれぞれ接続する第１のＡｌ配線層、および必要
に応じて第２層目以降のＡｌ配線層を、それぞれ層間絶
縁層を介して積層させる。このときの層間絶縁層は、平
坦化のため比較的に厚くＡｌ配線層との接続はタングス
テン等の金属プラグを介してなされるが、例えばコレク
タのプラグ領域１０４上方でオフセットＳｉＯ₂層１０
８が除去されていることから、その分だけ金属プラグを
埋め込む段差が小さくて済み、充分なプラグ材の埋め込
みが容易であり、金属プラグの形状の安定化ひいてはコ
ンタクト抵抗の低減を図ることができる。最後にオーバ
ーコート膜の成膜、パッド窓開け等を経て、当該ＢｉＣ
ＭＯＳデバイスが完成する。

【００１７】

【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓデバイスでは、オフセットＳｉＯ₂層１０８を必要以
上に残存させないことから、上述したようにコンタクト
形成が容易化されるといった利点があるものの、図２２
（ｅ）に示すように、バイポーラトランジスタ形成領域
のベース電極１０７周囲に、ベース電極１０７およびオ
フセットＳｉＯ₂層１０８による段差が形成される。

【００１８】このため、エミッタ電極１１２のエッチン
グ加工時に、この段差部分にポリシリコンによるサイド
ウォール残渣１１２ａが発生する。この導電性の残渣１
１２ａの存在によって、図２２（ｅ）に例示するよう
に、ベース電極１０７のエッジに対し、エミッタ電極１
１２、及び当該バイポーラトランジスタに隣り合うＭＯ
Ｓトランジスタ形成領域のポリシリコン層との距離を充
分に保ち電極間ショートを防ぐ必要があり、このことが
更なる高集積化のための障害となる。また、ポリシリコ
ンのサイドウォール残渣１１２ａの形状は、エミッタ電
極１１２となるポリシリコン層のオーバーエッチング量
に依存して変化する。このため、過度のオーバーエッチ
ングが加わった場合、ポリシリコンのサイドウォール残
渣１１２ａが飛散してダストが発生し、ＢｉＣＭＯＳデ
バイスの信頼性あるいは特性を劣化させる危険性が高
い。

【００１９】このような弊害をともなうサイドウォール
残渣１１２ａを残存させないためには、図２２（ｅ）に
続いてサイドウォール残渣の除去工程を追加してもよい
が、このためのフォトマスクが必要となり、工程数も増
加するので好ましくない。また、この場合でも、ベース
電極１０７の周囲側壁はポリシリコンが露出しているた
めに、エミッタ電極１１２等を近接させることができ
ず、さらなる高集積化を図る上では根本的な解決策とは
なり得ない。

【００２０】以上述べてきた如く、本発明は、ＭＩＳ(M
etal-Insulator-Semiconductor) トランジスタ形成領域
の層間絶縁層厚を必要以上に増大させることなく同一基
板上に形成されるバイポーラトランジスタについて、そ
のエミッタ電極となる導電層をＭＯＳトランジスタの配
線層として利用する半導体装置の製造工程効率化に付随
する、バイポーラトランジスタのベース電極に対する絶
縁分離技術に関与する。そして、本発明の目的とすると
ころは、ベース電極、及び当該ベース電極とエミッタ電
極間の層間絶縁層による段差でエミッタ電極エッチング
時のポリシリコンのサイドウォール残渣の発生がなく、
これにより信頼性を高め、特性劣化を防止しながら高集
積化が容易な半導体装置を提案することである。

【００２１】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁ゲート電界効果トランジスタと同一
半導体基板に形成されているバイポーラトランジスタの
電極として、半導体基板上の第１の層間絶縁層に形成さ
れた開口部内で基板領域に接続され第１の層間絶縁層上
に延在するベース電極と、当該ベース電極に対し、前記
開口部内の側壁スペーサと前記ベース電極上の第２の層
間絶縁層（オフセット絶縁層）とにより層間の絶縁分離
がされ、かつ前記開口部内で基板領域に接続され第２の
層間絶縁層上に延在するエミッタ電極とを有する半導体
装置であって、前記第２の層間絶縁層は、前記ベース電
極上だけに存在し、当該第２の層間絶縁層およびベース
電極の外周壁に、絶縁物からなり、少なくともベース電
極の外周側面を覆う側壁スペーサを有する。

【００２２】また、本発明では、前記第１の層間絶縁層
は、前記絶縁ゲート電界効果トランジスタ上で開口する
開口部を有し、当該開口部を介して、前記エミッタ電極
と同じ導電層から形成された電極取出層が絶縁ゲート電
界効果トランジスタに接続されている。

【００２３】前記第１の層間絶縁層は、好ましくは、層
間絶縁のための下層膜と、前記側壁スペーサを構成する
絶縁物および前記導電層よりエッチング速度が遅いエッ
チング阻止膜との積層膜から構成されている。

【００２４】このような半導体装置では、前記開口部を
介して半導体基板に形成される真性ベース領域と、側壁
スペーサで小径化された開口部を介して真性ベース領域
内に形成されるエミッタ領域とが自己整合的に絶縁分離
されている。この分離絶縁層としての側壁スペーサのほ
かに、ベース電極の外周壁にも側壁スペーサを有する。
したがって、ベース電極は、これら側壁スペーサとオフ
セット絶縁層とにより、基板との接触面を除く周囲が絶
縁物で覆われる。また、ベース電極の外周壁について、
その段差の急峻性が側壁スペーサによって緩和されてい
ることから、エミッタ電極形成時のポリシリコン等の残
渣が発生していない。また、絶縁ゲート電界効果トラン
ジスタの形成領域等ではオフセット絶縁層が除去されて
いおり、層間絶縁層が必要以上に厚くならず、このため
コンタクト孔形成時の段差が緩和されている。なお、本
発明の半導体装置では、このエミッタ電極と絶縁ゲート
電界効果トランジスタの電極取出層が同じ導電層によっ
て構成され、導電層の効率的な利用が達成されている。

【００２５】

【発明の実施の形態】以下、本発明に係る半導体装置
を、図面を参照しながら詳細に説明する。先に記述した
ごとく、本発明はＭＩＳＦＥＴとバイポーラトランジス
タとが同一基板上に形成されている半導体装置について
のものである。したがって、ＭＩＳＦＥＴのゲート絶縁
層は、ＭＯＳＦＥＴ等における酸化膜に限らず、酸化窒
化膜、強誘電体膜などの単層膜、更には酸化膜等に電荷
蓄積層（導電層でも可）を挟む積層膜構造であってもよ
い。

【００２６】以下、ＢｉＣＭＯＳデバイスのうち、高速
ＳＲＡＭ装置を例に本発明の実施形態を説明する。図１
および図２は、本実施形態に係る高速ＳＲＡＭ装置の概
略構成を示す断面図、図３〜１７は、図１，２の高速Ｓ
ＲＡＭ装置の各製造過程を示す断面図である。図１およ
び図３〜１７の各図における（ａ）は、バイポーラトラ
ンジスタ形成領域（以下、バイポーラ領域）とＭＯＳト
ランジスタ形成領域（以下、ＭＯＳ領域）とを並べて示
し、図２および各図（ｂ）ではＭＯＳ領域を更に詳細
に、互いに隣り合うメモリセル（ＳＲＡＭセル）形成部
と周辺回路形成部とを示している。

【００２７】まず、本実施形態に係る高速ＳＲＡＭ装置
を、図１，２を参照しながら説明する。図１，２中、符
号１はシリコンウェーハ等の半導体基板、２は主として
コレクタ埋込層の形成を目的としたｎ⁺埋込領域、３は
エピタキシャル成長層、４はフィールド絶縁膜、５はエ
ピタキシャル成長層３の表面からコレクタ埋込層に達す
るｎ⁺プラグ領域、６はＭＯＳ領域のエピタキシャル成
長層３内に形成されているｐ型のウェル（ｐウェル）、
７はＬＤＤ構造のＭＯＳトランジスタを示す。

【００２８】エピタキシャル成長層３の表面は、フィー
ルド絶縁膜４によって適宜絶縁分離されている。ＭＯＳ
領域におけるフィールド絶縁膜４の間隔内には、前記Ｍ
ＯＳトランジスタ７として、図２に詳示するように、Ｓ
ＲＡＭセルのドライブ用トランジスタ７ａと、ゲート電
極（ワード線）の印加電圧に応じて選択されたビット線
にドライブ用トランジスタ７ａのドレインを選択的に接
続させる選択トランジスタ７ｂと、周辺回路用トランジ
スタ７ｃとに大別される。これらのＭＯＳトランジスタ
７ａ，７ｂおよび７ｃのゲート電極は、図示せぬゲート
酸化膜を介して積層された同じ導電層、例えばポリシリ
コン層とＷＳｉ層との積層構造を有している。このポリ
サイド構造では、例えば、ポリシリコン層、ＷＳｉ層と
もに７０ｎｍ〜１５０ｎｍ程度の膜からなる。また、本
例の高速ＳＲＡＭ装置では、ｎ⁺埋込領域２がＭＯＳ領
域のうちメモリセル部についても、ほぼ全域に広く形成
されている。

【００２９】これらのＭＯＳトランジスタ７ａ，７ｂお
よび７ｃを含むＭＯＳ領域、及びバイポーラ領域の全面
には、第１の層間絶縁層８（下層膜）とエッチング阻止
膜９とが成膜されている。第１の層間絶縁層８は、例え
ば通常のＣＶＤ法によるほか、ＴＥＯＳ(Tetraethyloxy
silane又はTetraethylorthosilicate,Ｓｉ（ＯＣ
₂Ｈ₅）₄）のＯ₃による酸化を用いたＣＶＤ法により
堆積された酸化シリコン膜（以下、ＴＥＯＳ−ＳｉＯ₂
膜）等からなり、エッチング阻止膜９は、例えば窒化シ
リコンからなる。これらの膜厚は、例えば、第１の層間
絶縁膜８が１００ｎｍ程度、エッチング阻止膜９が２０
ｎｍ〜１００ｎｍ程度である。エッチング阻止膜９は、
後述するサイドウォール形成時のエッチング阻止、或い
はエッチング終点検出に用いられるものであり、これら
の目的を考慮して膜厚設定がされている。これら第１の
層間絶縁膜８およびエッチング阻止膜９には、バイポー
ラ領域側にはベース・エミッタ開口部８ａが、ＭＯＳ領
域側にはビットコンタクト孔８ｂおよび高抵抗負荷素子
用コンタクト孔８ｃがそれぞれ形成されている。

【００３０】ベース・エミッタ開口部８ａに面するエピ
タキシャル成長層３の深部には、ｎ⁺埋込領域２の上面
に接する位置にＳＩＣ領域１１が形成されている。ＳＩ
Ｃ領域１１は、真性ベース領域１０の深さ方向の幅（ベ
ース幅）の不純物濃度プロファイルを急峻にし、かつコ
レクタ抵抗を低減してバイポーラトランジスタの特性
（例えば、カットオフ周波数ｆ_T等）を向上させるもの
である。

【００３１】エッチング阻止膜９上には、ベース・エミ
ッタ開口部８ａを含む所定パターンで、ベース電極１２
と第２の層間絶縁層（オフセットＳｉＯ₂膜１３）が積
層されている。ベース電極１２は、例えばボロン（Ｂ）
導入により導電化されたポリシリコンからなり、その膜
厚は１００ｎｍ〜２００ｎｍ程度である。なお、ベース
電極１２は、例えば、５０ｎｍ〜１００ｎｍ程度のポリ
シリコン層と、４０〜１００ｎｍ程度のシリサイド層と
からなりポリサイド構造としてもよい。これに対し、オ
フセットＳｉＯ₂膜１３は、例えばＴＥＯＳ−ＳｉＯ₂
膜からからなり、その膜厚は１００ｎｍ〜２００ｎｍ程
度である。

【００３２】これらベース電極１２およびオフセットＳ
ｉＯ₂膜１３は、ベース・エミッタ開口部８ａより若干
内側で開口するエミッタ開口部１２ｂを有する。このエ
ミッタ開口部１２ｂに面するエピタキシャル成長層３の
表面側には、ｐ型の真性ベース領域１０が浅く形成さ
れ、真性ベース領域１０の周囲に隣接してグラフトベー
ス領域１０ａが形成されている。また、このエミッタ開
口部１２ｂの内壁には、ベース電極とエミッタ電極との
層間絶縁分離用のサイドウォール１４が形成されてい
る。一方、本発明では、ベース電極１２およびオフセッ
トＳｉＯ₂膜１３のパターン外周壁にも、サイドウォー
ル１５が形成されている。これらのサイドウォール１
４，１５は、例えばＴＥＯＳ−ＳｉＯ₂膜または常圧Ｃ
ＶＤによるＳｉＯ₂膜から構成されている。

【００３３】層間絶縁分離用のサイドウォール１４によ
り小径化されたエミッタ開口部１２ｂ内から、オフセッ
トＳｉＯ₂膜１３上にかけて、エミッタ電極１６が形成
されている。エミッタ電極１６は、ポリサイド構造を有
し、例えば、砒素（Ａｓ）導入により導電化されたポリ
シリコン膜と、ＷＳｉ層とからなり、その膜厚はともに
５０ｎｍ〜１００ｎｍ程度である。エミッタ電極１６が
接する真性ベース領域１０内には、ｎ型のエミッタ領域
１７が形成されている。

【００３４】一方、ＭＯＳ領域においては、エミッタ電
極１６と同じ導電層からなるビット線取出電極層１８
が、ビットコンタクト孔８ｂ内から両側の選択トランジ
スタ７ｂ，７ｂの上方にかけて形成されている。ビット
線取出電極層１８は、選択トランジスタ７ｂ，７ｂに共
通な一方のソース・ドレイン領域に接続されている。ま
た、ＳＲＡＭセルのドライブ用トランジスタ７ａ，７ａ
の上方には、同じ導電層からなるＧＮＤ配線層１９がそ
れぞれ配線されている。

【００３５】このＧＮＤ配線層１９上には、第３の層間
絶縁層２０を介してポリシリコン層による高抵抗負荷素
子２１が配置され、この高抵抗負荷素子２１は、前記第
１の層間絶縁層のコンタクト孔８ｃに連通した第３の層
間絶縁層２０のコンタクト孔を介して、選択トランジス
タ７ｂの他方のソース・ドレイン領域と、ＳＲＡＭセル
のドライブ用トランジスタ７ａのゲート電極に接続され
ている。第３の層間絶縁層２０は、例えば酸化シリコン
膜からなり、その膜厚は１００ｎｍ〜２００ｎｍ程度で
ある。高抵抗負荷素子２１をなすポリシリコン層は、不
純物が低濃度に導入されて導電化されている。ＳＲＡＭ
装置における高抵抗負荷素子２１は抵抗変化を防止する
必要があり、特に図示しないが、水分または水素の進入
防止膜、例えば窒化シリコンの薄い膜によってポリシリ
コン層の上下を挟んだ積層構造が採用されている。

【００３６】高抵抗負荷素子２１上には、第４の層間絶
縁層２２が形成され、この第４の層間絶縁層２２および
下層側の第３の層間絶縁層２０には、ビット線取出電極
層１８の上面に接続するかたちで金属プラグ２３ａが埋
め込まれている。金属プラグ２３ａは、コンタクト内壁
および底面に接するＴｉＮ／Ｔｉ等の薄い密着層と、タ
ングステン（Ｗ）等の充填金属材で構成されている。第
４の層間絶縁層２２上には、この金属プラグ２３ａに接
続し、第１金属配線層からなるビット配線層２４が配線
されている。第１金属配線層は、主配線金属（Ａｌ）膜
の上下に、それぞれ反射防止膜とバリアメタルとを有
し、これらで３層の積層構造を形成している。バリアメ
タルは、ＡｌとＷとの高温耐性を向上させるため、反射
防止膜は、Ａｌの反射率が大きいことを考慮したもの
で、本発明では何れも必須ではない。

【００３７】対するバイポーラ領域においては、エミッ
タ電極１６の上面に接続する金属プラグ２３ｂが、第３
の層間絶縁層２０および第４の層間絶縁層２２内に埋め
込まれている。同様に、ベース電極１２の上面に接続す
る金属プラグ２３ｃが、層間絶縁層２０，２２およびオ
フセットＳｉＯ₂膜１３内に埋め込まれ、ｎ⁺プラグ領
域５に接続する金属プラグ２３ｄが、層間絶縁層２０，
２２、エッチング阻止膜９および第１の層間絶縁層８内
に埋め込まれている。金属プラグ２３ｂ，２３ｃ，２３
ｄにそれぞれ接続されているエミッタ配線層２５，ベー
ス配線層２６およびコレクタ配線層２７が、第４の層間
絶縁層２２上に互いに分離して配線されている。これら
の配線層２５，２６，２７、及び金属プラグ２３ｂ，２
３ｃ，２３ｄの構成（構造および材料）は、ＭＯＳ領域
側と同様に、配線層は上記第１金属配線層からなり、金
属プラグは密着層と充填金属材からなる。

【００３８】ＭＯＳ領域における配線層２５，２６，２
７上、及びバイポーラ領域における配線層２４上には、
必要に応じて他の金属配線層が層間絶縁層を介して積層
されている。図１，２は、金属配線層をもう一層設けた
場合であり、それぞれの領域に第５の層間絶縁層２８、
第２の金属配線層２９が順に積層され、更に全面がオー
バーコート３０で覆われている。

【００３９】このような構成のＢｉＣＭＯＳデバイス
（高速ＳＲＡＭ装置）は、ベース電極１２の周回側壁に
は絶縁物からなるサイドウォール１５を有することか
ら、エミッタ電極１６を、ベース電極１２の外縁まで、
或いは更に外側まで延在させても両電極１２，１６間が
ショートすることがない。このため、電極間ショートを
回避するためのレイアウト上の制約がないばかりか、余
分な分離スペースを確保する必要がなく、その分、高集
積化が図りやすいといった利点がある。また、このサイ
ドウォール１５位置に導電性の残渣（図２２参照）がな
く、従って、この残渣が飛散することによる信頼性およ
び特性の劣化など、従来の問題点が有効に防止される。
さらに、オフセットＳｉＯ₂膜１３がベース電極１２に
のみ残存することから、その周囲おける層間絶縁層が必
要以上に厚くなく、この結果、例えばｎ⁺プラグ領域５
に接続される金属プラグ２３ｄ形成時の段差が緩和さ
れ、Ｗ等の金属が充分に被膜性よく埋め込まれており、
空隙の発生もない。この段差緩和はＭＯＳ領域でも同じ
であり、例えばビット線取出電極層１８を構成する膜材
が充分にビットコンタクト孔８ｂに充填している。これ
らの結果、金属プラグを含むコンタクトの安定性が高
く、また、そのコンタクト抵抗自体も小さい。

【００４０】つぎに、上述した構成のＳＲＡＭ装置の製
造方法を、図３〜図１７を参照しながら説明する。

【００４１】まず、図３に示すように、所定濃度を有す
るｐ型シリコンウェーハ等の半導体基板１を用意し、前
記ｎ⁺埋込領域を設けようとする半導体基板１の所定領
域に、選択的にｎ型の不純物層を形成する。具体的に
は、半導体基板１表面に、例えば４００ｎｍ程度の膜厚
でＳｉＯ₂層を熱酸化法により形成し、ＳｉＯ₂層を選
択的にエッチングして開口部を形成した後、このＳｉＯ
₂層をマスクにして、Ｓｂ（アンチモン）を例えばＳｂ
₂Ｏ₃を用いた気相ソース拡散により導入する。この気
相拡散によって、アンチモンガラス層２ａが基板表面に
選択的に形成される。その後、拡散マスクとして用いた
ＳｉＯ₂層を、例えばバッファード弗酸によりエッチン
グ除去すると、図３のｎ型不純物層の形成工程が終了す
る。なお、このｎ型の不純物層の形成では、気相ソース
拡散の代わりに、イオン注入により基板表面にｎ型不純
物をドーピングしてもよい。

【００４２】つぎに、図３に示すように、アンチモンガ
ラス層２ａが形成された半導体基板面に、ｎ型の単結晶
シリコン層を、例えば０．７μｍ〜１．０μｍの厚さで
エピタキシャル成長させる。成長ガスとして例えばジク
ロルシラン（ＳｉＨ₂Ｃｌ₂）を用いる。また、エピタ
キシャル成長中にりん（Ｐ）をドーパントとして用い、
成長層が所定の抵抗率となるようにｎ化調整（ドーピン
グ量の調整）を行う。これにより、所定濃度のｎ型のエ
ピタキシャル成長層３を得る。このエピタキシャル成長
過程で、アンチモンガラス層２ａが高温に曝されること
により、アンチモンガラス層２ａ内の不純物（アンチモ
ン）がエピタキシャル成長とともに成長層および基板内
に拡散し、図４に示すｎ⁺埋込領域２が形成される。

【００４３】図５に示すように、エピタキシャル成長層
３表面に、例えばＬＯＣＯＳ法を用いて、膜厚が４００
ｎｍほどのフィールド絶縁膜４を選択的に形成する。フ
ィールド絶縁膜４を形成するには、特に図示しないが、
まずパッド用酸化膜と窒化シリコン膜などの酸化阻止膜
をこの順に積層し、これらをドライエッチングにより所
定パターンに加工した後、ＬＯＣＯＳ酸化を行う。この
酸化阻止膜を除去し薄いパッド用酸化膜が残った状態
で、所定のレジストパターンを形成し、これをマスクに
ボロン（Ｂ）等のｐ型不純物をｎ型のエピタキシャル成
長層３に選択的にイオン注入する。これにより、ＭＯＳ
領域にはｐウェル６が形成され、またバイポーラ領域に
は、特に図示しないが、バイポーラトランジスタ同士を
絶縁分離するアイソレーション領域が形成される。続い
て、バイポーラ領域にｎ⁺プラグ領域５を形成する。こ
のｎ⁺プラグ領域５の形成は、特に図示しないが、まず
所定のフィールド絶縁膜間隔内に開口するレジストパタ
ーンを形成し、これをマスクにリン（Ｐ）をイオン注入
し、レジスト除去後、所定のアニールングを行う。これ
により、エピタキシャル成長層３表面からコレクタ埋込
層としてのｎ⁺埋込領域２に達するｎ⁺プラグ領域５を
得る。

【００４４】図６に示す工程では、ＬＤＤ構造のＭＯＳ
トランジスタを形成する。このＭＯＳトランジスタの形
成は、まず、図示せぬゲート酸化膜を成膜後、ポリシリ
コン層を７０ｎｍ〜１５０ｎｍ程度ＣＶＤ法により成膜
し、導電化後、ＷＳｉ等のシリサイド層を７０ｎｍ〜１
５０ｎｍ程度スパッタリング法等により成膜し、この積
層膜をフォトリソグラフィ加工技術を用いて所定形状に
パターンニングする。続いて、これらゲート電極および
フィールド絶縁膜４をマスクとして、砒素（Ａｓ）をイ
オン注入してｎ型の低濃度不純物領域（ＬＤＤ領域）
を、ｐウェル６の表面に選択的に形成する。また、全面
にＳｉＯ₂等からなるサイドウォール膜材を成膜し、Ｒ
ＩＥ等の異方性エッチングによりゲート電極側壁にサイ
ドウォールを形成した後、このサイドウォール、ゲート
電極およびフィールド絶縁膜４をマスクとして、高濃度
のＡｓをイオン注入してｎ型のソース・ドレイン領域を
形成する。これにより、ＭＯＳトランジスタ７、具体的
にはＳＲＡＭセルのドライブ用トランジスタ７ａ、選択
トランジスタ７ｂ、および周辺回路用トランジス７ｃを
得る。

【００４５】図７に示す工程では、ＭＯＳトランジスタ
が形成されているＭＯＳ領域、およびバイポーラ領域全
面に、第１の層間絶縁層８として、例えばＴＥＯＳ−Ｓ
ｉＯ₂膜を１００ｎｍ程度、さらにエッチング阻止膜９
として、例えばＳｉＮ膜を２０ｎｍ〜１００ｎｍ程度、
順にＣＶＤ法により堆積する。

【００４６】つぎに、図８に示すように、堆積した第１
の層間絶縁層８およびエッチング阻止膜９について、所
定位置（バイポーラ領域のｎ⁺プラグ領域５が形成され
ていないｎ⁺埋込領域２の上方）に開口するベース・エ
ミッタ開口部８ａを、フォトリソグラフィ加工技術を用
いて形成する。ベース・エミッタ開口部８ａは、本発明
の第１の開口部に該当する。このベース・エミッタ開口
部８ａの形成時の加工マスク（例えば、レジスト）を付
けた状態で、形成したベース・エミッタ開口部８ａを通
じてｎ型の不純物をエピタキシャル成長層３の深部にイ
オン注入する。これにより、ｎ⁺埋込領域２上に接する
位置にＳＩＣ領域１１が形成され、完成後のバイポーラ
トランジスタの特性が向上することとなる。

【００４７】続いて、図９に示すように、ベース電極と
なる膜材として、例えばポリシリコン膜１２ａを１００
ｎｍ〜２００ｎｍ程度ＣＶＤ法により堆積し、ボロン
（Ｂ）をイオン注入して導電化する。なお、このベース
電極となる膜材としては、膜厚が５０ｎｍほどの導電化
ポリシリコン膜と、スパッタリング法等による膜厚が４
０ｎｍ〜１００ｎｍほどのシリサイド層（ＷＳｉ等）と
からなるポリサイド構造としてもよい。また、ポリシリ
コン膜１２ａ上に、エミッタとベ−スの電極間を分離す
るためのオフセットＳｉＯ₂層となるＴＥＯＳ−ＳｉＯ
₂膜１３ａを、例えば１００ｎｍ〜２００ｎｍほど堆積
する。

【００４８】つぎに、図１０に示すように、バイポーラ
領域のベース・エミッタ開口部８ａの内側で、ＴＥＯＳ
−ＳｉＯ₂膜１３ａおよびポリシリコン膜１２ａをフォ
トリソグラフィ加工技術を用いて開口し、これにより本
発明における第２の開口部として、エミッタ開口部１２
ｂを形成する。形成したエミッタ開口部１２ｂにより表
出したエピタキシャル成長層３の浅い領域に、当該エミ
ッタ開口部１２ｂを通じてｐ型の不純物（例えば、Ｂ）
をイオン注入し、真性ベース領域１０を形成する。

【００４９】図１１に示す工程では、ベース電極の加工
形成を行う。具体的には、ベース・エミッタ開口部８ａ
を含むＴＥＯＳ−ＳｉＯ₂膜１３ａ上の位置に、レジス
トパターン３１をフォトリソグラフィ技術を用いて形成
し、形成したレジストパターン３１をマスクとしてＲＩ
Ｅ等のドライエッチングを行う。このとき、まず、ポリ
シリコン膜１２ａをエッチングストッパとして、レジス
トパターン３１下の部分を残して周囲のＴＥＯＳ−Ｓｉ
Ｏ₂膜１３ａをエッチング除去し、次いで、表出したポ
リシリコン膜１２ａ部分を、下地のエッチング阻止膜９
との選択比がとれる条件でエッチング除去する。これに
より、エミッタ開口部１２ｂの周囲に所定パターンのベ
ース電極１２が形成され、ベース電極１２上にのみオフ
セット絶縁層（ＴＥＯＳ−ＳｉＯ₂層１３）が残され
る。つまり、少なくとも、バイポーラ領域のｎ⁺プラグ
領域５の上方、及びＭＯＳ領域の全域において、ＴＥＯ
Ｓ−ＳｉＯ₂膜１３ａが除去されることとなる。図１１
の例では、ベース電極１２の形成後に、下地のエッチン
グ阻止膜９が最低でも３ｎｍ以上残される。なお、エッ
チング阻止膜９の膜厚を薄く設定した場合、或いはベー
ス電極１２加工時のエッチング条件によっては、ベース
電極１２周囲のエッチング阻止膜９を全て除去するよう
にしてもよい。

【００５０】レジストパターン３１除去後、図１２に示
すように、エミッタとベースの電極間を分離するサイド
ウォール膜材として、例えば１００ｎｍ〜５００ｎｍほ
どの膜厚でＳｉＯ₂膜１４ａを堆積する。このＳｉＯ₂
膜１４ａは、ＴＥＯＳ−ＳｉＯ₂膜または常圧ＣＶＤに
よるＳｉＯ₂膜の何れでもよい。

【００５１】次いで、図１３に示すように、全面にＲＩ
Ｅ等の異方性エッチングを施す。これにより、バイポー
ラ領域において、エミッタ開口部１２ｂの内壁にサイド
ウォール１４が形成され、またベース電極１２およびオ
フセットＳｉＯ₂層１３の外周壁がサイドウォール１５
で覆われる。このため、次に形成するエミッタ電極形成
前に、予めベース電極１２の周囲を基板接触面を除いて
絶縁物で覆うことができる。このサイドウォール形成時
の異方性エッチングにおいて、その終点検出は重要であ
る。なぜなら、ＲＩＥ等による過度のオーバーエッチン
グは、エッチングの最終段階で表出するエピタキシャル
成長層３の表面を削り、この掘れ量がバイポーラトラン
ジスタの特性に大きく影響するためである。

【００５２】図１８は、バイポーラトランジスタ完成後
のエピタキシャル成長層の表面側領域を拡大して示す図
であり、図１９はＲＩＥ等によるオーバーエッチングが
過度に行われたときの、エピタキシャル成長層の表面周
囲を拡大して示す図である。一般に、バイポーラトラン
ジスタのＡＣ特性として重要なカットオフ周波数ｆ
_Tは、次式で表される。

【００５３】

【数１】ｆ_T＝１／（２πτ_B）＝（１／２π）×２Ｄ
n ／Ｗ_B ² ここで、τ_Bはベース時定数、Ｄn は電子の拡散定数を
示す。また、Ｗ_Bは、図１８に示すように、エミッタ領
域１７直下の真性ベース領域１０の深さ方向の幅（ベー
ス幅）を示す。上記の式から、カットオフ周波数ｆ
_Tは、ベース幅Ｗ_Bで決まり、このベース幅Ｗ_Bが小さ
いほど高いｆ_Tが得られる。

【００５４】図１９に示すように、サイドウォール１４
形成時の過度なオーバーエッチングによりエピタキシャ
ル成長層３の表面が削れると、先に形成されている真性
ベース領域１０がこの部分で浅くなり、この真性ベース
領域１０の深さから、その後に形成されるエミッタ領域
１７の深さを差し引いた上記ベース幅Ｗ_Bも小さくな
る。ところが、オーバーエッチング量が安定しないとき
は、ベース幅Ｗ_Bも安定せず、カットオフ周波数ｆ_Tが
ばらついてしまう。また、このオーバーエッチング量の
変動幅を見込んで予め真性ベース領域１０を深く形成し
ておく必要があることから、全体としてはカットオフ周
波数ｆ_Tが劣化する結果を招くこととなる。

【００５５】このカットオフ周波数ｆ_Tの変動および劣
化を防止するには、サイドウォール１４形成時にエッチ
ング終点検出を行い、オーバーエッチングが殆ど発生し
ないようにするか、オーバーエッチング量を安定化さ
せ、ベース幅Ｗ_Bが設計値から大きくずれないようにす
る必要がある。

【００５６】以下、本例で採用したエッチング終点検出
方法について述べる。一般に、ＲＩＥにおけるＳｉＯ₂
膜のエッチングガスとしては、テトラフルオロメタン
（ＣＦ₄）と水素（Ｈ₂）の混合ガスまたはＣＨＦ₃等
のフッ素系ガスが用いられる。ＲＩＥでは、これらの導
入ガスに、加速された電子が衝突して反応性が高いフッ
素原子を生成するが、その過程で導入ガスが連鎖的に分
解される。この分解後のガス分子は、フッ素原子ととも
にエッチング対象の膜材と反応し、このエッチング対象
膜の種類に応じた反応ガスを生成することによって、膜
材を解離させ削っていく。エッチングが終了すると、生
成される反応ガス量が急激に低下することから、ウェー
ハ周囲のガス中に含まれる反応ガス量をモニタし、その
急激な低下点を捉えることによりエッチング終点検出を
行うことができる。たとえば、ＣＦ₄／Ｈ₂を用いた場
合、その電子衝突によりＣＦ_X(x=3,2, …) のガス分子
が生成され、これがＳｉＯ₂膜に衝突して解離すること
による反応ガスとしてＳｉＦ₄またはＣＯが生成され、
これら反応ガスの生成量はエッチングの終了とともに急
激に低下する。

【００５７】図２０は、反応ガスとしてＣＯをモニタす
る場合を例として、ウェーハ周囲における反応ガス量の
時間的な推移を示すグラフである。本例では、図１２に
示すように、サイドウォール膜材としてのＳｉＯ₂膜１
４ａは、その殆どがエッチング阻止膜９上に成膜されて
おり、エッチング阻止膜９はＳｉＯ₂に対するエッチン
グ選択比が高い。したがって、図１３でエッチングが終
了しエッチング阻止膜９が表出したときに、図２０のグ
ラフに見られるような反応ガスＣＯの量について急激な
低下が観測され、例えば、この反応ガス量が所定割合に
低下した時刻ｔをＳｉＯ₂膜１４ａのエッチング終了時
として検出すれば、過度のオーバーエッチングを防止で
きる。なお、図２０はＣＯをモニタする場合であるが、
これに対し、本例において反応ガスＳｉＦ₄をモニタす
ることもできる。この場合、エッチング終了時点でエピ
タキシャル成長層３が一部表出し、その単結晶シリコン
層がエッチングされ、ＳｉＦ₄が若干生成される。この
ため、より急峻なモニタガス量の低下が得られる意味で
は、ＳｉＦ₄よりもＣＯをモニタする上記の場合が望ま
しい。また、先の説明では第１の層間絶縁層８が酸化シ
リコン系からなることから、エッチング阻止膜９をベー
ス電極１２の周囲に残存させておくことは必須となる
が、第１の層間絶縁層８自身でＳｉＯ₂膜に対するエッ
チング選択比がとれる場合等にあっては、エッチング阻
止膜９をベース電極１２の周囲に残存させない、或いは
最初からエッチング阻止膜９を設けない（即ち、省略）
することもできる。一方、エッチング阻止膜９との更な
る選択比向上を目的として、ＣＯガスを添加することも
できる。この場合、終点検出でモニタする反応ガスとし
て同種のＣＯを用いることは困難であり、ＳｉＦ₄をモ
ニタして終点検出を行うとよい。

【００５８】以上のようにサイドウォールを形成した
後、次の図１４に示す工程では、ＭＯＳ領域のメモリセ
ル部において、選択トランジスタ７ｂ，７ｂに共通な一
方のソース・ドレイン領域上に開口するレジストパター
ン３２を形成する。そして、このレジストパターン３２
をマスクとしたフォトリソグラフィ加工技術を用いて、
エッチング阻止膜９および第１の層間絶縁層８につい
て、本発明の第３の開口部としてビットコンタクト孔８
ｂを形成する。本発明では、先の図１１に示すゲート電
極加工工程において、オフセットＳｉＯ₂膜１３ａが必
要な部分を残して除去されていることから、当該図１４
に示すコンタクト形成工程における段差、つまりビット
コンタクト孔８ｂを形成する際のエッチング深さが必要
最小限ですむ。

【００５９】レジストパターン３２除去後、続く図１５
に示す工程では、バイポーラ領域のエミッタ電極形成、
ＭＯＳ領域におけるビット線取出電極層およびＧＮＤ配
線層線を同時に形成する。具体的には、まず、バイポー
ラ領域においてサイドウォール１４に囲まれた真性ベー
ス領域１０の表出面、及びＭＯＳ領域においてビットコ
ンタクト孔８ｂによるソース・ドレイン領域の表出面を
ともに塞ぐように、ポリシリコン層を例えば５０ｎｍ〜
１００ｎｍ程度、ＣＶＤ法により堆積する。堆積膜の全
面に砒素（Ａｓ）をイオン注入して導電化した後、希フ
ッ酸によるライトエッチングを施し、直ぐにＷＳｉ等の
シリサイド層を、例えば５０ｎｍ〜１００ｎｍ程度スパ
ッタリング法等により形成する。この希フッ酸によるラ
イトエッチングは、ポリシリコン層表面の自然酸化膜を
除去するために行うものであるが、図１５に示す如く、
ポリシリコン層の下地にエッチング阻止膜９が充分に
（例えば、３ｎｍ以上）残されている場合、ライトエッ
チングを充分に行っても下層側の第１の層間絶縁層８に
穴が空いてＭＯＳトランジスタのゲート電極に対し絶縁
不良を起こすことがない。なぜなら、ポリシリコン層が
比較的薄く例えポーラスな膜質であっても、ポリシリコ
ン層下に残されたエッチング阻止膜９がライトエッチン
グの阻止膜としても機能するためである。

【００６０】その後、このポリサイド構造の積層膜を、
フォトリソグラフィ加工技術を用いて所定形状にパター
ンニングすると、バイポーラ領域には、エミッタ電極１
６がサイドウォール１４の隙間を埋めるかたちで形成さ
れる。同時に、ＭＯＳ領域においては、ビット線取出電
極層１８がビットコンタクト孔８ｂを埋め、選択トラン
ジスタ７ｂ，７ｂの上方にかけて形成されるとともに、
ＧＮＤ配線層１９が、例えばＳＲＡＭセルのドライブ用
トランジスタ７ａの上方位置に形成される。このパター
ンニングにおけるポリサイド構造の積層膜のエッチング
では、先に記述した従来技術において、その問題点とし
て指摘したベース電極周辺部における導電性の残渣１１
２ａ（図２２参照）は、本例では発生しない。なぜな
ら、ベース電極１２およびオフセットＳｉＯ₂層１３の
外周壁に形成されたサイドウォール１５によって段差が
緩和され、オフセットＳｉＯ₂層１３上面からエッチン
グ阻止膜９にかけてなだらかな順テーパーが形成されて
いるからである。そのうえ、オフセットＳｉＯ₂層１３
およびサイドウォール１４，１５によってエミッタ電極
１６を形成する前にベース電極１２の表面が絶縁物で覆
われていることから、ベース電極１２の外側エッジに対
してエミッタ電極１６を離す必要がなく、その分、ベー
ス電極１２のシュリンクが可能で、より高集積化を図る
ことができる。

【００６１】つぎに、図１６に示すように、第３の層間
絶縁層２０を例えば１００〜２００ｎｍほどＣＶＤ法に
より堆積した後、フォトリソグラフィ加工技術を用い
て、第３の層間絶縁膜２０、エッチング阻止膜９および
第１の層間絶縁層８を順にエッチングし、メモリセルの
選択トランジスタ７ｂの他方のソース・ドレイン領域上
に開口する高抵抗負荷素子用のコンタクト孔８ｃを形成
する。そして、ポリシリコン層による高抵抗負荷素子２
１を、第３の層間絶縁層２０上からコンタクト孔８ｃを
介して選択トランジスタ７ｂおよびドライブ用トランジ
スタ７ａに接続するかたちで形成する。ＳＲＡＭセルの
負荷抵抗となるポリシリコン層は、水分および水素の侵
入による抵抗値の変動を抑えるためにポリシリコン層の
上下にＳｉＮ膜を介在させ、またはＳｉＮ膜でポリシリ
コン層周囲を囲むことが望ましい。この場合、ポリシリ
コン層の膜厚が例えば１００ｎｍ程度であるのに対し、
ＳｉＮ膜の膜厚は５〜３０ｎｍであり、例えば減圧ＣＶ
Ｄ法により形成する。なお、先に記述した如く、ＭＯＳ
領域にオフセットＳｉＯ₂膜１３ａが存在しないことか
ら、この高抵抗負荷素子２１を接続するコンタクト孔８
ｃについても、段差が緩和され、この比較的に薄い高抵
抗負荷素子２１の接続が容易である。

【００６２】続く図１７に示す工程では、まず、第４の
層間絶縁層２２として、例えばＢＰＳＧ膜をＣＶＤ法に
より堆積後、アニーリング（通常のアニーリング、ＲＴ
Ａ(Rapid Thermal Annealing) のほか、ＥＬＡ(Exicime
r Laser Annealing)等の部分的なアニーリングの何れも
可）を行い、エミッタ電極１６のポリシリコン層からｎ
型の導入不純物（Ａｓ）をエピタキシャル成長層３中に
拡散させて、真性ベース領域１０内の表面側にエミッタ
領域１７を形成する。このとき、同時にベース電極１２
からは、ｐ型の導入不純物（Ｂ）がエピタキシャル成長
層３中に拡散し、これによりグラフトベース領域１０ａ
が、真性ベース領域１０の周回に隣接して形成される。
なお、第４の層間絶縁層２２としてＢＰＳＧ等のリフロ
ー膜を用いた場合、上記アニーリングにともなって、層
間絶縁層の平坦化が可能となる。

【００６３】つぎに、通常のフォトリソグラフィ加工技
術を用いて、形成した第４の層間絶縁層２２上方から所
定の層に達するコンタクト孔を形成し、このコンタクト
孔にタングステン（Ｗ）等からなる金属プラグを埋め込
む。具体的には、ＴｉＮ／Ｔｉ等の密着層に続いて、Ｗ
膜をスパッタリング法により厚めに形成し、これらの膜
をエッチバックする。これにより、図１７に示すよう
に、バイポーラ領域ではエミッタ電極１６，ベース電極
１２およびコレクタのｎ⁺プラグ領域５にそれぞれ接続
する金属プラグ２３ｂ，２３ｃおよび２３ｄが形成さ
れ、またＭＯＳ領域では、ビット線取出電極層１８に接
続する金属プラグ２３ａが形成される。なお、このとき
も、先に記述したようにＭＯＳ領域のｎ⁺プラグ領域５
上方にオフセットＳｉＯ₂膜１２ａが存在しないことか
ら、この金属プラグ２３ｄを接続するコンタクト孔につ
いても段差が緩和され、この最も深くまで埋め込まれる
金属プラグ２３ｄ形成時にＷ膜の段差被膜性を良好にす
ることができる。

【００６４】そして、下層側にバリヤメタル、上層側に
反射防止膜を有し、中間のＡｌ層にＣｕ等を含有する３
層構造のＡｌ配線層を成膜し、このＡｌ配線層をフォト
リソグラフィ加工技術を用いてパターンニングする。こ
れにより、第１の金属配線層として、バイポーラ領域に
はエミッタ配線層２５，ベース配線層２６およびコレク
タ配線層２７が形成され、ＭＯＳ領域にはビット配線層
２４が形成される。

【００６５】その後、２層目のＡｌ配線層からなる第２
の金属配線層２９を、第５の層間絶縁層２８を介し、ま
た当該第５の層間絶縁層２８に適宜形成したコンタクト
孔（不図示）により下層側の第１の金属配線層に接続さ
せながら形成する。さらに、オーバコート膜３０として
例えばＳｉＮ膜を、プラズマＣＶＤにより全面に被膜す
る。その後、特に図示しないが、オーバコート膜３０に
対するパッド窓開け工程を経て、当該高速ＳＲＡＭ装置
が完成する。

【００６６】以上述べてきたＢｉＣＭＯＳデバイス（高
速ＳＲＡＭ装置）の製造方法では、特別な工程増を招く
ことなく（つまり、エミッタ開口部１２ｂ内のサイドウ
ォール１４形成と同時に）、ベース電極１２の外周壁に
も絶縁物からなるサイドウォール１５を形成でき、この
結果、先に述べたように、レイアウト上の制約がなくて
高集積化が図りやすい、残渣の発生および飛散を有効に
防止して信頼性に優れ特性劣化がないといった利点を有
する。また、オフセットＳｉＯ₂層１３がベース電極１
２上にのみ残存することから、その周囲おける層間絶縁
層が必要以上に厚くならず、このため、例えば金属プラ
グ２３ｄおよびビット線取出電極層１８などの形成時の
段差が緩和され、これらの構成膜材の段差被膜性がよく
なる結果、コンタクトの安定性が高く、コンタクト抵抗
自体も小さくできる。

【００６７】さらに、バイポーラトランジスタについ
て、真性ベース領域１０に対し、エミッタ領域１７およ
びグラフトベース領域１０ａが何れも自己整合的に形成
され、特性が安定で均一性が高いものとなる。加えて、
サイドウォール１４形成時に、その終点検出が容易であ
りエピタキシャル成長層３表面が削れてバイポーラトラ
ンジスタの特性（例えば、カットオフ周波数ｆ_T）が劣
化することがない。

【００６８】このサイドウォール１４終点検出は、同時
形成されるベース電極１２周囲のサイドウォール１５の
下地から周囲のバイポーラ領域およびＭＯＳ領域全域
に、選択比が高い膜を設けると検出精度が向上する。な
ぜなら、本例における終点検出は、エッチングとともに
生成される特定な反応ガスを量的に検出することにより
行うが、サイドウォールのエッチング終了とともにエッ
チング選択比が高い膜がほぼ全域に表出すると、それ以
上エッチングが進まなくなり急激な反応ガス量の低下が
観測されるからである。本例の場合、この終点検出用の
膜として、ベース電極加工時のエッチング阻止膜９を残
存させて兼用するので、工程増とならずに高い終点検出
精度を確保できる。サイドウォールがＳｉＯ₂からなる
場合、エッチング阻止膜９としてＳｉＮ膜を選択でき、
この場合、ＣＯまたはＳｉＦ₄をモニタするとよい。Ｃ
Ｏ添加により、エッチング阻止膜９の選択比を向上でき
る。

【００６９】また、このエッチング阻止膜９は、サイド
ウォール形成後に成膜されるエミッタ電極１６の構成材
（ポリシリコン層）について、その表面のライトエッチ
ング時において、下層側の第１の層間絶縁層８に対する
エッチング阻止膜としても機能し、第１の層間絶縁層８
の絶縁不良を有効に防止できる。

【００７０】さらに、例えば第１の層間絶縁層８として
ＴＥＯＳ−ＳｉＯ₂膜、エッチング阻止膜９としてＳｉ
Ｎ膜を選択した場合などでは、エッチング阻止膜９を成
膜しただけで、第１の層間絶縁層８の表面段差が多少平
坦化される。また、ＴＥＯＳ−ＣＶＤ膜は、通常、その
堆積直後の膜質ではエッチング時の膜減りが激しいこと
から、高温（例えば、８００℃程度）のアニーリングに
よって膜質を改善（緻密化）することが行われる。この
場合、ＳｉＮ膜のＣＶＤ成膜温度が上記膜質改善のため
の高温アニーリングの温度に近いことから、ＳｉＮ膜の
ＣＶＤ最中にＴＥＯＳ−ＳｉＯ₂膜の緻密化を同時に行
うこともでき、このため、エッチング阻止膜９を一層付
加しても工程増につながらないといった利点もある。

【００７１】

【発明の効果】本発明に係る半導体装置は、従来技術が
奏する効果、即ち第２の層間絶縁層がバイポーラトラン
ジスタのベース電極上にのみ残存し周囲のコンタクト孔
段差が緩和されている、バイポーラトランジスタ形成領
域とＭＩＳトランジスタ形成領域とで電極層および配線
層とを共通な導電層から形成して電極および配線ソース
の効率的な利用を図られていることに加え、以下の特有
な効果を有する。

【００７２】バイポーラトランジスタのベース電極の外
周壁に側壁スペーサを有し、この側壁スペーサによっ
て、ベース電極層および第２の層間絶縁層による段差の
急峻性が緩和され、ならだらかな順テーパーとなること
から、この部分に導電性の（例えば、後で形成されるエ
ミッタ電極材の）残渣が発生しない。この導電性の残渣
が発生しないことは、残渣の飛散による信頼性および特
性の低下防止になり、ひいては歩留り向上およびコスト
低減につながる。しかも、側壁スペーサとベース電極層
上の第２の層間絶縁層とにより、基板接触部分を除いて
ベース電極層周囲が絶縁物で覆われていることから、エ
ミッタ電極パターンをベース電極層に対しどのように重
ねようとも、両電極間がショートすることがなく、この
結果、レイアウトの自由度が増し、両電極間の分離スペ
ースが不要であることから、高集積化が容易となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る高速ＳＲＡＭ装置の概
略構成を示す断面図である。

【図２】図１のＭＯＳトランジスタ形成領域を更に詳し
く示す同断面図である。

【図３】図１，２の高速ＳＲＡＭ装置の製造過程を示す
断面図であり、ｎ⁺埋込領域となるアンチモンガラス層
の形成までを示すものである。

【図４】図３に続く製造過程で、ｎ⁺埋込領域の形成ま
でを示す同断面図である。

【図５】図４に続く製造過程で、ｎ⁺プラグ領域の形成
までを示す同断面図である。

【図６】図５に続く製造過程で、ＭＯＳトランジスタの
形成までを示す同断面図である。

【図７】図６に続く製造過程で、エッチング阻止膜の成
膜までを示す同断面図である。

【図８】図７に続く製造過程で、ＳＩＣ領域形成までを
示す同断面図である。

【図９】図８に続く製造過程で、オフセットＳｉＯ₂膜
の成膜までを示す同断面図である。

【図１０】図９に続く製造過程で、エミッタ開口部の形
成までを示す同断面図である。

【図１１】図１０に続く製造過程で、ベース電極加工ま
でを示す同断面図である。

【図１２】図１１に続く製造過程で、ベースとエミッタ
間の電極分離用サイドウォールとなる膜の成膜までを示
す同断面図である。

【図１３】図１２に続く製造過程で、同サイドウォール
形成までを示す同断面図である。

【図１４】図１３に続く製造過程で、ビットコンタクト
孔の形成までを示す同断面図である。

【図１５】図１４に続く製造過程で、エミッタ電極、ビ
ット線取出電極層およびＧＮＤ配線層の同時形成までを
示す同断面図である。

【図１６】図１５に続く製造過程で、高抵抗負荷素子の
形成までを示す同断面図である。

【図１７】図１６に続く製造過程で、第１の金属配線層
の形成までを示す同断面図である。

【図１８】バイポーラトランジスタ完成後のエピタキシ
ャル成長層の表面側領域を拡大して示す図である。

【図１９】ＲＩＥ等によるオーバーエッチングが過度に
行われたときの、エピタキシャル成長層の表面周囲を拡
大して示す図である。

【図２０】サイドウォールのエッチング終点検出におい
て反応ガスＣＯをモニタする場合を例として、ウェーハ
周囲における反応ガス量の時間的な推移を示すグラフで
ある。

【図２１】従来技術のＢｉＣＭＯＳデバイスの各製造過
程を、ＮＰＮ型バイポーラトランジスタの形成領域にお
いて示す断面図であり、電極間絶縁分離用のサイドウォ
ール形成までを示すものである。

【図２２】図２１に続く同断面図である。

【符号の説明】

１…半導体基板、２…ｎ⁺埋込領域、２ａ…アンチモン
ガラス層、３…エピタキシャル成長層、４…フィールド
絶縁膜、５…ｎ⁺プラグ領域、６…ｐウェル、７…ＭＯ
Ｓトランジスタ（絶縁ゲート電界効果トランジスタ）、
７ａ…ＳＲＡＭセルのドライブ用トランジスタ、７ｂ…
ＳＲＡＭセルの選択トランジスタ、７ｃ…周辺回路用ト
ランジスタ、８…第１の層間絶縁層（下層膜）、８ａ…
ベース・エミッタ開口部（第１の開口部）、８ｂ…ビッ
トコンタクト孔、８ｃ…高抵抗負荷素子用コンタクト
孔、９…エッチング阻止膜、１０…真性ベース領域、１
０ａ…グラフトベース領域、１１…ＳＩＣ領域、１２…
ベース電極層、１２ｂ…エミッタ開口部（第２の開口
部）、１３…オフセットＳｉＯ₂膜（第２の層間絶縁
層）、１４，１５…サイドウォール（側壁スペーサ）、
１６…エミッタ電極層、１７…エミッタ領域、１８…ビ
ット線取出電極層、１９…ＧＮＤ配線層、２０…第３の
層間絶縁層、２１…高抵抗負荷素子、２２…第４の層間
絶縁層、２３ａ〜２３ｄ…金属プラグ、２４…ビット配
線層、２５…エミッタ配線層、２６…ベース配線層、２
７…コレクタ配線層、２８…第５の層間絶縁層、２９…
第２の金属配線層、３０…オーバーコート、３１，３２
…レジストパターン、ｆ_T…カットオフ周波数、Ｗ_B…
ベース幅、１１２ａ…導電性の残渣。

Claims

【特許請求の範囲】

【請求項１】絶縁ゲート電界効果トランジスタと同一半
導体基板に形成されているバイポーラトランジスタの電
極として、半導体基板上の第１の層間絶縁層に形成され
た開口部内で基板領域に接続され第１の層間絶縁層上に
延在するベース電極と、当該ベース電極に対し、前記開口部内の側壁スペーサと
前記ベース電極上の第２の層間絶縁層とにより層間の絶
縁分離がされ、かつ前記開口部内で基板領域に接続され
第２の層間絶縁層上に延在するエミッタ電極とを有する
半導体装置であって、前記第２の層間絶縁層は、前記ベース電極上だけに存在
し、当該第２の層間絶縁層およびベース電極の外周壁に、絶
縁物からなり、少なくともベース電極の外周側面を覆う
側壁スペーサを有する半導体装置。
【請求項２】前記第１の層間絶縁層は、前記絶縁ゲート
電界効果トランジスタ上で開口する開口部を有し、当該開口部を介して、前記エミッタ電極と同じ導電層か
ら形成された電極取出層が絶縁ゲート電界効果トランジ
スタに接続されている請求項１に記載の半導体装置。
【請求項３】前記第１の層間絶縁層は、層間絶縁のため
の下層膜と、前記側壁スペーサを構成する絶縁物および
前記導電層よりエッチング速度が遅いエッチング阻止膜
との積層膜から構成されている請求項１に記載の半導体
装置。
【請求項４】前記下層膜は、ＴＥＯＳのオゾンによる酸
化を用いて化学的気相成長法により堆積された酸化シリ
コンからなり、前記エッチング阻止膜は、窒化シリコンからなる請求項
３に記載の半導体装置。
【請求項５】前記導電層は、ポリシリコンからなり、前記側壁スペーサは、酸化シリコンからなり、前記エッチング阻止膜は、窒化シリコンからなる請求項
３に記載の半導体装置。