JPH10335476A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335476A JPH10335476A JP9145090A JP14509097A JPH10335476A JP H10335476 A JPH10335476 A JP H10335476A JP 9145090 A JP9145090 A JP 9145090A JP 14509097 A JP14509097 A JP 14509097A JP H10335476 A JPH10335476 A JP H10335476A
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Abstract
(57)【要約】
【課題】セルフアライン技術によりベース幅を狭く構成
した横型バイポーラトランジスタを縦型バイポーラトラ
ンジスタと同一基板上に簡便に形成する。 【解決手段】横型トランジスタの領域では、エミッタ取
り出し電極１０ａ1 及びコレクタ取り出し電極１０ａ2
からの不純物拡散によりエミッタ領域１９及びコレクタ
領域２０を形成する。後にベース取り出し電極となるポ
リシリコン膜１８からの不純物拡散により、側壁絶縁膜
１７にセルフアラインしたベース電極取り出し層２１を
形成する。縦型トランジスタの領域では、イオン注入で
形成したベース領域１６の周囲に、ベース取り出し電極
１０ｂからの不純物拡散によりベース電極取り出し層２
２を形成し、後にエミッタ取り出し電極となるポリシリ
コン膜１８からの不純物拡散により、側壁絶縁膜１７に
セルフアラインしたエミッタ領域２３をベース領域１６
内に形成する。
した横型バイポーラトランジスタを縦型バイポーラトラ
ンジスタと同一基板上に簡便に形成する。 【解決手段】横型トランジスタの領域では、エミッタ取
り出し電極１０ａ1 及びコレクタ取り出し電極１０ａ2
からの不純物拡散によりエミッタ領域１９及びコレクタ
領域２０を形成する。後にベース取り出し電極となるポ
リシリコン膜１８からの不純物拡散により、側壁絶縁膜
１７にセルフアラインしたベース電極取り出し層２１を
形成する。縦型トランジスタの領域では、イオン注入で
形成したベース領域１６の周囲に、ベース取り出し電極
１０ｂからの不純物拡散によりベース電極取り出し層２
２を形成し、後にエミッタ取り出し電極となるポリシリ
コン膜１８からの不純物拡散により、側壁絶縁膜１７に
セルフアラインしたエミッタ領域２３をベース領域１６
内に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、セルフア
ライン技術による横型バイポーラトランジスタを縦型バ
イポーラトランジスタと同時に同一基板上に形成可能な
半導体装置の製造方法に関する。
ライン技術による横型バイポーラトランジスタを縦型バ
イポーラトランジスタと同時に同一基板上に形成可能な
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路に用いる横型バイ
ポーラトランジスタとして、種々のものが提案されてい
る。
ポーラトランジスタとして、種々のものが提案されてい
る。
【０００３】例えば、特開昭６２−１４１７６０号公報
には、ＭＯＳ技術と組み合わせて横型バイポーラトラン
ジスタを形成する構成が開示されている。
には、ＭＯＳ技術と組み合わせて横型バイポーラトラン
ジスタを形成する構成が開示されている。
【０００４】また、特開昭６３−５８８７０号公報に
は、セルフアライン型の縦型バイポーラトランジスタの
製造プロセスを改良して、ベース幅の狭い横型バイポー
ラトランジスタを形成する構成が開示されている。
は、セルフアライン型の縦型バイポーラトランジスタの
製造プロセスを改良して、ベース幅の狭い横型バイポー
ラトランジスタを形成する構成が開示されている。
【０００５】更に、特開平１−２１１９６９号公報に
は、ＧａＡｓやＩｎＰ等の半絶縁性半導体基板に、ベー
ス幅の狭い横型バイポーラトランジスタを形成する構成
が開示されている。
は、ＧａＡｓやＩｎＰ等の半絶縁性半導体基板に、ベー
ス幅の狭い横型バイポーラトランジスタを形成する構成
が開示されている。
【０００６】更に、特開平２−４０９２２号公報には、
セルフアライン技術によりベース幅を狭く構成した横型
バイポーラトランジスタの構造が開示されている。
セルフアライン技術によりベース幅を狭く構成した横型
バイポーラトランジスタの構造が開示されている。
【０００７】
【発明が解決しようとする課題】上述した特開昭６２−
１４１７６０号公報の構成では、高速動作のために横型
バイポーラトランジスタのベース幅を狭くすることが困
難である。
１４１７６０号公報の構成では、高速動作のために横型
バイポーラトランジスタのベース幅を狭くすることが困
難である。
【０００８】また、特開昭６３−５８８７０号公報の構
成では、横型バイポーラトランジスタの形成プロセスが
非常に複雑である。
成では、横型バイポーラトランジスタの形成プロセスが
非常に複雑である。
【０００９】更に、特開平１−２１１９６９号公報の構
成では、高性能な縦型バイポーラトランジスタと同時の
形成が困難である。
成では、高性能な縦型バイポーラトランジスタと同時の
形成が困難である。
【００１０】更に、特開平２−４０９２２号公報には、
具体的な製造方法が全く示されておらず、従って、その
横型バイポーラトランジスタを縦型バイポーラトランジ
スタと同時に形成するプロセスについての言及も全く無
い。
具体的な製造方法が全く示されておらず、従って、その
横型バイポーラトランジスタを縦型バイポーラトランジ
スタと同時に形成するプロセスについての言及も全く無
い。
【００１１】そこで、本発明の目的は、例えば、セルフ
アライン技術によりベース幅を狭く構成した横型バイポ
ーラトランジスタと高性能な縦型バイポーラトランジス
タとを比較的簡便なプロセスで同一基板上に同時に形成
可能な半導体装置の製造方法を提供することである。
アライン技術によりベース幅を狭く構成した横型バイポ
ーラトランジスタと高性能な縦型バイポーラトランジス
タとを比較的簡便なプロセスで同一基板上に同時に形成
可能な半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板の第１導
電型の基板表面部に第１の素子形成領域及び第２の素子
形成領域を夫々形成する工程と、前記第１及び第２の素
子形成領域を含む前記基板表面部上に第１の絶縁膜を形
成する工程と、前記第１の素子形成領域において、前記
第１の絶縁膜の所定位置に第１の開口を形成するととも
に、前記第２の素子形成領域において、前記第１の絶縁
膜の所定位置に第２の開口を形成する工程と、前記第１
及び第２の開口内の前記基板表面部上及び前記第１の絶
縁膜上に、第２導電型の不純物を含む第１の導電膜を形
成した後、この第１の導電膜をパターニングして、前記
第１の素子形成領域においては、前記第１の開口を含ん
でその両側に比較的長く延びる第１のパターンに、前記
第２の素子形成領域においては、前記第２の開口を含ん
で、少なくともその片側に比較的長く延びる第２のパタ
ーンに夫々前記第１の導電膜を残す工程と、前記第１及
び第２の素子形成領域に夫々残された前記第１の導電膜
上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工
程と、前記第１の素子形成領域の前記第１の開口内の領
域において、前記第２の絶縁膜及び前記第１の導電膜を
貫通して、前記第１の導電膜の前記第１のパターンを前
記第１の開口の両側の第１及び第２の部分に互いに分断
する第１の貫通孔を形成するとともに、前記第２の素子
形成領域の前記第２の開口内の領域において、前記第２
の絶縁膜及び前記第１の導電膜を貫通する第２の貫通孔
を形成する工程と、前記第１の素子形成領域の前記第１
の貫通孔をマスクにより覆った状態で、前記第２の素子
形成領域の前記第２の貫通孔を通じて、その第２の貫通
孔内に露出している前記基板表面部の表面領域に第２導
電型の不純物を導入し、その基板表面部の表面領域に第
２導電型の第１の不純物拡散層を形成する工程と、前記
マスクを除去した後、前記第１及び第２の貫通孔内を含
む前記第２の絶縁膜上の全面に第３の絶縁膜を形成した
後、その第３の絶縁膜を異方性エッチングして、前記第
１及び第２の貫通孔の側面に側壁絶縁膜を夫々形成する
工程と、前記第１及び第２の貫通孔内の前記側壁絶縁膜
上を含む前記第２の絶縁膜上の全面に、第１導電型の不
純物を含む第２の導電膜を形成する工程と、前記第１の
素子形成領域の前記第１の開口内において、前記基板表
面部に接する前記第１の導電膜の前記第１及び第２の部
分からその基板表面部に第２導電型の不純物を拡散させ
て、その基板表面部の表面領域に第２導電型の第２及び
第３の不純物拡散層を形成するとともに、前記基板表面
部に接する前記第２の導電膜からその基板表面部に第１
導電型の不純物を拡散させて、前記第２及び第３の不純
物拡散層の間の前記基板表面部の表面領域に前記側壁絶
縁膜に自己整合した状態の第１導電型の第４の不純物拡
散層を形成し、前記第２の素子形成領域の前記第２の開
口内において、前記基板表面部に接する前記第１の導電
膜からその基板表面部に第２導電型の不純物を拡散させ
て、その基板表面部の表面領域に、前記第１の不純物拡
散層に接する第２導電型の第５及び第６の不純物拡散層
を形成するとともに、前記基板表面部に接する前記第２
の導電膜からその基板表面部に第１導電型の不純物を拡
散させて、前記第５及び第６の不純物拡散層の間の前記
第１の不純物拡散層の表面領域に前記側壁絶縁膜に自己
整合した状態の第１導電型の第７の不純物拡散層を形成
する工程と、前記第２の導電膜を、前記第１及び第２の
素子形成領域において、夫々、前記第１及び第２の貫通
孔内を含む所定パターンに加工する工程と、を有する。
本発明の半導体装置の製造方法は、半導体基板の第１導
電型の基板表面部に第１の素子形成領域及び第２の素子
形成領域を夫々形成する工程と、前記第１及び第２の素
子形成領域を含む前記基板表面部上に第１の絶縁膜を形
成する工程と、前記第１の素子形成領域において、前記
第１の絶縁膜の所定位置に第１の開口を形成するととも
に、前記第２の素子形成領域において、前記第１の絶縁
膜の所定位置に第２の開口を形成する工程と、前記第１
及び第２の開口内の前記基板表面部上及び前記第１の絶
縁膜上に、第２導電型の不純物を含む第１の導電膜を形
成した後、この第１の導電膜をパターニングして、前記
第１の素子形成領域においては、前記第１の開口を含ん
でその両側に比較的長く延びる第１のパターンに、前記
第２の素子形成領域においては、前記第２の開口を含ん
で、少なくともその片側に比較的長く延びる第２のパタ
ーンに夫々前記第１の導電膜を残す工程と、前記第１及
び第２の素子形成領域に夫々残された前記第１の導電膜
上及び前記第１の絶縁膜上に第２の絶縁膜を形成する工
程と、前記第１の素子形成領域の前記第１の開口内の領
域において、前記第２の絶縁膜及び前記第１の導電膜を
貫通して、前記第１の導電膜の前記第１のパターンを前
記第１の開口の両側の第１及び第２の部分に互いに分断
する第１の貫通孔を形成するとともに、前記第２の素子
形成領域の前記第２の開口内の領域において、前記第２
の絶縁膜及び前記第１の導電膜を貫通する第２の貫通孔
を形成する工程と、前記第１の素子形成領域の前記第１
の貫通孔をマスクにより覆った状態で、前記第２の素子
形成領域の前記第２の貫通孔を通じて、その第２の貫通
孔内に露出している前記基板表面部の表面領域に第２導
電型の不純物を導入し、その基板表面部の表面領域に第
２導電型の第１の不純物拡散層を形成する工程と、前記
マスクを除去した後、前記第１及び第２の貫通孔内を含
む前記第２の絶縁膜上の全面に第３の絶縁膜を形成した
後、その第３の絶縁膜を異方性エッチングして、前記第
１及び第２の貫通孔の側面に側壁絶縁膜を夫々形成する
工程と、前記第１及び第２の貫通孔内の前記側壁絶縁膜
上を含む前記第２の絶縁膜上の全面に、第１導電型の不
純物を含む第２の導電膜を形成する工程と、前記第１の
素子形成領域の前記第１の開口内において、前記基板表
面部に接する前記第１の導電膜の前記第１及び第２の部
分からその基板表面部に第２導電型の不純物を拡散させ
て、その基板表面部の表面領域に第２導電型の第２及び
第３の不純物拡散層を形成するとともに、前記基板表面
部に接する前記第２の導電膜からその基板表面部に第１
導電型の不純物を拡散させて、前記第２及び第３の不純
物拡散層の間の前記基板表面部の表面領域に前記側壁絶
縁膜に自己整合した状態の第１導電型の第４の不純物拡
散層を形成し、前記第２の素子形成領域の前記第２の開
口内において、前記基板表面部に接する前記第１の導電
膜からその基板表面部に第２導電型の不純物を拡散させ
て、その基板表面部の表面領域に、前記第１の不純物拡
散層に接する第２導電型の第５及び第６の不純物拡散層
を形成するとともに、前記基板表面部に接する前記第２
の導電膜からその基板表面部に第１導電型の不純物を拡
散させて、前記第５及び第６の不純物拡散層の間の前記
第１の不純物拡散層の表面領域に前記側壁絶縁膜に自己
整合した状態の第１導電型の第７の不純物拡散層を形成
する工程と、前記第２の導電膜を、前記第１及び第２の
素子形成領域において、夫々、前記第１及び第２の貫通
孔内を含む所定パターンに加工する工程と、を有する。
【００１３】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１４】〔第１の実施の形態〕まず、図１〜図９を
参照して、本発明の第１の実施の形態による半導体装置
の製造方法を説明する。
参照して、本発明の第１の実施の形態による半導体装置
の製造方法を説明する。
【００１５】なお、図１〜図９の各図において、左側
に、横型（ラテラル）バイポーラトランジスタを形成す
る領域を、右側に、縦型（バーチカル）バイポーラトラ
ンジスタを形成する領域を夫々示す。
に、横型（ラテラル）バイポーラトランジスタを形成す
る領域を、右側に、縦型（バーチカル）バイポーラトラ
ンジスタを形成する領域を夫々示す。
【００１６】まず、図１に示すように、例えば、〈１０
０〉配向のｐ型単結晶シリコン半導体基板１の、後に横
型バイポーラトランジスタを形成する素子形成領域Ａと
なる領域、及び、後に縦型バイポーラトランジスタを形
成する素子形成領域Ｂとなる領域の夫々の表面部分に、
ｎ+ 埋め込み層２となる比較的高濃度のｎ型不純物拡散
層を形成する。なお、ｐ型単結晶シリコン半導体基板１
は、〈１１１〉配向のものを用いても良い。
０〉配向のｐ型単結晶シリコン半導体基板１の、後に横
型バイポーラトランジスタを形成する素子形成領域Ａと
なる領域、及び、後に縦型バイポーラトランジスタを形
成する素子形成領域Ｂとなる領域の夫々の表面部分に、
ｎ+ 埋め込み層２となる比較的高濃度のｎ型不純物拡散
層を形成する。なお、ｐ型単結晶シリコン半導体基板１
は、〈１１１〉配向のものを用いても良い。
【００１７】次に、ｐ型シリコン半導体基板１の上に、
例えば、比抵抗０．３〜５．０Ωｃｍ程度のｎ型エピタ
キシャル層３を、例えば、０．５〜２．５μｍ程度の厚
さに形成する。
例えば、比抵抗０．３〜５．０Ωｃｍ程度のｎ型エピタ
キシャル層３を、例えば、０．５〜２．５μｍ程度の厚
さに形成する。
【００１８】次に、そのｎ型エピタキシャル層３に、素
子分離（フィールド）領域としてＬＯＣＯＳ酸化膜４を
形成し、これにより、相対的に素子形成領域Ａ、Ｂを画
定した後、素子形成領域Ｂにおいて、ｎ+ 埋め込み層２
に接続するｎ+ 拡散領域５を形成する。しかる後、基板
表面の平滑化、及び、ｐ型不純物のイオン注入によるＬ
ＯＣＯＳ酸化膜４下のチャネルストッパー層６の形成等
を行う。
子分離（フィールド）領域としてＬＯＣＯＳ酸化膜４を
形成し、これにより、相対的に素子形成領域Ａ、Ｂを画
定した後、素子形成領域Ｂにおいて、ｎ+ 埋め込み層２
に接続するｎ+ 拡散領域５を形成する。しかる後、基板
表面の平滑化、及び、ｐ型不純物のイオン注入によるＬ
ＯＣＯＳ酸化膜４下のチャネルストッパー層６の形成等
を行う。
【００１９】次に、基板表面部であるｎ型エピタキシャ
ル層３の上に、例えば、化学的気相成長（ＣＶＤ）法に
より、膜厚５０〜２００ｎｍ程度の酸化シリコン（Ｓｉ
Ｏ2）膜７を形成する。そして、フォトリソグラフィー
及びエッチングにより、図示の如く、素子形成領域Ａ、
ＢにおけるＳｉＯ2 膜７の所定位置に夫々開口８、９を
形成する。
ル層３の上に、例えば、化学的気相成長（ＣＶＤ）法に
より、膜厚５０〜２００ｎｍ程度の酸化シリコン（Ｓｉ
Ｏ2）膜７を形成する。そして、フォトリソグラフィー
及びエッチングにより、図示の如く、素子形成領域Ａ、
ＢにおけるＳｉＯ2 膜７の所定位置に夫々開口８、９を
形成する。
【００２０】次に、図２に示すように、開口８、９内を
含むＳｉＯ2 膜７上の全面に、例えば、ＣＶＤ法によ
り、膜厚８０〜２５０ｎｍ程度のポリシリコン膜１０を
形成した後、このポリシリコン膜１０に、例えば、ホウ
素（Ｂ）又はＢＦ2 をイオン注入して、ポリシリコン膜
１０を比較的高濃度のｐ型にする。なお、ポリシリコン
膜１０へのｐ型不純物の導入は、例えば、ＣＶＤの反応
ガス中にホウ素（Ｂ）等を含むガスを混入することによ
り、ポリシリコン膜１０の堆積と同時に行っても良い。
含むＳｉＯ2 膜７上の全面に、例えば、ＣＶＤ法によ
り、膜厚８０〜２５０ｎｍ程度のポリシリコン膜１０を
形成した後、このポリシリコン膜１０に、例えば、ホウ
素（Ｂ）又はＢＦ2 をイオン注入して、ポリシリコン膜
１０を比較的高濃度のｐ型にする。なお、ポリシリコン
膜１０へのｐ型不純物の導入は、例えば、ＣＶＤの反応
ガス中にホウ素（Ｂ）等を含むガスを混入することによ
り、ポリシリコン膜１０の堆積と同時に行っても良い。
【００２１】また、ポリシリコン膜１０の上に、更に、
タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属膜
を形成した後、熱処理を行って、それらを合金化し、ポ
リシリコン膜１０を、シリサイド膜又はポリサイド膜と
しても良い。
タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属膜
を形成した後、熱処理を行って、それらを合金化し、ポ
リシリコン膜１０を、シリサイド膜又はポリサイド膜と
しても良い。
【００２２】次に、フォトリソグラフィー及びドライエ
ッチングにより、ポリシリコン膜１０を加工して、図示
の如く、素子形成領域Ａにおいては、開口８内を含んで
その両側に比較的長く延びるパターン１０ａに、素子形
成領域Ｂにおいては、開口９内を含んでその片側に比較
的長く延びるパターン１０ｂに夫々ポリシリコン膜１０
を残す。なお、素子形成領域Ｂにおいても、開口９内を
含んでその両側に比較的長く延びるパターンにポリシリ
コン膜１０を残しても良い。
ッチングにより、ポリシリコン膜１０を加工して、図示
の如く、素子形成領域Ａにおいては、開口８内を含んで
その両側に比較的長く延びるパターン１０ａに、素子形
成領域Ｂにおいては、開口９内を含んでその片側に比較
的長く延びるパターン１０ｂに夫々ポリシリコン膜１０
を残す。なお、素子形成領域Ｂにおいても、開口９内を
含んでその両側に比較的長く延びるパターンにポリシリ
コン膜１０を残しても良い。
【００２３】次に、図３に示すように、全面に、例え
ば、ＣＶＤ法により、膜厚２００〜５００ｎｍ程度のＳ
ｉＯ2 膜１１を形成する。しかる後、不図示のフォトレ
ジストを用いたフォトリソグラフィー及びエッチングに
より、ＳｉＯ2 膜１１及びポリシリコン膜１０を順次加
工して、図示の如く、素子形成領域ＡのＳｉＯ2 膜７の
開口８内の所定箇所にＳｉＯ2 膜１１及びその下のポリ
シリコン膜１０ａを貫通する貫通孔１２を形成するとと
もに、素子形成領域ＢのＳｉＯ2 膜７の開口９内の所定
箇所にＳｉＯ2 膜１１及びその下のポリシリコン膜１０
ｂを貫通する貫通孔１３を形成する。
ば、ＣＶＤ法により、膜厚２００〜５００ｎｍ程度のＳ
ｉＯ2 膜１１を形成する。しかる後、不図示のフォトレ
ジストを用いたフォトリソグラフィー及びエッチングに
より、ＳｉＯ2 膜１１及びポリシリコン膜１０を順次加
工して、図示の如く、素子形成領域ＡのＳｉＯ2 膜７の
開口８内の所定箇所にＳｉＯ2 膜１１及びその下のポリ
シリコン膜１０ａを貫通する貫通孔１２を形成するとと
もに、素子形成領域ＢのＳｉＯ2 膜７の開口９内の所定
箇所にＳｉＯ2 膜１１及びその下のポリシリコン膜１０
ｂを貫通する貫通孔１３を形成する。
【００２４】この時、図４の平面図に示すように、素子
形成領域Ａにおいては、貫通孔１２を縦長に比較的大き
く形成して、この貫通孔１２により、ポリシリコン膜１
０ａが、左右の２つの部分１０ａ1 、１０ａ2 に分断さ
れるようにする。一方、素子形成領域Ｂの貫通孔１３
は、ＳｉＯ2 膜７の開口９よりも小さく形成し、従っ
て、ポリシリコン膜１０ｂは、貫通孔１３の周囲で全て
繋がった形状となる。
形成領域Ａにおいては、貫通孔１２を縦長に比較的大き
く形成して、この貫通孔１２により、ポリシリコン膜１
０ａが、左右の２つの部分１０ａ1 、１０ａ2 に分断さ
れるようにする。一方、素子形成領域Ｂの貫通孔１３
は、ＳｉＯ2 膜７の開口９よりも小さく形成し、従っ
て、ポリシリコン膜１０ｂは、貫通孔１３の周囲で全て
繋がった形状となる。
【００２５】次に、図５に示すように、素子形成領域Ａ
をフォトレジスト１４で覆い、この状態で、素子形成領
域Ｂの貫通孔１３を通じて、その貫通孔１３内に露出し
ているｎ型エピタキシャル層３の表面領域にｐ型不純物
１５をイオン注入する。例えば、ＢＦ2 を、５〜２００
ｋｅＶ程度の加速エネルギー、５．０×１０11〜５．０
×１０14／ｃｍ2 程度のドーズ量で、又は、ホウ素
（Ｂ）を、５〜１００ｋｅＶ程度の加速エネルギー、
５．０×１０11〜５．０×１０14／ｃｍ2 程度のドーズ
量でイオン注入する。
をフォトレジスト１４で覆い、この状態で、素子形成領
域Ｂの貫通孔１３を通じて、その貫通孔１３内に露出し
ているｎ型エピタキシャル層３の表面領域にｐ型不純物
１５をイオン注入する。例えば、ＢＦ2 を、５〜２００
ｋｅＶ程度の加速エネルギー、５．０×１０11〜５．０
×１０14／ｃｍ2 程度のドーズ量で、又は、ホウ素
（Ｂ）を、５〜１００ｋｅＶ程度の加速エネルギー、
５．０×１０11〜５．０×１０14／ｃｍ2 程度のドーズ
量でイオン注入する。
【００２６】そして、この後の熱処理により、そのｎ型
エピタキシャル層３の表面領域に導入したｐ型不純物１
５を活性化させて、そのｎ型エピタキシャル層３の表面
領域に、貫通孔１３にセルフアライン（自己整合）した
状態のｐ型ベース領域１６を形成する。なお、このｐ型
不純物１５を活性化させるための熱処理は、この後の各
種膜成膜時の熱処理で兼用しても良い。
エピタキシャル層３の表面領域に導入したｐ型不純物１
５を活性化させて、そのｎ型エピタキシャル層３の表面
領域に、貫通孔１３にセルフアライン（自己整合）した
状態のｐ型ベース領域１６を形成する。なお、このｐ型
不純物１５を活性化させるための熱処理は、この後の各
種膜成膜時の熱処理で兼用しても良い。
【００２７】また、この貫通孔１３内のｎ型エピタキシ
ャル層３表面領域へのｐ型不純物１５の導入は、素子形
成領域Ａを適当な絶縁膜で覆った状態で、気相ドーピン
グにより行っても良い。
ャル層３表面領域へのｐ型不純物１５の導入は、素子形
成領域Ａを適当な絶縁膜で覆った状態で、気相ドーピン
グにより行っても良い。
【００２８】次に、図６に示すように、素子形成領域Ａ
のフォトレジスト１４をアッシング等により除去した
後、素子形成領域Ａ、Ｂの貫通孔１２、１３内を含むＳ
ｉＯ2膜１１上の全面に、例えば、ＣＶＤ法により、膜
厚４００ｎｍ〜１μｍ程度のＳｉＯ2 膜１７を形成し、
しかる後、例えば、ＲＩＥ（Reactive Ion Etching：反
応性イオンエッチング）のような異方性エッチングによ
り、全面エッチバックを行って、貫通孔１２、１３の側
面にのみ側壁絶縁膜１７を残す。
のフォトレジスト１４をアッシング等により除去した
後、素子形成領域Ａ、Ｂの貫通孔１２、１３内を含むＳ
ｉＯ2膜１１上の全面に、例えば、ＣＶＤ法により、膜
厚４００ｎｍ〜１μｍ程度のＳｉＯ2 膜１７を形成し、
しかる後、例えば、ＲＩＥ（Reactive Ion Etching：反
応性イオンエッチング）のような異方性エッチングによ
り、全面エッチバックを行って、貫通孔１２、１３の側
面にのみ側壁絶縁膜１７を残す。
【００２９】次に、図７に示すように、貫通孔１２、１
３内の側壁絶縁膜１７上を含むＳｉＯ2 膜１１上の全面
に、例えば、ＣＶＤ法により、膜厚８０〜２５０ｎｍ程
度のｎ型不純物を比較的高濃度に含有するポリシリコン
膜１８を形成する。このポリシリコン膜１８へのｎ型不
純物の導入は、例えば、ポリシリコン膜１８の形成後、
そのポリシリコン膜１８にヒ素（Ａｓ）又はリン（Ｐ）
等のｎ型不純物をイオン注入することにより、或いは、
ポリシリコン膜１８形成時、ＣＶＤの反応ガス中に上述
のｎ型不純物を含むガスを混入することにより、ポリシ
リコン膜１８の形成と同時に行うことが可能である。
３内の側壁絶縁膜１７上を含むＳｉＯ2 膜１１上の全面
に、例えば、ＣＶＤ法により、膜厚８０〜２５０ｎｍ程
度のｎ型不純物を比較的高濃度に含有するポリシリコン
膜１８を形成する。このポリシリコン膜１８へのｎ型不
純物の導入は、例えば、ポリシリコン膜１８の形成後、
そのポリシリコン膜１８にヒ素（Ａｓ）又はリン（Ｐ）
等のｎ型不純物をイオン注入することにより、或いは、
ポリシリコン膜１８形成時、ＣＶＤの反応ガス中に上述
のｎ型不純物を含むガスを混入することにより、ポリシ
リコン膜１８の形成と同時に行うことが可能である。
【００３０】なお、ポリシリコン膜１８の上に、更に、
タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属膜
を形成した後、熱処理を行って、それらを合金化し、ポ
リシリコン膜１８をシリサイド膜又はポリサイド膜とし
ても良い。
タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属膜
を形成した後、熱処理を行って、それらを合金化し、ポ
リシリコン膜１８をシリサイド膜又はポリサイド膜とし
ても良い。
【００３１】次に、図示は省略するが、全面に、例え
ば、ＣＶＤ法により、膜厚１００〜５００ｎｍ程度のＳ
ｉＯ2 膜を形成し、しかる後、例えば、７００〜１２０
０℃程度の熱処理を、例えば、５秒〜２時間程度行う。
ば、ＣＶＤ法により、膜厚１００〜５００ｎｍ程度のＳ
ｉＯ2 膜を形成し、しかる後、例えば、７００〜１２０
０℃程度の熱処理を、例えば、５秒〜２時間程度行う。
【００３２】これにより、素子形成領域Ａ、Ｂにおい
て、ｎ型エピタキシャル層３の表面に接した各ポリシリ
コン膜１０ａ1 、１０ａ2 、１０ｂ、１８から夫々不純
物が拡散し、図示の如く、素子形成領域Ａにおいては、
ポリシリコン膜１０ａ1 下のｎ型エピタキシャル層３の
表面領域にｐ+ エミッタ領域１９が、ポリシリコン膜１
０ａ2 下のｎ型エピタキシャル層３の表面領域にｐ+ コ
レクタ領域２０が、ポリシリコン膜１８下のｎ型エピタ
キシャル層３の表面領域に、側壁絶縁膜１７にセルフア
ラインした状態のｎ+ ベース電極取り出し層２１が夫々
形成され、一方、素子形成領域Ｂにおいては、ポリシリ
コン膜１０ｂ下のｎ型エピタキシャル層３の表面領域
に、ｐ型ベース領域１６の外周に接した状態でｐ+ ベー
ス電極取り出し層２２が、ポリシリコン膜１８下のｎ型
エピタキシャル層３のｐ型ベース領域１６の表面領域
に、側壁絶縁膜１７にセルフアラインした状態のｎ+ エ
ミッタ領域２３が夫々形成される。
て、ｎ型エピタキシャル層３の表面に接した各ポリシリ
コン膜１０ａ1 、１０ａ2 、１０ｂ、１８から夫々不純
物が拡散し、図示の如く、素子形成領域Ａにおいては、
ポリシリコン膜１０ａ1 下のｎ型エピタキシャル層３の
表面領域にｐ+ エミッタ領域１９が、ポリシリコン膜１
０ａ2 下のｎ型エピタキシャル層３の表面領域にｐ+ コ
レクタ領域２０が、ポリシリコン膜１８下のｎ型エピタ
キシャル層３の表面領域に、側壁絶縁膜１７にセルフア
ラインした状態のｎ+ ベース電極取り出し層２１が夫々
形成され、一方、素子形成領域Ｂにおいては、ポリシリ
コン膜１０ｂ下のｎ型エピタキシャル層３の表面領域
に、ｐ型ベース領域１６の外周に接した状態でｐ+ ベー
ス電極取り出し層２２が、ポリシリコン膜１８下のｎ型
エピタキシャル層３のｐ型ベース領域１６の表面領域
に、側壁絶縁膜１７にセルフアラインした状態のｎ+ エ
ミッタ領域２３が夫々形成される。
【００３３】次に、図８に示すように、フォトリソグラ
フィー及びＲＩＥにより、素子形成領域Ａにおいては、
貫通孔１２の部分を含むベース取り出し電極１８ａの形
状に、素子形成領域Ｂにおいては、貫通孔１３の部分を
含むエミッタ取り出し電極１８ｂの形状に夫々ポリシリ
コン膜１８を加工する。
フィー及びＲＩＥにより、素子形成領域Ａにおいては、
貫通孔１２の部分を含むベース取り出し電極１８ａの形
状に、素子形成領域Ｂにおいては、貫通孔１３の部分を
含むエミッタ取り出し電極１８ｂの形状に夫々ポリシリ
コン膜１８を加工する。
【００３４】次に、図９に示すように、フォトリソグラ
フィー及びエッチングにより、ＳｉＯ2 膜１１、７等の
所定位置を開孔し、全面に、例えば、スパッタ法によ
り、Ｔｉ、ＴｉＮ等のバリアメタル（不図示）及びＡｌ
合金膜２４を夫々形成し、フォトリソグラフィー及びＲ
ＩＥにより、それらを加工して、図示の如く、素子形成
領域Ａにおいて、エミッタ取り出し電極１０ａ1 に接続
するエミッタ電極２４ａ1 、ベース取り出し電極１８ａ
に接続するベース電極２４ａ2 、コレクタ取り出し電極
１０ａ2 に接続するコレクタ電極２４ａ3 を夫々形成す
るとともに、素子形成領域Ｂにおいて、ベース取り出し
電極１０ｂに接続するベース電極２４ｂ1、エミッタ取
り出し電極１８ｂに接続するエミッタ電極２４ｂ2 、コ
レクタ電極取り出し用のｎ+ 拡散領域５に接続するコレ
クタ電極２４ｂ3 を夫々形成する。
フィー及びエッチングにより、ＳｉＯ2 膜１１、７等の
所定位置を開孔し、全面に、例えば、スパッタ法によ
り、Ｔｉ、ＴｉＮ等のバリアメタル（不図示）及びＡｌ
合金膜２４を夫々形成し、フォトリソグラフィー及びＲ
ＩＥにより、それらを加工して、図示の如く、素子形成
領域Ａにおいて、エミッタ取り出し電極１０ａ1 に接続
するエミッタ電極２４ａ1 、ベース取り出し電極１８ａ
に接続するベース電極２４ａ2 、コレクタ取り出し電極
１０ａ2 に接続するコレクタ電極２４ａ3 を夫々形成す
るとともに、素子形成領域Ｂにおいて、ベース取り出し
電極１０ｂに接続するベース電極２４ｂ1、エミッタ取
り出し電極１８ｂに接続するエミッタ電極２４ｂ2 、コ
レクタ電極取り出し用のｎ+ 拡散領域５に接続するコレ
クタ電極２４ｂ3 を夫々形成する。
【００３５】以上の工程により、素子形成領域Ａにおい
ては、ｐ+ エミッタ領域１９とｐ+コレクタ領域２０の
間のｎ型エピタキシャル層３をベースとする横型ｐｎｐ
バイポーラトランジスタが、素子形成領域Ｂにおいて
は、ｐ型ベース領域１６下のｎ型エピタキシャル層３及
びｎ+ 埋め込み層２をコレクタとする縦型ｎｐｎバイポ
ーラトランジスタが夫々形成される。
ては、ｐ+ エミッタ領域１９とｐ+コレクタ領域２０の
間のｎ型エピタキシャル層３をベースとする横型ｐｎｐ
バイポーラトランジスタが、素子形成領域Ｂにおいて
は、ｐ型ベース領域１６下のｎ型エピタキシャル層３及
びｎ+ 埋め込み層２をコレクタとする縦型ｎｐｎバイポ
ーラトランジスタが夫々形成される。
【００３６】この時、特に、素子形成領域Ａの横型ｐｎ
ｐバイポーラトランジスタでは、ｐ+ エミッタ領域１９
及びｐ+ コレクタ領域２０形成時の不純物の横方向拡散
によりベース幅が決まるので、このベース幅を、例え
ば、フォトリソグラフィーの露光限界よりも狭くするこ
とが可能であり、従って、横型ｐｎｐバイポーラトラン
ジスタの高速化を達成することができる。
ｐバイポーラトランジスタでは、ｐ+ エミッタ領域１９
及びｐ+ コレクタ領域２０形成時の不純物の横方向拡散
によりベース幅が決まるので、このベース幅を、例え
ば、フォトリソグラフィーの露光限界よりも狭くするこ
とが可能であり、従って、横型ｐｎｐバイポーラトラン
ジスタの高速化を達成することができる。
【００３７】〔第２の実施の形態〕次に、図１０〜図１
４を参照して、本発明の第２の実施の形態を説明する。
なお、この第２の実施の形態において、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
４を参照して、本発明の第２の実施の形態を説明する。
なお、この第２の実施の形態において、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
【００３８】この第２の実施の形態においては、上述し
た第１の実施の形態の図２の工程後、上述した第１の実
施の形態と同様、全面に、例えば、ＣＶＤ法により、膜
厚２００〜５００ｎｍ程度のＳｉＯ2 膜１１を形成し、
図１０に示すように、フォトレジスト２５を用いて、貫
通孔１２、１３を形成する。
た第１の実施の形態の図２の工程後、上述した第１の実
施の形態と同様、全面に、例えば、ＣＶＤ法により、膜
厚２００〜５００ｎｍ程度のＳｉＯ2 膜１１を形成し、
図１０に示すように、フォトレジスト２５を用いて、貫
通孔１２、１３を形成する。
【００３９】そして、この第２の実施の形態では、図示
の如く、フォトレジスト２５を除去する前に、素子形成
領域Ａ、Ｂの貫通孔１２、１３を通じて、ｎ型エピタキ
シャル層３の所定深さ位置にｎ型不純物２６をイオン注
入し、そのｎ型エピタキシャル層３の所定深さ位置に、
比較的高濃度のｎ+ 拡散領域２７、２８を夫々形成す
る。この時のイオン注入条件は、例えば、リン（Ｐ）
を、加速エネルギー２００〜４００ｋｅＶ程度、ドーズ
量５．０×１０13〜１．０×１０14／ｃｍ2 程度とす
る。
の如く、フォトレジスト２５を除去する前に、素子形成
領域Ａ、Ｂの貫通孔１２、１３を通じて、ｎ型エピタキ
シャル層３の所定深さ位置にｎ型不純物２６をイオン注
入し、そのｎ型エピタキシャル層３の所定深さ位置に、
比較的高濃度のｎ+ 拡散領域２７、２８を夫々形成す
る。この時のイオン注入条件は、例えば、リン（Ｐ）
を、加速エネルギー２００〜４００ｋｅＶ程度、ドーズ
量５．０×１０13〜１．０×１０14／ｃｍ2 程度とす
る。
【００４０】この素子形成領域Ｂのｎ型エピタキシャル
層３中に設けるｎ+ 拡散領域２８は、縦型ｎｐｎバイポ
ーラトランジスタのカーク（Kirk) 効果を抑制するため
のものである。また、同様のｎ+ 拡散領域２７を、素子
形成領域Ａのｎ型エピタキシャル層３中にも設けること
により、素子形成領域Ａの横型ｐｎｐバイポーラトラン
ジスタの特性が安定化する。
層３中に設けるｎ+ 拡散領域２８は、縦型ｎｐｎバイポ
ーラトランジスタのカーク（Kirk) 効果を抑制するため
のものである。また、同様のｎ+ 拡散領域２７を、素子
形成領域Ａのｎ型エピタキシャル層３中にも設けること
により、素子形成領域Ａの横型ｐｎｐバイポーラトラン
ジスタの特性が安定化する。
【００４１】以下、上述した第１の実施の形態と同様に
して、素子形成領域Ａに横型ｐｎｐバイポーラトランジ
スタを、素子形成領域Ｂに縦型ｎｐｎバイポーラトラン
ジスタを夫々形成する。
して、素子形成領域Ａに横型ｐｎｐバイポーラトランジ
スタを、素子形成領域Ｂに縦型ｎｐｎバイポーラトラン
ジスタを夫々形成する。
【００４２】即ち、図１１に示すように、フォトレジス
ト２５をアッシング等により除去した後、再度、素子形
成領域Ａをフォトレジスト１４で覆い、この状態で、素
子形成領域Ｂの貫通孔１３を通じて、ｎ型エピタキシャ
ル層３の表面領域にホウ素（Ｂ）等のｐ型不純物１５を
イオン注入し、ｐ型ベース領域１６を形成する。
ト２５をアッシング等により除去した後、再度、素子形
成領域Ａをフォトレジスト１４で覆い、この状態で、素
子形成領域Ｂの貫通孔１３を通じて、ｎ型エピタキシャ
ル層３の表面領域にホウ素（Ｂ）等のｐ型不純物１５を
イオン注入し、ｐ型ベース領域１６を形成する。
【００４３】なお、素子形成領域Ａにｎ+ 拡散領域２７
を形成する必要が無い場合には、上述した図１０の工程
の代わりに、この図１１の工程において、素子形成領域
Ａをフォトレジスト１４で覆った状態で、ｐ型不純物１
５のイオン注入前に、ｎ型不純物２６をｎ型エピタキシ
ャル層３の所定深さ位置にイオン注入して、カーク（Ki
rk) 効果抑制のためのｎ+ 拡散領域２８を形成すれば良
い。
を形成する必要が無い場合には、上述した図１０の工程
の代わりに、この図１１の工程において、素子形成領域
Ａをフォトレジスト１４で覆った状態で、ｐ型不純物１
５のイオン注入前に、ｎ型不純物２６をｎ型エピタキシ
ャル層３の所定深さ位置にイオン注入して、カーク（Ki
rk) 効果抑制のためのｎ+ 拡散領域２８を形成すれば良
い。
【００４４】次に、図１２に示すように、素子形成領域
Ａのフォトレジスト１４をアッシング等により除去した
後、貫通孔１２、１３の側面に側壁絶縁膜１７を形成
し、更に、その側壁絶縁膜１７上を含むＳｉＯ2 膜１１
上の全面にポリシリコン膜１８を形成する。なお、ポリ
シリコン膜１８は、シリサイド膜又はポリサイド膜でも
良い。
Ａのフォトレジスト１４をアッシング等により除去した
後、貫通孔１２、１３の側面に側壁絶縁膜１７を形成
し、更に、その側壁絶縁膜１７上を含むＳｉＯ2 膜１１
上の全面にポリシリコン膜１８を形成する。なお、ポリ
シリコン膜１８は、シリサイド膜又はポリサイド膜でも
良い。
【００４５】次に、図１３に示すように、熱処理を行っ
て、各ポリシリコン膜１０ａ1 、１０ａ2 、１０ｂ、１
８からｎ型エピタキシャル層３の表面領域に不純物を拡
散させ、素子形成領域Ａにおいて、ｐ+ エミッタ領域１
９、ｐ+ コレクタ領域２０及びｎ+ ベース電極取り出し
層２１を夫々形成し、素子形成領域Ｂにおいて、ｐ+ベ
ース電極取り出し層２２及びｎ+ エミッタ領域２３を夫
々形成する。しかる後、ポリシリコン膜１８を加工し
て、素子形成領域Ａにおけるベース取り出し電極１８ａ
及び素子形成領域Ｂにおけるエミッタ取り出し電極１８
ｂを夫々形成する。
て、各ポリシリコン膜１０ａ1 、１０ａ2 、１０ｂ、１
８からｎ型エピタキシャル層３の表面領域に不純物を拡
散させ、素子形成領域Ａにおいて、ｐ+ エミッタ領域１
９、ｐ+ コレクタ領域２０及びｎ+ ベース電極取り出し
層２１を夫々形成し、素子形成領域Ｂにおいて、ｐ+ベ
ース電極取り出し層２２及びｎ+ エミッタ領域２３を夫
々形成する。しかる後、ポリシリコン膜１８を加工し
て、素子形成領域Ａにおけるベース取り出し電極１８ａ
及び素子形成領域Ｂにおけるエミッタ取り出し電極１８
ｂを夫々形成する。
【００４６】次に、図１４に示すように、Ａｌ合金膜２
４等により、素子形成領域Ａにおいて、エミッタ電極２
４ａ1 、ベース電極２４ａ2 及びコレクタ電極２４ａ3
を夫々形成し、素子形成領域Ｂにおいて、ベース電極２
４ｂ1 、エミッタ電極２４ｂ2 及びコレクタ電極２４ｂ
3 を夫々形成する。
４等により、素子形成領域Ａにおいて、エミッタ電極２
４ａ1 、ベース電極２４ａ2 及びコレクタ電極２４ａ3
を夫々形成し、素子形成領域Ｂにおいて、ベース電極２
４ｂ1 、エミッタ電極２４ｂ2 及びコレクタ電極２４ｂ
3 を夫々形成する。
【００４７】以上の工程により、素子形成領域Ａにおい
ては、ｎ+ 拡散領域２７により特性の安定化した横型ｐ
ｎｐバイポーラトランジスタが、素子形成領域Ｂにおい
ては、ｎ+ 拡散領域２８によりカーク（Kirk) 効果が抑
制された高性能な縦型ｎｐｎバイポーラトランジスタが
夫々形成される。
ては、ｎ+ 拡散領域２７により特性の安定化した横型ｐ
ｎｐバイポーラトランジスタが、素子形成領域Ｂにおい
ては、ｎ+ 拡散領域２８によりカーク（Kirk) 効果が抑
制された高性能な縦型ｎｐｎバイポーラトランジスタが
夫々形成される。
【００４８】
【発明の効果】本発明によれば、例えば、セルフアライ
ン技術によりベース幅を狭く構成した横型バイポーラト
ランジスタと高性能な縦型バイポーラトランジスタとを
比較的簡便なプロセスで同一基板上に同時に形成するこ
とができる。
ン技術によりベース幅を狭く構成した横型バイポーラト
ランジスタと高性能な縦型バイポーラトランジスタとを
比較的簡便なプロセスで同一基板上に同時に形成するこ
とができる。
【００４９】この結果、チップの製造コストの低下を達
成することができ、また、高密度、高集積、高信頼性で
且つ高歩留りの半導体装置、ひいては、高性能、高密
度、高集積、高信頼性のＬＳＩデバイスを実現できる。
成することができ、また、高密度、高集積、高信頼性で
且つ高歩留りの半導体装置、ひいては、高性能、高密
度、高集積、高信頼性のＬＳＩデバイスを実現できる。
【図１】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図及び概略平面図である。
製造工程を示す概略断面図及び概略平面図である。
【図５】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図６】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図７】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図８】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図９】本発明の第１の実施の形態による半導体装置の
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図１０】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１１】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１２】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１３】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【図１４】本発明の第２の実施の形態による半導体装置
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
【符号の説明】 １…ｐ型シリコン半導体基板、２…ｎ+ 埋め込み層、３
…ｎ型エピタキシャル層、４…ＬＯＣＯＳ酸化膜、５…
ｎ+ 拡散領域（コレクタ電極取り出し用）、６…チャネ
ルストッパー層、７…ＳｉＯ2 膜、８、９…開口、１０
…ポリシリコン膜、１０ａ1 …エミッタ取り出し電極、
１０ａ2 …コレクタ取り出し電極、１０ｂ…ベース取り
出し電極、１１…ＳｉＯ2 膜、１２、１３…貫通孔、１
４…フォトレジスト、１５…ｐ型不純物、１６…ｐ型ベ
ース領域、１７…側壁絶縁膜、１８…ポリシリコン膜、
１８ａ…ベース取り出し電極、１８ｂ…エミッタ取り出
し電極、１９…ｐ+ エミッタ領域、２０…ｐ+ コレクタ
領域、２１…ｎ+ ベース電極取り出し層、２２…ｐ+ ベ
ース電極取り出し層、２３…ｎ+ エミッタ領域、２４…
Ａｌ合金膜、２４ａ1 …エミッタ電極、２４ａ2 …ベー
ス電極、２４ａ3 …コレクタ電極、２４ｂ1 …ベース電
極、２４ｂ2 …エミッタ電極、２４ｂ3 …コレクタ電
極、２５…フォトレジスト、２６…ｎ型不純物、２７、
２８…ｎ+ 拡散領域、Ａ、Ｂ…素子形成領域
…ｎ型エピタキシャル層、４…ＬＯＣＯＳ酸化膜、５…
ｎ+ 拡散領域（コレクタ電極取り出し用）、６…チャネ
ルストッパー層、７…ＳｉＯ2 膜、８、９…開口、１０
…ポリシリコン膜、１０ａ1 …エミッタ取り出し電極、
１０ａ2 …コレクタ取り出し電極、１０ｂ…ベース取り
出し電極、１１…ＳｉＯ2 膜、１２、１３…貫通孔、１
４…フォトレジスト、１５…ｐ型不純物、１６…ｐ型ベ
ース領域、１７…側壁絶縁膜、１８…ポリシリコン膜、
１８ａ…ベース取り出し電極、１８ｂ…エミッタ取り出
し電極、１９…ｐ+ エミッタ領域、２０…ｐ+ コレクタ
領域、２１…ｎ+ ベース電極取り出し層、２２…ｐ+ ベ
ース電極取り出し層、２３…ｎ+ エミッタ領域、２４…
Ａｌ合金膜、２４ａ1 …エミッタ電極、２４ａ2 …ベー
ス電極、２４ａ3 …コレクタ電極、２４ｂ1 …ベース電
極、２４ｂ2 …エミッタ電極、２４ｂ3 …コレクタ電
極、２５…フォトレジスト、２６…ｎ型不純物、２７、
２８…ｎ+ 拡散領域、Ａ、Ｂ…素子形成領域
Claims (11)
- 【請求項１】 半導体基板の第１導電型の基板表面部に
第１の素子形成領域及び第２の素子形成領域を夫々形成
する工程と、 前記第１及び第２の素子形成領域を含む前記基板表面部
上に第１の絶縁膜を形成する工程と、 前記第１の素子形成領域において、前記第１の絶縁膜の
所定位置に第１の開口を形成するとともに、前記第２の
素子形成領域において、前記第１の絶縁膜の所定位置に
第２の開口を形成する工程と、 前記第１及び第２の開口内の前記基板表面部上及び前記
第１の絶縁膜上に、第２導電型の不純物を含む第１の導
電膜を形成した後、この第１の導電膜をパターニングし
て、前記第１の素子形成領域においては、前記第１の開
口を含んでその両側に比較的長く延びる第１のパターン
に、前記第２の素子形成領域においては、前記第２の開
口を含んで、少なくともその片側に比較的長く延びる第
２のパターンに夫々前記第１の導電膜を残す工程と、 前記第１及び第２の素子形成領域に夫々残された前記第
１の導電膜上及び前記第１の絶縁膜上に第２の絶縁膜を
形成する工程と、 前記第１の素子形成領域の前記第１の開口内の領域にお
いて、前記第２の絶縁膜及び前記第１の導電膜を貫通し
て、前記第１の導電膜の前記第１のパターンを前記第１
の開口の両側の第１及び第２の部分に互いに分断する第
１の貫通孔を形成するとともに、前記第２の素子形成領
域の前記第２の開口内の領域において、前記第２の絶縁
膜及び前記第１の導電膜を貫通する第２の貫通孔を形成
する工程と、 前記第１の素子形成領域の前記第１の貫通孔をマスクに
より覆った状態で、前記第２の素子形成領域の前記第２
の貫通孔を通じて、その第２の貫通孔内に露出している
前記基板表面部の表面領域に第２導電型の不純物を導入
し、その基板表面部の表面領域に第２導電型の第１の不
純物拡散層を形成する工程と、 前記マスクを除去した後、前記第１及び第２の貫通孔内
を含む前記第２の絶縁膜上の全面に第３の絶縁膜を形成
した後、その第３の絶縁膜を異方性エッチングして、前
記第１及び第２の貫通孔の側面に側壁絶縁膜を夫々形成
する工程と、 前記第１及び第２の貫通孔内の前記側壁絶縁膜上を含む
前記第２の絶縁膜上の全面に、第１導電型の不純物を含
む第２の導電膜を形成する工程と、 前記第１の素子形成領域の前記第１の開口内において、
前記基板表面部に接する前記第１の導電膜の前記第１及
び第２の部分からその基板表面部に第２導電型の不純物
を拡散させて、その基板表面部の表面領域に第２導電型
の第２及び第３の不純物拡散層を形成するとともに、前
記基板表面部に接する前記第２の導電膜からその基板表
面部に第１導電型の不純物を拡散させて、前記第２及び
第３の不純物拡散層の間の前記基板表面部の表面領域に
前記側壁絶縁膜に自己整合した状態の第１導電型の第４
の不純物拡散層を形成し、前記第２の素子形成領域の前
記第２の開口内において、前記基板表面部に接する前記
第１の導電膜からその基板表面部に第２導電型の不純物
を拡散させて、その基板表面部の表面領域に、前記第１
の不純物拡散層に接する第２導電型の第５及び第６の不
純物拡散層を形成するとともに、前記基板表面部に接す
る前記第２の導電膜からその基板表面部に第１導電型の
不純物を拡散させて、前記第５及び第６の不純物拡散層
の間の前記第１の不純物拡散層の表面領域に前記側壁絶
縁膜に自己整合した状態の第１導電型の第７の不純物拡
散層を形成する工程と、 前記第２の導電膜を、前記第１及び第２の素子形成領域
において、夫々、前記第１及び第２の貫通孔内を含む所
定パターンに加工する工程と、を有する、半導体装置の
製造方法。 - 【請求項２】 前記第１の素子形成領域において、前記
基板表面部が横型バイポーラトランジスタのベース、前
記第２及び第３の不純物拡散層がその横型バイポーラト
ランジスタのエミッタ及びコレクタ、前記第４の不純物
拡散層がその横型バイポーラトランジスタのベース電極
取り出し層を夫々構成するとともに、前記第２の素子形
成領域において、前記基板表面部が縦型バイポーラトラ
ンジスタのコレクタ、前記第１の不純物拡散層がその縦
型バイポーラトランジスタのベース、前記第５及び第６
の不純物拡散層がその縦型バイポーラトランジスタのベ
ース電極取り出し層、前記第７の不純物拡散層がその縦
型バイポーラトランジスタのエミッタを夫々構成する、
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の導電膜が多結晶シリコン膜で
ある、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の導電膜が、シリコンと高融点
金属との合金膜である、請求項１に記載の半導体装置の
製造方法。 - 【請求項５】 前記第２の導電膜が多結晶シリコン膜で
ある、請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記第２の導電膜が、シリコンと高融点
金属との合金膜である、請求項１に記載の半導体装置の
製造方法。 - 【請求項７】 前記基板表面部が、前記半導体基板上に
形成された第１導電型の半導体エピタキシャル層であ
る、請求項１に記載の半導体装置の製造方法。 - 【請求項８】 前記第１及び第２の素子形成領域に対応
する前記半導体基板の表面領域の所定位置に夫々第１導
電型の第８の不純物拡散層を形成した後、前記半導体基
板上に、前記第８の不純物拡散層よりも低濃度の前記半
導体エピタキシャル層を形成する、請求項７に記載の半
導体装置の製造方法。 - 【請求項９】 前記第２の素子形成領域において、前記
半導体エピタキシャル層の所定位置に、前記第８の不純
物拡散層にまで達し、且つ、前記半導体エピタキシャル
層よりも高濃度の第１導電型の第９の不純物拡散層を形
成する、請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１及び第２の素子形成領域にお
いて、前記第２の絶縁膜及び前記第１の導電膜に前記第
１及び第２の貫通孔を夫々形成した後、少なくとも前記
第２の貫通孔を通じて、前記基板表面部の所定深さ位置
に、第１導電型の不純物を導入する、請求項１に記載の
半導体装置の製造方法。 - 【請求項１１】 前記第１及び第２の貫通孔を通じて、
前記第１及び第２の素子形成領域における夫々の前記基
板表面部の所定深さ位置に、前記第１導電型の不純物を
導入する、請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145090A JPH10335476A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145090A JPH10335476A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335476A true JPH10335476A (ja) | 1998-12-18 |
Family
ID=15377157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145090A Pending JPH10335476A (ja) | 1997-06-03 | 1997-06-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335476A (ja) |
-
1997
- 1997-06-03 JP JP9145090A patent/JPH10335476A/ja active Pending
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