JPH10334678A - Ｅｅｐｒｏｍセル及びｅｅｐｒｏｍセルのバイアス方法 - Google Patents
Ｅｅｐｒｏｍセル及びｅｅｐｒｏｍセルのバイアス方法Info
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- JPH10334678A JPH10334678A JP6997098A JP6997098A JPH10334678A JP H10334678 A JPH10334678 A JP H10334678A JP 6997098 A JP6997098 A JP 6997098A JP 6997098 A JP6997098 A JP 6997098A JP H10334678 A JPH10334678 A JP H10334678A
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- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【課題】 セルの誘電体窓上におけるストレスを低減す
るデュアルローラインＥＥＰＲＯＭセルのバイアス方法
を提供すること。 【解決手段】 ＥＥＰＲＯＭセル２００の制御ゲート４
０及び浮動ゲート３２に対して制御ゲート電圧及び浮動
ゲート電圧間の電位差が約０．５Ｖ以下となるようにバ
イアス電圧が適用される。セル２００の制御電圧及び浮
遊ゲート電圧をバイアスすることにより、トンネル酸化
膜領域が大幅に低減される。また、書込みカラム電圧
は、全モードにおいてトンネル酸化膜領域が実質的にバ
ランスの保たれるように制御ゲート電圧に基づき選択さ
れる。
るデュアルローラインＥＥＰＲＯＭセルのバイアス方法
を提供すること。 【解決手段】 ＥＥＰＲＯＭセル２００の制御ゲート４
０及び浮動ゲート３２に対して制御ゲート電圧及び浮動
ゲート電圧間の電位差が約０．５Ｖ以下となるようにバ
イアス電圧が適用される。セル２００の制御電圧及び浮
遊ゲート電圧をバイアスすることにより、トンネル酸化
膜領域が大幅に低減される。また、書込みカラム電圧
は、全モードにおいてトンネル酸化膜領域が実質的にバ
ランスの保たれるように制御ゲート電圧に基づき選択さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭセル
に関する。より詳細には、本発明はトンネル酸化膜窓上
のストレスを低減すると共にセルの信頼性を向上させる
ためのデュアルローラインＥＥＰＲＯＭのバイアスに関
する。
に関する。より詳細には、本発明はトンネル酸化膜窓上
のストレスを低減すると共にセルの信頼性を向上させる
ためのデュアルローラインＥＥＰＲＯＭのバイアスに関
する。
【０００２】
【従来の技術】図１は一般的なＥＥＰＲＯＭセルの斜視
図を示す。セル３０はシングルポリシリコンＥＥＰＲＯ
Ｍセルである。図に示すように、セル３０はポリシリコ
ン制御ゲートを有しておらず、代わりに、セルの基板中
に自身の浮遊ゲートに容量結合されている深くドープさ
れた拡散領域を有している。ワード線トランジスタ（Ｎ
１）及び書き込みカラムトランジスタ（Ｎ３）が単一導
電性接続、すなわちローライン３１を介してアクセスさ
れるので、セル３０はまた、シングルローラインＥＥＰ
ＲＯＭセルである。
図を示す。セル３０はシングルポリシリコンＥＥＰＲＯ
Ｍセルである。図に示すように、セル３０はポリシリコ
ン制御ゲートを有しておらず、代わりに、セルの基板中
に自身の浮遊ゲートに容量結合されている深くドープさ
れた拡散領域を有している。ワード線トランジスタ（Ｎ
１）及び書き込みカラムトランジスタ（Ｎ３）が単一導
電性接続、すなわちローライン３１を介してアクセスさ
れるので、セル３０はまた、シングルローラインＥＥＰ
ＲＯＭセルである。
【０００３】セル３０は、３つの機能を実行するシング
ルポリシリコン浮遊ゲート構造３２を有している。第１
端部では、浮遊ゲート３２のトンネル伸長部３４は、深
くドープされているＮ+インプラント３５（プログラミ
ング記憶拡散領域、すなわちＭＤともいう）からトンネ
ル酸化膜３６（しばしば、約８０Åの厚さ）を通じて浮
遊ゲート構造３２上へ電子を抜くために用いられる２端
子装置内の電極として作用する。この浮遊ゲート３２の
他端では、第２電極４０（深くドープされたＮ＋シリコ
ン、以後、制御ゲート記憶拡散領域と呼ぶ）からのプロ
グラミング電圧（例えば、９ボルト〜１３ボルト）を酸
化膜４２（しばしば約１８０Åの厚さ）中に容量接続す
ることにより浮遊ゲート３２の電圧を高電圧（例えば、
約６ボルト〜１１ボルト）に昇圧させることを可能にす
る容量の１つの電極として広域プレート３８が用いられ
ている。これら２つの端部の中間は読出しトランジスタ
（Ｎ２）のゲート４４を形成するポリシリコンのセクシ
ョンである。
ルポリシリコン浮遊ゲート構造３２を有している。第１
端部では、浮遊ゲート３２のトンネル伸長部３４は、深
くドープされているＮ+インプラント３５（プログラミ
ング記憶拡散領域、すなわちＭＤともいう）からトンネ
ル酸化膜３６（しばしば、約８０Åの厚さ）を通じて浮
遊ゲート構造３２上へ電子を抜くために用いられる２端
子装置内の電極として作用する。この浮遊ゲート３２の
他端では、第２電極４０（深くドープされたＮ＋シリコ
ン、以後、制御ゲート記憶拡散領域と呼ぶ）からのプロ
グラミング電圧（例えば、９ボルト〜１３ボルト）を酸
化膜４２（しばしば約１８０Åの厚さ）中に容量接続す
ることにより浮遊ゲート３２の電圧を高電圧（例えば、
約６ボルト〜１１ボルト）に昇圧させることを可能にす
る容量の１つの電極として広域プレート３８が用いられ
ている。これら２つの端部の中間は読出しトランジスタ
（Ｎ２）のゲート４４を形成するポリシリコンのセクシ
ョンである。
【０００４】読出しトランジスタ（Ｎ２）は、ワードラ
イン（ローラインとも呼ぶ）３１の一部を形成するゲー
トを有するワードライン（Ｎ１）に直列に接続されてい
る。読出し及びワードライントランジスタは、センスア
ンプの正（＋）入力５０（ドレインライン）とセンスア
ンプ負（−）入力４８（ソースライン）とを分離する。
（トンネル酸化膜３６を通じて）電子を浮遊ゲート上へ
抜くことによる浮遊ゲート３２の充電は、読出しトラン
ジスタの閾値電圧を上昇させる（ＥＥＰＲＯＭセル３０
はプログラムされる）。この電圧上昇は、近接ワードラ
イントランジスタがオンされているときであっても、セ
ンスアンプ入力間のチャネルを遮断する。浮遊ゲート３
２からの電子の抜けは、読出しトランジスタの閾値電圧
を負の値に低減させ、効果的にこの装置をオンする（Ｅ
ＥＰＲＯＭセルは消去される）。その後、直列のワード
ライントランジスタは、２つのセンスアンプ入力４８、
５０間の単一パスを制御する。
イン（ローラインとも呼ぶ）３１の一部を形成するゲー
トを有するワードライン（Ｎ１）に直列に接続されてい
る。読出し及びワードライントランジスタは、センスア
ンプの正（＋）入力５０（ドレインライン）とセンスア
ンプ負（−）入力４８（ソースライン）とを分離する。
（トンネル酸化膜３６を通じて）電子を浮遊ゲート上へ
抜くことによる浮遊ゲート３２の充電は、読出しトラン
ジスタの閾値電圧を上昇させる（ＥＥＰＲＯＭセル３０
はプログラムされる）。この電圧上昇は、近接ワードラ
イントランジスタがオンされているときであっても、セ
ンスアンプ入力間のチャネルを遮断する。浮遊ゲート３
２からの電子の抜けは、読出しトランジスタの閾値電圧
を負の値に低減させ、効果的にこの装置をオンする（Ｅ
ＥＰＲＯＭセルは消去される）。その後、直列のワード
ライントランジスタは、２つのセンスアンプ入力４８、
５０間の単一パスを制御する。
【０００５】ＥＥＰＲＯＭセルは、浮遊ゲート３２が充
電又は放電されることにより、それぞれプログラム又は
消去される。浮遊ゲート３２上へ電子を抜くために、高
電圧が制御ゲート記憶拡散領域４０に対して印加されな
ければならない。これと同時に、書き込みカラム５６が
接地され、例えば、５ボルトのローライン３１を選択す
ることにより書き込みカラムトランジスタ（Ｎ３）がオ
ンされる。センスアンプの（−）入力４８は、電子の浮
遊ゲート３２上への抜けを助けるために５ボルト以上に
バイアスされ得る。制御ゲート記憶拡散領域４０上の電
圧は、センスアンプ（−）入力４８の電圧である浮遊ゲ
ート３２に容量接続される。浮遊ゲート３２上に結果と
してもたらされる正電圧は、トンネル誘電体窓３６を通
じて浮遊ゲート３２上へ抜けをもたらすのに十分であ
り、この結果、ＥＥＰＲＯＭセル３０がプログラムされ
る。
電又は放電されることにより、それぞれプログラム又は
消去される。浮遊ゲート３２上へ電子を抜くために、高
電圧が制御ゲート記憶拡散領域４０に対して印加されな
ければならない。これと同時に、書き込みカラム５６が
接地され、例えば、５ボルトのローライン３１を選択す
ることにより書き込みカラムトランジスタ（Ｎ３）がオ
ンされる。センスアンプの（−）入力４８は、電子の浮
遊ゲート３２上への抜けを助けるために５ボルト以上に
バイアスされ得る。制御ゲート記憶拡散領域４０上の電
圧は、センスアンプ（−）入力４８の電圧である浮遊ゲ
ート３２に容量接続される。浮遊ゲート３２上に結果と
してもたらされる正電圧は、トンネル誘電体窓３６を通
じて浮遊ゲート３２上へ抜けをもたらすのに十分であ
り、この結果、ＥＥＰＲＯＭセル３０がプログラムされ
る。
【０００６】電子を浮遊ゲート３２から抜くためには、
広域プレート３８の下に横たわると共に広域プレート３
８に容量的に結合されている第２の深くドープされたＮ
＋インプラント（制御ゲート記憶拡散領域）４０に接地
電圧が印加されると同時に、高電圧が記憶拡散領域３５
に印加されなければならない。このプロセスの間、セン
スアンプ（−）入力４８にも接地電圧が印加される。記
憶拡散領域３５に対する高電圧の印加は、書き込みカラ
ム５６及び（i）データ入力のために書き込みカラム５
６に導電的に接続されている拡散領域５４、（ii）記憶
拡散領域３５に電気的に接続されているソース／ドレイ
ン拡散領域５８、及び（iii）ローライン３１の一部で
あるゲート電極６０を有する書き込みカラム選択トラン
ジスタ（Ｎ３）を通じて達成される。書込み信号が書き
込みカラム５６を通じて印加されている間、ローライン
３１を介して書き込みカラム選択トランジスタのゲート
６０に対して十分な電位が印加されると、電子はＥＥＰ
ＲＯＭセルを消去するために浮遊ゲート３２から抜くこ
とができる。
広域プレート３８の下に横たわると共に広域プレート３
８に容量的に結合されている第２の深くドープされたＮ
＋インプラント（制御ゲート記憶拡散領域）４０に接地
電圧が印加されると同時に、高電圧が記憶拡散領域３５
に印加されなければならない。このプロセスの間、セン
スアンプ（−）入力４８にも接地電圧が印加される。記
憶拡散領域３５に対する高電圧の印加は、書き込みカラ
ム５６及び（i）データ入力のために書き込みカラム５
６に導電的に接続されている拡散領域５４、（ii）記憶
拡散領域３５に電気的に接続されているソース／ドレイ
ン拡散領域５８、及び（iii）ローライン３１の一部で
あるゲート電極６０を有する書き込みカラム選択トラン
ジスタ（Ｎ３）を通じて達成される。書込み信号が書き
込みカラム５６を通じて印加されている間、ローライン
３１を介して書き込みカラム選択トランジスタのゲート
６０に対して十分な電位が印加されると、電子はＥＥＰ
ＲＯＭセルを消去するために浮遊ゲート３２から抜くこ
とができる。
【０００７】図２及び図３は、平面セル配置１００、及
び図１に示すＥＥＰＲＯＭセルの概略回路１５０をそれ
ぞれ図示する。これら図は、本発明の説明に重要なセル
要素に焦点を当てている。図２は、図１を参照して既述
した他のセル要素に関して、シングルローライン３１、
ワードライン（Ｎ１）トランジスタ、書き込みカラム
（Ｎ３）トランジスタ、書き込みカラム５６、及び制御
ゲート３８をはっきりと図示している。
び図１に示すＥＥＰＲＯＭセルの概略回路１５０をそれ
ぞれ図示する。これら図は、本発明の説明に重要なセル
要素に焦点を当てている。図２は、図１を参照して既述
した他のセル要素に関して、シングルローライン３１、
ワードライン（Ｎ１）トランジスタ、書き込みカラム
（Ｎ３）トランジスタ、書き込みカラム５６、及び制御
ゲート３８をはっきりと図示している。
【０００８】例えば、図１〜図３に図示されるようなシ
ングルローラインセルは、別々に選択される自身の書き
込みカラム５６電圧、及び自身のドレインライン５０電
圧を有することができない。この結果、トランジスタ
（Ｎ１）、（Ｎ３）は、ローライン３１が選択されたか
否かに基づいて、任意の所定時間で共にオン又は共にオ
フされる。通常のセル動作の間、ローライン３１の選択
はユーザの制御下にある。したがって、シングルローラ
インＥＥＰＲＯＭセルの製造者は、固定設定が書き込み
カラム端子５６に起因すると考えることはできず、ま
た、トランジスタ（Ｎ３）を介して記憶拡散領域３５
（図３参照）にそのバイアスを伝えることができない。
書き込みカラムトランジスタ（Ｎ３）がオフのとき、書
き込みカラム５６上の電圧は、トンネル窓３６下のプロ
グラミング記憶拡散領域３５を通過することができない
ので、ワードライン（ドレインライン）トランジスタ
（Ｎ１）がオン又はオフし得るとき、通常動作の間、記
憶拡散領域３５上に安定正電圧を維持することは不可能
である。この結果、記憶拡散領域上にできる限り安定し
た電圧を維持するために（この結果、制御ゲート電圧が
固定されているときトンネル窓を横切る）、書き込みカ
ラムはシングルローラインＥＥＰＲＯＭセルの通常動作
の間、通常、接地電圧（約０ボルト）であり、これによ
りセル内のストレスが低減される。
ングルローラインセルは、別々に選択される自身の書き
込みカラム５６電圧、及び自身のドレインライン５０電
圧を有することができない。この結果、トランジスタ
（Ｎ１）、（Ｎ３）は、ローライン３１が選択されたか
否かに基づいて、任意の所定時間で共にオン又は共にオ
フされる。通常のセル動作の間、ローライン３１の選択
はユーザの制御下にある。したがって、シングルローラ
インＥＥＰＲＯＭセルの製造者は、固定設定が書き込み
カラム端子５６に起因すると考えることはできず、ま
た、トランジスタ（Ｎ３）を介して記憶拡散領域３５
（図３参照）にそのバイアスを伝えることができない。
書き込みカラムトランジスタ（Ｎ３）がオフのとき、書
き込みカラム５６上の電圧は、トンネル窓３６下のプロ
グラミング記憶拡散領域３５を通過することができない
ので、ワードライン（ドレインライン）トランジスタ
（Ｎ１）がオン又はオフし得るとき、通常動作の間、記
憶拡散領域３５上に安定正電圧を維持することは不可能
である。この結果、記憶拡散領域上にできる限り安定し
た電圧を維持するために（この結果、制御ゲート電圧が
固定されているときトンネル窓を横切る）、書き込みカ
ラムはシングルローラインＥＥＰＲＯＭセルの通常動作
の間、通常、接地電圧（約０ボルト）であり、これによ
りセル内のストレスが低減される。
【０００９】デュアルローラインＥＥＰＲＯＭセルもま
た当業者間にて知られている。平面セル配置、及びシン
グルポリシリコンデュアルローラインＥＥＰＲＯＭセル
の概略回路が図４に図示されている。セル２００は、自
身のドレインライン及び書き込みカラムにそれぞれアク
セスする２つの異なるワードライン（ローライン）２０
２，２０４を有する。この他に、一般的なデュアルロー
ラインＥＥＰＲＯＭセルは、例えば、既述したシングル
ローラインＥＥＰＲＯＭセルと同様に自身の残りの要素
を有している。
た当業者間にて知られている。平面セル配置、及びシン
グルポリシリコンデュアルローラインＥＥＰＲＯＭセル
の概略回路が図４に図示されている。セル２００は、自
身のドレインライン及び書き込みカラムにそれぞれアク
セスする２つの異なるワードライン（ローライン）２０
２，２０４を有する。この他に、一般的なデュアルロー
ラインＥＥＰＲＯＭセルは、例えば、既述したシングル
ローラインＥＥＰＲＯＭセルと同様に自身の残りの要素
を有している。
【００１０】シングルローラインセルに基づく従来のバ
イアス方式では、高電圧を制御ゲート記憶拡散領域４０
に印加することにより、電子はデュアルローラインＥＥ
ＰＲＯＭセルの浮遊ゲート３２上へ抜ける、同時に、書
き込みカラム５６は接地電圧であり、また、書き込みカ
ラム選択ライン２０２は、例えば５ボルトに設定されて
いる。センスアンプ（−）入力４８は、浮遊ゲート上へ
の電子の抜けを補助するために正電圧にバイアスされ得
る。制御ゲート記憶拡散領域４０上の電圧、及びセンス
アンプ（−）入力４８上の電圧は浮遊ゲート３２上に容
量接続されている。この結果得られる浮遊ゲート３２上
の正電圧は、トンネル誘電体窓３６を介する浮遊ゲート
３２上への抜けをもたらすのに十分であり、これにより
ＥＥＰＲＯＭセル２００がプログラムされる。
イアス方式では、高電圧を制御ゲート記憶拡散領域４０
に印加することにより、電子はデュアルローラインＥＥ
ＰＲＯＭセルの浮遊ゲート３２上へ抜ける、同時に、書
き込みカラム５６は接地電圧であり、また、書き込みカ
ラム選択ライン２０２は、例えば５ボルトに設定されて
いる。センスアンプ（−）入力４８は、浮遊ゲート上へ
の電子の抜けを補助するために正電圧にバイアスされ得
る。制御ゲート記憶拡散領域４０上の電圧、及びセンス
アンプ（−）入力４８上の電圧は浮遊ゲート３２上に容
量接続されている。この結果得られる浮遊ゲート３２上
の正電圧は、トンネル誘電体窓３６を介する浮遊ゲート
３２上への抜けをもたらすのに十分であり、これにより
ＥＥＰＲＯＭセル２００がプログラムされる。
【００１１】デュアルローラインＥＥＰＲＯＭセルの浮
遊ゲート３２に電子を抜くために、制御ゲート記憶拡散
領域４０に接地電圧が印加されると同時に、記憶拡散領
域３５に高電圧が印加されなければならない。このプロ
セスの間、接地電圧はセンスアンプ（−）入力４８にも
印加され得る。記憶拡散領域３５に対する高電圧の印加
は、書き込みカラム５６及び（i）データ入力のために
書き込みカラム５６に導電的に接続されている拡散領域
５４、（ii）記憶拡散領域３５に電気的に接続されてい
るソース／ドレイン拡散領域５８、及び（iii）ローラ
イン３１の一部であるゲート電極６０を有する書き込み
カラム選択トランジスタ（Ｎ３）を通じて達成される。
書込み信号が書き込みカラム５６を通じて印加されてい
る間、書き込みカラム選択ライン（第２ローライン）２
０４を介して書き込みカラム選択トランジスタのゲート
６０に対して十分な電位が印加されると、電子はＥＥＰ
ＲＯＭセルを消去するために浮遊ゲート３２から抜くこ
とができる。
遊ゲート３２に電子を抜くために、制御ゲート記憶拡散
領域４０に接地電圧が印加されると同時に、記憶拡散領
域３５に高電圧が印加されなければならない。このプロ
セスの間、接地電圧はセンスアンプ（−）入力４８にも
印加され得る。記憶拡散領域３５に対する高電圧の印加
は、書き込みカラム５６及び（i）データ入力のために
書き込みカラム５６に導電的に接続されている拡散領域
５４、（ii）記憶拡散領域３５に電気的に接続されてい
るソース／ドレイン拡散領域５８、及び（iii）ローラ
イン３１の一部であるゲート電極６０を有する書き込み
カラム選択トランジスタ（Ｎ３）を通じて達成される。
書込み信号が書き込みカラム５６を通じて印加されてい
る間、書き込みカラム選択ライン（第２ローライン）２
０４を介して書き込みカラム選択トランジスタのゲート
６０に対して十分な電位が印加されると、電子はＥＥＰ
ＲＯＭセルを消去するために浮遊ゲート３２から抜くこ
とができる。
【００１２】ＥＥＰＲＯＭセルは、二重ポリシリコンプ
ロセスによっても形成され得ることに留意すべきであ
る。このような（二重ポリ）ＥＥＰＲＯＭセルは、自身
の浮遊ゲートに容量接続されているポリシリコン制御ゲ
ートを有している。以下の記述から当業者によって容易
に理解されるように、本発明は二重ポリＥＥＰＲＯＭセ
ルに対しても印加可能である。
ロセスによっても形成され得ることに留意すべきであ
る。このような（二重ポリ）ＥＥＰＲＯＭセルは、自身
の浮遊ゲートに容量接続されているポリシリコン制御ゲ
ートを有している。以下の記述から当業者によって容易
に理解されるように、本発明は二重ポリＥＥＰＲＯＭセ
ルに対しても印加可能である。
【００１３】一般的なＥＥＰＲＯＭセル、及びそれの機
能要素のさらなる説明は、アメリカ合衆国カリフォルニ
ア州サンノゼ市所在のアルテラ社より入手可能な出版物
「ＥＰＭ７０３２プロセス、組立て、及び信頼性につい
ての情報パッケージ」から取得可能である。
能要素のさらなる説明は、アメリカ合衆国カリフォルニ
ア州サンノゼ市所在のアルテラ社より入手可能な出版物
「ＥＰＭ７０３２プロセス、組立て、及び信頼性につい
ての情報パッケージ」から取得可能である。
【００１４】ＭＯＳトランジスタが導通するために、そ
のゲート上の電圧はトランジスタの閾値（Ｖth）に打ち
勝たなければ（大きくなければ）ならない。一般的に、
閾値は、トランジスタのチャネルが導通するようにトラ
ンジスタのチャネル内にインバージョン層を生成するた
めに要求されるそのゲート電圧である。ＭＯＳトランジ
スタが、例えば、ＥＥＰＲＯＭセルのようなメモリのプ
ログラマブルビットの一部であるとき、浮遊ゲート及び
制御ゲートの２つのゲートが存在する。このようなセル
は、プログラム状態、及び消去状態にそれぞれ対応する
２つの閾値を有する。トランジスタをインバートするた
めに要求される浮遊ゲート電圧（Ｖth）は所定のセルに
ついて変化しないが、トランジスタをインバートするた
めの（すなわち、浮遊ゲートをＶthにするための）制御
ゲート電圧は、セルの充電又は放電状態によって異な
る。
のゲート上の電圧はトランジスタの閾値（Ｖth）に打ち
勝たなければ（大きくなければ）ならない。一般的に、
閾値は、トランジスタのチャネルが導通するようにトラ
ンジスタのチャネル内にインバージョン層を生成するた
めに要求されるそのゲート電圧である。ＭＯＳトランジ
スタが、例えば、ＥＥＰＲＯＭセルのようなメモリのプ
ログラマブルビットの一部であるとき、浮遊ゲート及び
制御ゲートの２つのゲートが存在する。このようなセル
は、プログラム状態、及び消去状態にそれぞれ対応する
２つの閾値を有する。トランジスタをインバートするた
めに要求される浮遊ゲート電圧（Ｖth）は所定のセルに
ついて変化しないが、トランジスタをインバートするた
めの（すなわち、浮遊ゲートをＶthにするための）制御
ゲート電圧は、セルの充電又は放電状態によって異な
る。
【００１５】ＥＥＰＲＯＭメモリ製品の出荷に先立ち、
メモリの各ビットが満足いくマージンを有すると共に、
ビットがそのプログラム状態又は消去状態をセルの製品
寿命にわたって維持することを保証するために、製造者
は通常セルを試験する。「マージン」は、メモリのビッ
ト状態に変化をもたらすためにセルの制御ゲート上に要
求される電圧である。プログラマブルセルは、２つの閾
値電圧を有するので、プラグラム状態、及び消去状態に
ついての２つのマージン電圧を有する。ＥＥＰＲＯＭセ
ルでは、消去ビットは、一般的に約−５ボルト〜約０ボ
ルトの範囲にある低マージン電圧を有し、また、プログ
ラムビットは、一般的に約３ボルト〜約８ボルトの範囲
にある高マージン電圧を有する。通常のセル動作では、
ＥＥＰＲＯＭの制御ゲートは、従来、プログラム及び消
去範囲の間の値、例えば、約１．７ボルトに設定され
る。
メモリの各ビットが満足いくマージンを有すると共に、
ビットがそのプログラム状態又は消去状態をセルの製品
寿命にわたって維持することを保証するために、製造者
は通常セルを試験する。「マージン」は、メモリのビッ
ト状態に変化をもたらすためにセルの制御ゲート上に要
求される電圧である。プログラマブルセルは、２つの閾
値電圧を有するので、プラグラム状態、及び消去状態に
ついての２つのマージン電圧を有する。ＥＥＰＲＯＭセ
ルでは、消去ビットは、一般的に約−５ボルト〜約０ボ
ルトの範囲にある低マージン電圧を有し、また、プログ
ラムビットは、一般的に約３ボルト〜約８ボルトの範囲
にある高マージン電圧を有する。通常のセル動作では、
ＥＥＰＲＯＭの制御ゲートは、従来、プログラム及び消
去範囲の間の値、例えば、約１．７ボルトに設定され
る。
【００１６】従来、同一のバイアス方式がシングル及び
デュアルローラインＥＥＰＲＯＭセル双方に用いられて
いる。この結果、双方について、制御ゲート及び書き込
みかラム間の電位差は、制御ゲート上の電圧、例えば、
１．７ボルトにほぼ等しい。
デュアルローラインＥＥＰＲＯＭセル双方に用いられて
いる。この結果、双方について、制御ゲート及び書き込
みかラム間の電位差は、制御ゲート上の電圧、例えば、
１．７ボルトにほぼ等しい。
【００１７】ＥＥＰＲＯＭセルが備える１つの潜在的な
問題は、プログラム済浮遊ゲート上の電荷が、トンネル
誘電体を通じてストレス誘導漏れ電流（ＳＩＬＣ）をも
たらす電荷保存問題の対象であることにある。そのよう
な従来の被バイアスセルにおけるＳＩＬＣの誘因は、セ
ルのプログラム及び消去サイクルの際のトンネル酸化膜
中における電荷トラッピングにある。セルがプログラム
され、また、消去されると、電子は、トンネル誘電体を
通じて浮遊ゲートへまたは浮遊ゲートから移動する。こ
れらの電子は酸化膜中に「トラップ」を生成し得る（す
なわち、電子が酸化膜中にトラップされる）。トラップ
濃度は、トンネル誘導体が関わったプログラム及び消去
サイクルの回数に伴って増加する。これらトラップの存
在に起因して、プログラム済、または、消去済浮遊ゲー
トは、通常のセル動作状態にて一般的に見られるトンネ
ル誘導体を横切る低電界下で、エンハンスド荷電ロス又
はエンハンスド荷電ゲインを示し得る。ＥＥＰＲＯＭ装
置は、多くのユーザ環境にて約１０年の実用製品寿命を
有する必要があるので、このような低レベル電荷ロス及
び電荷ゲイン機構は望ましくない。チップ設計者が、ユ
ーザに対してシステム内プログラミング（ＩＳＰ）性能
を許容すると、用いられるプログラム及び消去サイクル
数は増加し、ＳＩＬＣ漏れに起因する電荷保存問題から
の保護に関するより多くの圧力を加える。
問題は、プログラム済浮遊ゲート上の電荷が、トンネル
誘電体を通じてストレス誘導漏れ電流（ＳＩＬＣ）をも
たらす電荷保存問題の対象であることにある。そのよう
な従来の被バイアスセルにおけるＳＩＬＣの誘因は、セ
ルのプログラム及び消去サイクルの際のトンネル酸化膜
中における電荷トラッピングにある。セルがプログラム
され、また、消去されると、電子は、トンネル誘電体を
通じて浮遊ゲートへまたは浮遊ゲートから移動する。こ
れらの電子は酸化膜中に「トラップ」を生成し得る（す
なわち、電子が酸化膜中にトラップされる）。トラップ
濃度は、トンネル誘導体が関わったプログラム及び消去
サイクルの回数に伴って増加する。これらトラップの存
在に起因して、プログラム済、または、消去済浮遊ゲー
トは、通常のセル動作状態にて一般的に見られるトンネ
ル誘導体を横切る低電界下で、エンハンスド荷電ロス又
はエンハンスド荷電ゲインを示し得る。ＥＥＰＲＯＭ装
置は、多くのユーザ環境にて約１０年の実用製品寿命を
有する必要があるので、このような低レベル電荷ロス及
び電荷ゲイン機構は望ましくない。チップ設計者が、ユ
ーザに対してシステム内プログラミング（ＩＳＰ）性能
を許容すると、用いられるプログラム及び消去サイクル
数は増加し、ＳＩＬＣ漏れに起因する電荷保存問題から
の保護に関するより多くの圧力を加える。
【００１８】ユーザはシェルフ上に電力が供給されてい
ない装置を格納することができるので、あるいは、シス
テムボード上の電力が完全に供給されている装置を使用
することができるので、チップサプライヤーは、両動作
モードにおけるプログラム済及び消去済ビット電荷保存
を保証しなければならない。トンネル誘導体を横切る電
界は、プログラム済及び消去済ビットの双方について２
つの方法の間で異なる。この結果、最悪の状況では、Ｓ
ＩＬＣ漏れに対する保護を確実にするために領域の独占
が発生する。これら領域を調整し、低減するための技術
は、ＳＩＬＣに関するマージンを保証するために有益で
ある。
ない装置を格納することができるので、あるいは、シス
テムボード上の電力が完全に供給されている装置を使用
することができるので、チップサプライヤーは、両動作
モードにおけるプログラム済及び消去済ビット電荷保存
を保証しなければならない。トンネル誘導体を横切る電
界は、プログラム済及び消去済ビットの双方について２
つの方法の間で異なる。この結果、最悪の状況では、Ｓ
ＩＬＣ漏れに対する保護を確実にするために領域の独占
が発生する。これら領域を調整し、低減するための技術
は、ＳＩＬＣに関するマージンを保証するために有益で
ある。
【００１９】ＥＥＰＲＯＭセル設計の変更は、トンネル
窓上のストレス量に影響を与えるとともにＳＩＬＣ問題
の可能性を増大させる。例えば、米国特許出願（出願番
号０８／９９５，８７３）には、セルの閾値電圧を増大
し、順次セルのマージン電圧を増大するＥＥＰＲＯＭセ
ルに対するプロセス及び回路変更が開示されている。マ
ージン電圧の増大は、マージン試験の間、セルのトンネ
ル窓に印加される電位を増加させ、ＳＩＬＣの可能性を
高くする。
窓上のストレス量に影響を与えるとともにＳＩＬＣ問題
の可能性を増大させる。例えば、米国特許出願（出願番
号０８／９９５，８７３）には、セルの閾値電圧を増大
し、順次セルのマージン電圧を増大するＥＥＰＲＯＭセ
ルに対するプロセス及び回路変更が開示されている。マ
ージン電圧の増大は、マージン試験の間、セルのトンネ
ル窓に印加される電位を増加させ、ＳＩＬＣの可能性を
高くする。
【００２０】
【発明が解決しようとする課題】本発明は、上記した従
来技術の問題点を解決するためになされたものであり、
セルの誘電体窓上におけるストレスを低減するデュアル
ローラインＥＥＰＲＯＭセルのバイアス方法を提供する
ことを目的とする。
来技術の問題点を解決するためになされたものであり、
セルの誘電体窓上におけるストレスを低減するデュアル
ローラインＥＥＰＲＯＭセルのバイアス方法を提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】本発明は、デュアルロー
ラインＥＥＰＲＯＭセルが自身のワードライン及び書込
みカラムトランジスタの独立した制御を許容するという
事実の認識及び取込によりもたらされる結果を達成す
る。好適な実施形態では、セルのトンネル酸化膜領域
は、セルの書込みカラムを正電圧にバイアスすることに
より大幅に低減され得る。さらに、本発明は、トンネル
酸化膜領域が全てのモードにて実質的にバランスを保た
れるように、制御ゲート電圧に基づき書込みカラム電圧
を選択する方法を提供する。このバイアス方式は、ＳＩ
ＬＣを最小化するとともに、セルの信頼性を向上させ
る。
ラインＥＥＰＲＯＭセルが自身のワードライン及び書込
みカラムトランジスタの独立した制御を許容するという
事実の認識及び取込によりもたらされる結果を達成す
る。好適な実施形態では、セルのトンネル酸化膜領域
は、セルの書込みカラムを正電圧にバイアスすることに
より大幅に低減され得る。さらに、本発明は、トンネル
酸化膜領域が全てのモードにて実質的にバランスを保た
れるように、制御ゲート電圧に基づき書込みカラム電圧
を選択する方法を提供する。このバイアス方式は、ＳＩ
ＬＣを最小化するとともに、セルの信頼性を向上させ
る。
【００２２】本発明はまた、浮遊ゲートトランジスタが
高いゲート電圧にバイアスされることを許容する。高ゲ
ート電圧は、消去済セルからのより多くの電流を許容
し、安定性及び装置速度の双方を高める。
高いゲート電圧にバイアスされることを許容する。高ゲ
ート電圧は、消去済セルからのより多くの電流を許容
し、安定性及び装置速度の双方を高める。
【００２３】
【発明の実施の形態】以下、いくつかの好適な発明の実
施の形態に基づき本発明を説明する。本発明の範囲を逸
脱することなく記述されている方法及び装置の改良が実
行され得ることは当業者によって理解される。
施の形態に基づき本発明を説明する。本発明の範囲を逸
脱することなく記述されている方法及び装置の改良が実
行され得ることは当業者によって理解される。
【００２４】本発明はデュアルローラインＥＥＰＲＯＭ
セルをバイアスするための改良された方法を提供され
る。新規なバイアス方式は、トンネル酸化膜電界を低減
する制御ゲート及びセルの書込みカラム間における電位
差を低減することによりＥＥＰＲＯＭセルのデータ保存
期間を向上させる。より詳細には、本バイアス方式は、
トンネル窓下の記憶拡散領域及びトンネル窓上の浮遊ゲ
ート間の電位差を低減する。好適な発明の実施の形態で
は、本発明のバイアス方式は、セルの全動作モードにて
トンネル酸化膜誘導体領域内の変動を最小化する。動作
モードは、（１）非バイアス時（セルが電力源に接続さ
れていないとき）、（２）バイアス時（セルがシステム
ボード上にあると共に電力供給を受けているとき）、ワ
ードライン制御トランジスタ（Ｎ１）選択時、及び
（３）バイアス時、ワードライン制御トランジスタ（Ｎ
１）非選択時である。トンネル窓を横切る比較的一定な
領域は、ＳＩＬＣ漏れ保護についての最悪状態の電界を
低減する。
セルをバイアスするための改良された方法を提供され
る。新規なバイアス方式は、トンネル酸化膜電界を低減
する制御ゲート及びセルの書込みカラム間における電位
差を低減することによりＥＥＰＲＯＭセルのデータ保存
期間を向上させる。より詳細には、本バイアス方式は、
トンネル窓下の記憶拡散領域及びトンネル窓上の浮遊ゲ
ート間の電位差を低減する。好適な発明の実施の形態で
は、本発明のバイアス方式は、セルの全動作モードにて
トンネル酸化膜誘導体領域内の変動を最小化する。動作
モードは、（１）非バイアス時（セルが電力源に接続さ
れていないとき）、（２）バイアス時（セルがシステム
ボード上にあると共に電力供給を受けているとき）、ワ
ードライン制御トランジスタ（Ｎ１）選択時、及び
（３）バイアス時、ワードライン制御トランジスタ（Ｎ
１）非選択時である。トンネル窓を横切る比較的一定な
領域は、ＳＩＬＣ漏れ保護についての最悪状態の電界を
低減する。
【００２５】本発明のバイアス方式は、図４及び図５を
参照して以下に説明する。好適な発明の実施の形態で
は、ＥＥＰＲＯＭセル２００の制御ゲート４０は、約０
〜３．０ボルトの間にバイアスされ、また、約１．３〜
２．３ボルトの間にバイアスされることが好ましく、さ
らには、約１．８２ボルトにバイアスされることがもっ
とも好ましい。書込みカラム５６は、約０．０〜３．０
ボルトの間にバイアスされ、また、約１．０〜２．０ボ
ルトの間にバイアスされることが好ましく、さらには、
約１．５４ボルトにバイアスされることがもっとも好ま
しい。残りのバイアスは、従来の設定値のままである。
例えば、書込みカラム選択ライン（第２ローライン）２
０４は、約３．５ボルトにバイアスされ、ワードライン
（ローライン）２０２は、選択される場合には約３．５
ボルトにバイアスされ、選択されない場合には接地電圧
にバイアスされ、ソースライン４８は、消去時には約
０．０７〜０．４９ボルトの間にバイアスされ、プログ
ラム時には０．０７ボルトにバイアスされ、ドレインラ
イン５０は、消去時には約１．２５〜１．０８ボルトの
間にバイアスされ、プログラム時には約１．２５ボルト
にバイアスされる。
参照して以下に説明する。好適な発明の実施の形態で
は、ＥＥＰＲＯＭセル２００の制御ゲート４０は、約０
〜３．０ボルトの間にバイアスされ、また、約１．３〜
２．３ボルトの間にバイアスされることが好ましく、さ
らには、約１．８２ボルトにバイアスされることがもっ
とも好ましい。書込みカラム５６は、約０．０〜３．０
ボルトの間にバイアスされ、また、約１．０〜２．０ボ
ルトの間にバイアスされることが好ましく、さらには、
約１．５４ボルトにバイアスされることがもっとも好ま
しい。残りのバイアスは、従来の設定値のままである。
例えば、書込みカラム選択ライン（第２ローライン）２
０４は、約３．５ボルトにバイアスされ、ワードライン
（ローライン）２０２は、選択される場合には約３．５
ボルトにバイアスされ、選択されない場合には接地電圧
にバイアスされ、ソースライン４８は、消去時には約
０．０７〜０．４９ボルトの間にバイアスされ、プログ
ラム時には０．０７ボルトにバイアスされ、ドレインラ
イン５０は、消去時には約１．２５〜１．０８ボルトの
間にバイアスされ、プログラム時には約１．２５ボルト
にバイアスされる。
【００２６】本発明のバイアス方式は、デュアルローラ
インＥＥＰＲＯＭセルが自身のワードライン（Ｎ１）及
び書込みカラム（Ｎ３）トランジスタの独立した制御を
許容するという事実の認識すると共に取込む。セルの記
憶拡散領域に供給される電圧を管理する書込みカラムト
ランジスタ（Ｎ３）が、ユーザ制御ワードライントラン
ジスタ（Ｎ１）と独立しているので、記憶拡散領域は、
セルがプログラムされた後に書込みカラム電圧にバイア
スされ得、また、その電圧はセルの寿命にわたって保持
され得る。このバイアスは、ワードライン（Ｎ１）トラ
ンジスタの状態変化の影響を受けない。セルの書込みカ
ラムを正電圧にバイアスすることにより、トンネル酸化
膜領域は大幅に低減され得る。
インＥＥＰＲＯＭセルが自身のワードライン（Ｎ１）及
び書込みカラム（Ｎ３）トランジスタの独立した制御を
許容するという事実の認識すると共に取込む。セルの記
憶拡散領域に供給される電圧を管理する書込みカラムト
ランジスタ（Ｎ３）が、ユーザ制御ワードライントラン
ジスタ（Ｎ１）と独立しているので、記憶拡散領域は、
セルがプログラムされた後に書込みカラム電圧にバイア
スされ得、また、その電圧はセルの寿命にわたって保持
され得る。このバイアスは、ワードライン（Ｎ１）トラ
ンジスタの状態変化の影響を受けない。セルの書込みカ
ラムを正電圧にバイアスすることにより、トンネル酸化
膜領域は大幅に低減され得る。
【００２７】さらに、本発明は、トンネル酸化膜領域が
全てのモードにて実質的にバランスを保たれるように、
制御ゲート電圧に基づき書込みカラム電圧を選択する方
法を提供する。このバイアス方式は、ＳＩＬＣを最小化
するとともに、セルの信頼性を向上させる。制御ゲート
４０及び書込みカラム５６上のバイアス電圧は、次の等
式により関連づけられ得る。
全てのモードにて実質的にバランスを保たれるように、
制御ゲート電圧に基づき書込みカラム電圧を選択する方
法を提供する。このバイアス方式は、ＳＩＬＣを最小化
するとともに、セルの信頼性を向上させる。制御ゲート
４０及び書込みカラム５６上のバイアス電圧は、次の等
式により関連づけられ得る。
【００２８】Ｖwc≒（ｋcg＊Ｖcg）／（１−ｋwc）ここ
で、Ｖwcは書込みカラムのバイアス電圧である。ｋcgは
浮遊ゲートに対する制御ゲートの結合率であり、約０．
５５〜０．９であることが好ましく、約０．７〜０．８
であることがより好ましく、さらには約０．７４である
ことがもっとも好ましい。Ｖcgは制御ゲートのバイアス
電圧である。ｋwcは書込みカラムに対する制御ゲートの
結合率であり、約０．０５〜０．３であることが好まし
く、約０．０９〜０．１５であることがより好ましく、
さらには約０．１２であることがもっとも好ましい。本
発明の利点は、Ｖwc≒０．５（ｋcg＊Ｖcg）／（１−ｋ
wc）からＶwc≒１．５（ｋcg＊Ｖcg）／（１−ｋwc）の
バイアス電圧範囲にわたって達成され得ることに留意す
べきである。Ｖcgは、例えば、計測可能な消去マージン
を提供するためにセル内部が変更されるときに上昇す
る。Ｖwcはトンネル窓３６を横切るデータ保存領域を最
適化するためにこの関係に従って上昇する。したがっ
て、一旦、（通常、センスアンプ動作にしたがって）セ
ルの制御ゲート電圧が決定されると、トンネル酸化膜領
域が確実に最適なバランスに保たれるように、書込みカ
ラムバイアスがこの等式によって決定され得る。本発明
に係る好適な発明の実施の形態に従うセルのバイアス
は、セルの全モードについて実質的にバランスが保たれ
たトンネル酸化膜電界を有する。上記した本発明に係る
最も好ましい発明の実施の形態に基づくプログラム済セ
ルのバイアスは、概ね以下のようなトンネル酸化膜電界
値を有する。非バイアス時：１．８８ＭＶ／ｃｍ、バイ
アス時／選択時：１．８８ＭＶ／ｃｍ、及びバイアス時
／非選択時：１．８４ＭＶ／ｃｍ。消去済セルは概ね以
下のようなトンネル酸化膜電界値を有する。非バイアス
時：−３．５１ＭＶ／ｃｍ、バイアス時／選択時：−
３．５１ＭＶ／ｃｍ、及びバイアス時／非選択時：−
３．５１ＭＶ／ｃｍ。これらの電界は、プログラム又は
消去の開始時に発生する。
で、Ｖwcは書込みカラムのバイアス電圧である。ｋcgは
浮遊ゲートに対する制御ゲートの結合率であり、約０．
５５〜０．９であることが好ましく、約０．７〜０．８
であることがより好ましく、さらには約０．７４である
ことがもっとも好ましい。Ｖcgは制御ゲートのバイアス
電圧である。ｋwcは書込みカラムに対する制御ゲートの
結合率であり、約０．０５〜０．３であることが好まし
く、約０．０９〜０．１５であることがより好ましく、
さらには約０．１２であることがもっとも好ましい。本
発明の利点は、Ｖwc≒０．５（ｋcg＊Ｖcg）／（１−ｋ
wc）からＶwc≒１．５（ｋcg＊Ｖcg）／（１−ｋwc）の
バイアス電圧範囲にわたって達成され得ることに留意す
べきである。Ｖcgは、例えば、計測可能な消去マージン
を提供するためにセル内部が変更されるときに上昇す
る。Ｖwcはトンネル窓３６を横切るデータ保存領域を最
適化するためにこの関係に従って上昇する。したがっ
て、一旦、（通常、センスアンプ動作にしたがって）セ
ルの制御ゲート電圧が決定されると、トンネル酸化膜領
域が確実に最適なバランスに保たれるように、書込みカ
ラムバイアスがこの等式によって決定され得る。本発明
に係る好適な発明の実施の形態に従うセルのバイアス
は、セルの全モードについて実質的にバランスが保たれ
たトンネル酸化膜電界を有する。上記した本発明に係る
最も好ましい発明の実施の形態に基づくプログラム済セ
ルのバイアスは、概ね以下のようなトンネル酸化膜電界
値を有する。非バイアス時：１．８８ＭＶ／ｃｍ、バイ
アス時／選択時：１．８８ＭＶ／ｃｍ、及びバイアス時
／非選択時：１．８４ＭＶ／ｃｍ。消去済セルは概ね以
下のようなトンネル酸化膜電界値を有する。非バイアス
時：−３．５１ＭＶ／ｃｍ、バイアス時／選択時：−
３．５１ＭＶ／ｃｍ、及びバイアス時／非選択時：−
３．５１ＭＶ／ｃｍ。これらの電界は、プログラム又は
消去の開始時に発生する。
【００２９】他の重要な電界平衡は、消去済及びプログ
ラム済セルについて１０年の寿命を保証するために要求
される最小電界である。上記した本発明に係る最も好ま
しい発明の実施の形態に基づくプログラム済セルのバイ
アスについては、これら電界値は、非バイアス時：１．
１ＭＶ／ｃｍ、バイアス時／選択時：１．１ＭＶ／ｃ
ｍ、及びバイアス時／非選択時：１．１ＭＶ／ｃｍ。消
去済セルは概ね以下のような電界値を有する。非バイア
ス時：−１．１ＭＶ／ｃｍ、バイアス時／選択時：−
１．１ＭＶ／ｃｍ、及びバイアス時／非選択時：−１．
１ＭＶ／ｃｍ。これら低電界値では、ＳＩＬＣは実質的
に除去され、電荷保持問題に関して満足のいくマージン
が提供される。
ラム済セルについて１０年の寿命を保証するために要求
される最小電界である。上記した本発明に係る最も好ま
しい発明の実施の形態に基づくプログラム済セルのバイ
アスについては、これら電界値は、非バイアス時：１．
１ＭＶ／ｃｍ、バイアス時／選択時：１．１ＭＶ／ｃ
ｍ、及びバイアス時／非選択時：１．１ＭＶ／ｃｍ。消
去済セルは概ね以下のような電界値を有する。非バイア
ス時：−１．１ＭＶ／ｃｍ、バイアス時／選択時：−
１．１ＭＶ／ｃｍ、及びバイアス時／非選択時：−１．
１ＭＶ／ｃｍ。これら低電界値では、ＳＩＬＣは実質的
に除去され、電荷保持問題に関して満足のいくマージン
が提供される。
【００３０】本発明のバイアス方式を使用することによ
り、ストレスが低減され、これによりセルのモードでの
ＥＥＰＲＯＭセル内におけるデータ保存を向上させる。
本発明はまた、マージン試験の目的で高閾値電圧を有す
るために変更済であるセル内のストレスを低減に特に有
用である。
り、ストレスが低減され、これによりセルのモードでの
ＥＥＰＲＯＭセル内におけるデータ保存を向上させる。
本発明はまた、マージン試験の目的で高閾値電圧を有す
るために変更済であるセル内のストレスを低減に特に有
用である。
【００３１】図６は本発明に従うデュアルローラインＥ
ＥＰＲＯＭセルをバイアスするプロセスを示すフローチ
ャートである。プロセスフロー３００は、３０２で開始
し、ステップ３０４では、ＥＥＰＲＯＭの制御ゲートが
セルのセンスアンプの動作状態に基づきバイアスされ
る。そして、ステップ３０６では、セルの全モードにつ
いてトンネル酸化膜領域のバランスを保つために、等式
Ｖwc≒（ｋcg＊Ｖcg）／（１−ｋwc）ここで、Ｖwcは書
込みカラムのバイアス電圧、ｋcgは浮遊ゲートに対する
制御ゲートの結合率、Ｖcgは制御ゲートのバイアス電圧
ｋwcは書込みカラムに対する制御ゲートの結合率、によ
ってセルの書込みカラムについての適当なバイアス電圧
が決定される。次に、ステップ３０８では、先のステッ
プ３０６にて計算された電圧が書込みカラムに印加され
る。プロセスは３１０で終了する。
ＥＰＲＯＭセルをバイアスするプロセスを示すフローチ
ャートである。プロセスフロー３００は、３０２で開始
し、ステップ３０４では、ＥＥＰＲＯＭの制御ゲートが
セルのセンスアンプの動作状態に基づきバイアスされ
る。そして、ステップ３０６では、セルの全モードにつ
いてトンネル酸化膜領域のバランスを保つために、等式
Ｖwc≒（ｋcg＊Ｖcg）／（１−ｋwc）ここで、Ｖwcは書
込みカラムのバイアス電圧、ｋcgは浮遊ゲートに対する
制御ゲートの結合率、Ｖcgは制御ゲートのバイアス電圧
ｋwcは書込みカラムに対する制御ゲートの結合率、によ
ってセルの書込みカラムについての適当なバイアス電圧
が決定される。次に、ステップ３０８では、先のステッ
プ３０６にて計算された電圧が書込みカラムに印加され
る。プロセスは３１０で終了する。
【００３２】「実施例」ＥＥＰＲＯＭの制御ゲートは、
セルのセンスアンプ動作にしたがい約１．８２ボルトに
バイアスされる。セルについての浮遊ゲートに対する制
御ゲートの結合率は約０．７４である。セルについての
書込みカラムに対する制御ゲートの結合率は約０．１２
である。全モードにて最もよくセルのバランスを保つ書
込みカラムバイアス値は次の等式にて決定される。
セルのセンスアンプ動作にしたがい約１．８２ボルトに
バイアスされる。セルについての浮遊ゲートに対する制
御ゲートの結合率は約０．７４である。セルについての
書込みカラムに対する制御ゲートの結合率は約０．１２
である。全モードにて最もよくセルのバランスを保つ書
込みカラムバイアス値は次の等式にて決定される。
【００３３】Ｖwc≒（ｋcg＊Ｖcg）／（１−ｋwc）ここ
で、Ｖwcは書込みカラムのバイアス電圧、ｋcgは浮遊ゲ
ートに対する制御ゲートの結合率、Ｖcgは制御ゲートの
バイアス電圧ｋwcは書込みカラムに対する制御ゲートの
結合率である。この等式を用いて、計算された書込みカ
ラムバイアス値は、約１．５４となるはずである。
で、Ｖwcは書込みカラムのバイアス電圧、ｋcgは浮遊ゲ
ートに対する制御ゲートの結合率、Ｖcgは制御ゲートの
バイアス電圧ｋwcは書込みカラムに対する制御ゲートの
結合率である。この等式を用いて、計算された書込みカ
ラムバイアス値は、約１．５４となるはずである。
【００３４】上記記述は、ｎ型ソース、ｎ型ドレイン、
及びｐ型チャネルを有するＮＭＯＳトランジスタに関す
るものであることは留意すべきである。図示しないが、
ＥＥＰＲＯＭトランジスタはｐ型ソース、ｐ型ドレイ
ン、及びｎ型チャネルを有するＰＭＯＳトランジスタで
あってもよい。この場合、ＮＭＯＳについて特定されて
いるドーパント濃度は、ドーパント伝導型が逆となるだ
けでＰＭＯＳに対しても同様に有効に印加される。
及びｐ型チャネルを有するＮＭＯＳトランジスタに関す
るものであることは留意すべきである。図示しないが、
ＥＥＰＲＯＭトランジスタはｐ型ソース、ｐ型ドレイ
ン、及びｎ型チャネルを有するＰＭＯＳトランジスタで
あってもよい。この場合、ＮＭＯＳについて特定されて
いるドーパント濃度は、ドーパント伝導型が逆となるだ
けでＰＭＯＳに対しても同様に有効に印加される。
【００３５】以上、いくつかの発明の実施の形態に基づ
き本発明を説明したが、本発明の趣旨から逸脱しない範
囲で種々の変更改良が可能であることは理解されるべき
である。
き本発明を説明したが、本発明の趣旨から逸脱しない範
囲で種々の変更改良が可能であることは理解されるべき
である。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
デュアルローラインＥＥＰＲＯＭセルの誘電体窓上にお
けるストレスを低減することができる。
デュアルローラインＥＥＰＲＯＭセルの誘電体窓上にお
けるストレスを低減することができる。
【図１】 シングルローラインシングルポリシリコンＥ
ＥＰＲＯＭセルの断面斜視図である。
ＥＰＲＯＭセルの断面斜視図である。
【図２】 シングルローラインシングルポリシリコンＥ
ＥＰＲＯＭセル配置の平面図である。
ＥＰＲＯＭセル配置の平面図である。
【図３】 図１及び図２に図示するシングルローライン
ＥＥＰＲＯＭセルの概略回路図である。
ＥＥＰＲＯＭセルの概略回路図である。
【図４】 デュアルローラインシングルポリシリコンＥ
ＥＰＲＯＭセルの平面図である。
ＥＰＲＯＭセルの平面図である。
【図５】 図４に図示するデュアルローラインＥＥＰＲ
ＯＭセルの概略回路図である。
ＯＭセルの概略回路図である。
【図６】 本発明に従うデュアルローラインＥＥＰＲＯ
Ｍセルのバイアスプロセスのためのフローチャートであ
る。
Ｍセルのバイアスプロセスのためのフローチャートであ
る。
３２…浮遊ゲート、３４…トンネル伸長部、３５…Ｎ+
インプラント、３６…トンネル窓、３８…広域プレー
ト、４０…制御ゲート、４２…酸化膜、４４…ゲート、
４８…ソースライン、５０…ドレインライン、５６…書
込みカラム、２００…デュアルローラインＥＥＰＲＯＭ
セル、２０２…ワードライン（ローライン）、２０４…
書込みカラム選択ライン（第２ローライン）、Ｎ１…ワ
ードライン制御トランジスタ、Ｎ２…読出しトランジス
タ、Ｎ３…書込みカラムトランジスタ。
インプラント、３６…トンネル窓、３８…広域プレー
ト、４０…制御ゲート、４２…酸化膜、４４…ゲート、
４８…ソースライン、５０…ドレインライン、５６…書
込みカラム、２００…デュアルローラインＥＥＰＲＯＭ
セル、２０２…ワードライン（ローライン）、２０４…
書込みカラム選択ライン（第２ローライン）、Ｎ１…ワ
ードライン制御トランジスタ、Ｎ２…読出しトランジス
タ、Ｎ３…書込みカラムトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード ジー．スモレン アメリカ合衆国 94061 カリフォルニア 州 レッドウッド シティ オータム ド ライヴ 3812 (72)発明者 ミンチャン リャン アメリカ合衆国 95050 カリフォルニア 州 サンタクララ ゴルフ リンクス サ ークル 2461 (72)発明者 ジェイムス ディー．サンズベリー アメリカ合衆国 94028 カリフォルニア 州 ポートラ ヴァレー タグス コート 25 (72)発明者 ジョン イー．ターナー アメリカ合衆国 95060 カリフォルニア 州 サンタクルーズ サンタクルーズ ス トリート 116 (72)発明者 ジョン シー．コステロ アメリカ合衆国 95133 カリフォルニア 州 サンノゼ クリスタル クリーク ド ライヴ 2970 (72)発明者 ミロン ダブリュー．ウォン アメリカ合衆国 95131 カリフォルニア 州 サンノゼ マルコ ドライヴ 1680
Claims (10)
- 【請求項１】 制御ゲートと、前記制御ゲートに対して
容量接続されている浮遊ゲートとトンネル酸化膜によっ
て隔てられている記憶拡散領域に対して専用ローライン
を有するトランジスタを介して電気的に接続されている
書込みカラムとを有するデュアルローラインＥＥＰＲＯ
Ｍセルをバイアスするための方法であって、 前記制御ゲートに第１バイアス電圧を印加するステップ
と、 前記書込みカラムに第２バイアス電圧を印加するステッ
プと、 前記トランジスタを介して前記第２バイアス電圧を前記
記憶拡散領域へ印加するために前記第２バイアス電圧よ
りも高い電圧を前記専用ローラインに印加するステップ
とを備え、 前記制御ゲート及び前記書込みカラム間の電位差は約
０．６ボルト以下である、デュアルローラインＥＥＰＲ
ＯＭセルのバイアス方法。 - 【請求項２】 請求項１に記載のデュアルローラインＥ
ＥＰＲＯＭセルのバイアス方法において、 前記制御ゲートに印加される電圧は約１．０〜２．５ボ
ルトの間にあり、前記書込みカラムに印加される電圧は
約１．０〜２．５ボルトの間にあり、また、前記専用ロ
ーラインの電圧は約３．５ボルトである、デュアルロー
ラインＥＥＰＲＯＭセルのバイアス方法。 - 【請求項３】 制御ゲート及び書込みカラムを有するデ
ュアルローラインＥＥＰＲＯＭセルをバイアスするため
の方法であって、 前記制御ゲートに第１バイアス電圧を印加するステップ
と、 前記書込みカラムに第２バイアス電圧を印加するステッ
プとを備え、 前記制御ゲート及び前記書込みカラム間の電位差は約
０．６ボルト以下である、デュアルローラインＥＥＰＲ
ＯＭセルのバイアス方法。 - 【請求項４】 請求項１乃至請求項３のいずれかの請求
項に記載のデュアルローラインＥＥＰＲＯＭセルのバイ
アス方法において、 前記制御ゲートに印加される電圧は約１．８２ボルトで
あり、前記書込みカラムに印加される電圧は約１．５４
ボルトである、デュアルローラインＥＥＰＲＯＭセルの
バイアス方法 - 【請求項５】 制御ゲートと、前記制御ゲートに対して
容量接続されている浮遊ゲートとトンネル酸化膜によっ
て隔てられている記憶拡散領域に対して専用ローライン
を有するトランジスタを介して電気的に接続されている
書込みカラムを有するデュアルローラインＥＥＰＲＯＭ
セルのトンネル酸化膜電界のバランスを保持する方法で
あって、 前記制御ゲートに第１バイアス電圧を印加するステップ
と、 書込みカラムのバイアス電圧をＶwc浮遊ゲートに対する
制御ゲートの結合率をｋcg、書込みカラムに対する制御
ゲートの結合率をｋwcとするとき、等式、Ｖwc≒（ｋcg
＊Ｖcg）／（１−ｋwc）を用いて前記書込みカラムに印
加すべき第２バイアス電圧を決定するステップと、 前記書込みカラムに前記第２バイアス電圧を印加するス
テップと、 前記トランジスタを介して前記第２バイアス電圧を前記
記憶拡散領域へ印加するために前記第２バイアス電圧よ
りも高い電圧を前記専用ローラインに印加するステップ
とを備える、方法。 - 【請求項６】 請求項５に記載の方法において、前記制
御ゲート及び前記書込みカラム間の電位差は約０．６ボ
ルト以下である、方法。 - 【請求項７】 記憶拡散領域を有する半導体基板と、 前記記憶拡散領域上に形成されているトンネル誘電体窓
と、 前記トンネル誘電体窓上に形成されている浮遊ゲート
と、 第１バイアス電圧を有する制御ゲートと、 第２バイアス電圧を有する書込みカラムと、 前記第２バイアス電圧よりも高い第３電圧を有する専用
ローラインとを備え、 これにより、前記書込みカラムは前記専用ローラインに
より制御されるトランジスタを介して電気的に前記記憶
拡散領域に結合され、前記記憶拡散領域は前記トンネル
誘電体窓により前記浮遊ゲートと隔てられており、前記
浮遊ゲートは前記制御ゲートに容量的に結合され、 前記制御ゲート及び前記書込みカラム間の電位差は約
０．６ボルト以下である、デュアルローラインＥＥＰＲ
ＯＭセル。 - 【請求項８】 請求項７に記載のデュアルローラインＥ
ＥＰＲＯＭセルにおいて、 前記制御ゲートに印加される電圧は約１．０〜２．５ボ
ルトの間にあり、前記書込みカラムに印加される電圧は
約１．０〜２．５ボルトの間にあり、また、前記専用ロ
ーラインの電圧は約３．５ボルトである、デュアルロー
ラインＥＥＰＲＯＭセル。 - 【請求項９】 第１バイアス電圧を有する制御ゲート、 第２バイアス電圧を有する書込みカラムとを備え、 前記制御ゲート及び前記書込みカラム間の電位差は約
０．６ボルト以下である、デュアルローラインＥＥＰＲ
ＯＭセル。 - 【請求項１０】請求項７乃至請求項９のいずれかの請求
項に記載のデュアルローラインＥＥＰＲＯＭセルにおい
て、前記セルは、自身がプログラム又は消去されるとき
前記トンネル誘電体窓を横切る電界が全モードにてほぼ
同一であるようにバイアスされる、デュアルローライン
ＥＥＰＲＯＭセル。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4102697P | 1997-03-20 | 1997-03-20 | |
| US08/995870 | 1997-12-22 | ||
| US60/041026 | 1997-12-22 | ||
| US08/995,870 US5905675A (en) | 1997-03-20 | 1997-12-22 | Biasing scheme for reducing stress and improving reliability in EEPROM cells |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334678A true JPH10334678A (ja) | 1998-12-18 |
Family
ID=26717715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6997098A Pending JPH10334678A (ja) | 1997-03-20 | 1998-03-19 | Ｅｅｐｒｏｍセル及びｅｅｐｒｏｍセルのバイアス方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5905675A (ja) |
| EP (1) | EP0866466A3 (ja) |
| JP (1) | JPH10334678A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013033578A (ja) * | 2011-08-01 | 2013-02-14 | Ememory Technology Inc | フラッシュメモリ装置 |
| US8705289B2 (en) | 2011-08-01 | 2014-04-22 | Ememory Technology Inc. | Flash memory apparatus with programming voltage control generators |
| KR20140119577A (ko) * | 2013-04-01 | 2014-10-10 | 에스케이하이닉스 주식회사 | 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 |
| US9153327B2 (en) | 2011-08-01 | 2015-10-06 | Ememory Technology Inc. | Flash memory apparatus with voltage boost circuit |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268623B1 (en) | 1997-03-20 | 2001-07-31 | Altera Corporation | Apparatus and method for margin testing single polysilicon EEPROM cells |
| US6781883B1 (en) | 1997-03-20 | 2004-08-24 | Altera Corporation | Apparatus and method for margin testing single polysilicon EEPROM cells |
| US6147907A (en) * | 1999-10-29 | 2000-11-14 | Advanced Micro Devices, Inc. | Biasing scheme to reduce stress on non-selected cells during read |
| JP4530464B2 (ja) * | 2000-03-09 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US6794236B1 (en) * | 2002-06-03 | 2004-09-21 | Lattice Semiconductor Corporation | Eeprom device with improved capacitive coupling and fabrication process |
| FR2879338A1 (fr) * | 2004-12-14 | 2006-06-16 | St Microelectronics Sa | Cellule memoire eeprom comprenant une fenetre tunnel deportee |
| JP4215018B2 (ja) * | 2005-03-29 | 2009-01-28 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
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| US8169833B2 (en) * | 2009-10-01 | 2012-05-01 | Micron Technology, Inc. | Partitioning process to improve memory cell retention |
| US8971117B2 (en) | 2012-02-23 | 2015-03-03 | Micron Technology, Inc. | Apparatus and methods for applying a non-zero voltage differential across a memory cell not involved in an access operation |
| US9236453B2 (en) * | 2013-09-27 | 2016-01-12 | Ememory Technology Inc. | Nonvolatile memory structure and fabrication method thereof |
| GB2536492B (en) * | 2015-03-20 | 2017-10-18 | Pioneer Lining Tech Ltd | Method of laying lined pipeline |
| US11830555B2 (en) | 2021-06-25 | 2023-11-28 | Western Digital Technologies, Inc. | Bias for data retention in fuse ROM and flash memory |
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| US5742542A (en) * | 1995-07-03 | 1998-04-21 | Advanced Micro Devices, Inc. | Non-volatile memory cells using only positive charge to store data |
| US5764569A (en) * | 1996-09-24 | 1998-06-09 | Altera Corporation | Test structure and method to characterize charge gain in a non-volatile memory |
| US5761116A (en) * | 1996-10-07 | 1998-06-02 | Advanced Micro Devices, Inc. | Vpp only scalable EEPROM memory cell having transistors with thin tunnel gate oxide |
-
1997
- 1997-12-22 US US08/995,870 patent/US5905675A/en not_active Expired - Lifetime
-
1998
- 1998-03-19 JP JP6997098A patent/JPH10334678A/ja active Pending
- 1998-03-20 EP EP98302112A patent/EP0866466A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0866466A2 (en) | 1998-09-23 |
| EP0866466A3 (en) | 1999-07-28 |
| US5905675A (en) | 1999-05-18 |
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