JPH10334666A - アドレス遷移合成回路 - Google Patents
アドレス遷移合成回路Info
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- JPH10334666A JPH10334666A JP10113784A JP11378498A JPH10334666A JP H10334666 A JPH10334666 A JP H10334666A JP 10113784 A JP10113784 A JP 10113784A JP 11378498 A JP11378498 A JP 11378498A JP H10334666 A JPH10334666 A JP H10334666A
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- pmos transistor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- H—ELECTRICITY
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- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Computer Hardware Design (AREA)
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】プルアップ機能を行うＰＭＯＳトランジスタの
ゲート電圧を、プルアップ中には中間レベルに維持して
アドレス遷移合成信号をショットパルスに敏感に反応さ
せ、チップの誤動作を防止する。 【解決手段】プルアップ用のＰＭＯＳトランジスタＰ1
と、外部から入力するアドレス遷移信号ATD を合成する
アドレス遷移合成部１０と、アドレス遷移合成ノードAT
DSO 信号を遅延させる遅延部２０と、アドレス遷移合成
信号ATDSUMを外部回路に出力する信号出力部３０とを備
えるアドレス遷移合成回路において、ＰＭＯＳトランジ
スタＰ１の入力を中間レベルに維持させる入力信号発生
部４０を設ける。
ゲート電圧を、プルアップ中には中間レベルに維持して
アドレス遷移合成信号をショットパルスに敏感に反応さ
せ、チップの誤動作を防止する。 【解決手段】プルアップ用のＰＭＯＳトランジスタＰ1
と、外部から入力するアドレス遷移信号ATD を合成する
アドレス遷移合成部１０と、アドレス遷移合成ノードAT
DSO 信号を遅延させる遅延部２０と、アドレス遷移合成
信号ATDSUMを外部回路に出力する信号出力部３０とを備
えるアドレス遷移合成回路において、ＰＭＯＳトランジ
スタＰ１の入力を中間レベルに維持させる入力信号発生
部４０を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス遷移合成
回路に係るもので、より詳しくは、該アドレス遷移合成
回路の出力であるアドレス遷移合成信号のショットパル
スに対する反応性を向上させ、チップの誤動作を防止し
得るアドレス遷移合成回路に関するものである。
回路に係るもので、より詳しくは、該アドレス遷移合成
回路の出力であるアドレス遷移合成信号のショットパル
スに対する反応性を向上させ、チップの誤動作を防止し
得るアドレス遷移合成回路に関するものである。
【０００２】
【従来の技術】従来のアドレス遷移合成回路は、図３に
示したように、並列に連結されてチップイネーブル信号
CSB をそれぞれ反転する第１及び第２インバータＩＮ
１，ＩＮ２と、ソースに電源電圧Vcc が印加され、ノー
ドATDSO にドレインが連結されて前記第２インバータＩ
Ｎ２の出力信号をプルアップするＰＭＯＳトランジスタ
Ｐ１と、アドレス遷移信号（Address Transition Dete
ction ：以下、ATD と称する）ATD1〜ATDnがそれぞれゲ
ートに印加され、ソースは接地電圧(Vss) 端子に接続さ
れ、ドレインは前記ノードATDSO に並列に連結されて前
記第２インバータＩＮ２の出力信号をプルダウンする複
数のＮＭＯＳトランジスタＮ１〜Ｎｎをワイヤード・オ
ア接続して構成され、チップイネーブル信号CSB の反転
信号に基づいて前記プルアップ用ＰＭＯＳトランジスタ
Ｐ１の出力と前記各ＮＭＯＳトランジスタＮ１〜Ｎｎの
出力とを合成するアドレス遷移合成部１０と、前記ノー
ドATDSO に直列に連結された第３〜第６インバータＩＮ
３〜ＩＮ６を備え、該ノードATDSO 信号を遅延させてア
ドレス遷移合成信号のパルス幅を決定する遅延部２０
と、該遅延部２０の出力を反転する第７インバータＩＮ
７と、該第７インバータＩＮ７及び第１インバータＩＮ
１の出力を否定論理積して前記プルアップ用ＰＭＯＳト
ランジスタＰ１のゲートに出力するＮＡＮＤゲートＮＡ
１と、前記ノードATDSO の出力側に直列に連結された第
８インバータＩＮ８及び第９インバータＩＮ９を備え、
アドレス遷移合成信号ATDSUMを外部回路に出力する信号
出力部３０と、を備えて構成されていた。
示したように、並列に連結されてチップイネーブル信号
CSB をそれぞれ反転する第１及び第２インバータＩＮ
１，ＩＮ２と、ソースに電源電圧Vcc が印加され、ノー
ドATDSO にドレインが連結されて前記第２インバータＩ
Ｎ２の出力信号をプルアップするＰＭＯＳトランジスタ
Ｐ１と、アドレス遷移信号（Address Transition Dete
ction ：以下、ATD と称する）ATD1〜ATDnがそれぞれゲ
ートに印加され、ソースは接地電圧(Vss) 端子に接続さ
れ、ドレインは前記ノードATDSO に並列に連結されて前
記第２インバータＩＮ２の出力信号をプルダウンする複
数のＮＭＯＳトランジスタＮ１〜Ｎｎをワイヤード・オ
ア接続して構成され、チップイネーブル信号CSB の反転
信号に基づいて前記プルアップ用ＰＭＯＳトランジスタ
Ｐ１の出力と前記各ＮＭＯＳトランジスタＮ１〜Ｎｎの
出力とを合成するアドレス遷移合成部１０と、前記ノー
ドATDSO に直列に連結された第３〜第６インバータＩＮ
３〜ＩＮ６を備え、該ノードATDSO 信号を遅延させてア
ドレス遷移合成信号のパルス幅を決定する遅延部２０
と、該遅延部２０の出力を反転する第７インバータＩＮ
７と、該第７インバータＩＮ７及び第１インバータＩＮ
１の出力を否定論理積して前記プルアップ用ＰＭＯＳト
ランジスタＰ１のゲートに出力するＮＡＮＤゲートＮＡ
１と、前記ノードATDSO の出力側に直列に連結された第
８インバータＩＮ８及び第９インバータＩＮ９を備え、
アドレス遷移合成信号ATDSUMを外部回路に出力する信号
出力部３０と、を備えて構成されていた。
【０００３】このとき、前記遅延部20及び信号出力部30
のインバータは、偶数個（それぞれ４個及び２個）を備
えていた。以下、このように構成された従来のアドレス
遷移合成回路の動作を説明する。先ず、図４（Ａ）に示
したように、アドレス遷移合成部10に正常なアドレス遷
移信号ATD （図中一点鎖線で示す）が入力すると、初期
状態にハイだったノードATDSO は、アドレス遷移合成部
１０のいずれかのＮＭＯＳトランジスタのターンオン動
作によりプルダウンされてロー状態になる。
のインバータは、偶数個（それぞれ４個及び２個）を備
えていた。以下、このように構成された従来のアドレス
遷移合成回路の動作を説明する。先ず、図４（Ａ）に示
したように、アドレス遷移合成部10に正常なアドレス遷
移信号ATD （図中一点鎖線で示す）が入力すると、初期
状態にハイだったノードATDSO は、アドレス遷移合成部
１０のいずれかのＮＭＯＳトランジスタのターンオン動
作によりプルダウンされてロー状態になる。
【０００４】このロー状態のノードATDSO 信号が遅延部
２０により遅延された後、第７インバータＩＮ７を経て
反転され、ロー状態のチップイネーブル信号CSB が第１
インバータＩＮ１で反転された後、これら２つのハイレ
ベルの反転信号がＮＡＮＤゲートＮＡ１に入力すること
により、ＮＡＮＤゲートＮＡ１からロー状態の出力信号
がプルアップＰＭＯＳトランジスタＰ１のゲートに印加
してターンオンされ、ノードATDSO は再びハイの状態に
なる。
２０により遅延された後、第７インバータＩＮ７を経て
反転され、ロー状態のチップイネーブル信号CSB が第１
インバータＩＮ１で反転された後、これら２つのハイレ
ベルの反転信号がＮＡＮＤゲートＮＡ１に入力すること
により、ＮＡＮＤゲートＮＡ１からロー状態の出力信号
がプルアップＰＭＯＳトランジスタＰ１のゲートに印加
してターンオンされ、ノードATDSO は再びハイの状態に
なる。
【０００５】このようにして、アドレス遷移合成回路
は、アドレス遷移信号ATD1〜ATDnの入力で、信号出力部
３０の出力として図４（Ｃ）に示すような最終アドレス
遷移合成信号ATDSUMを発生する。このとき、ＰＭＯＳト
ランジスタＰ１がターンオンされるときのゲート入力電
圧（ソース−ゲート間電圧）は図４（Ｂ）に示すように
略電源電圧VCC （例えば５Ｖ）でハイレベルである。
は、アドレス遷移信号ATD1〜ATDnの入力で、信号出力部
３０の出力として図４（Ｃ）に示すような最終アドレス
遷移合成信号ATDSUMを発生する。このとき、ＰＭＯＳト
ランジスタＰ１がターンオンされるときのゲート入力電
圧（ソース−ゲート間電圧）は図４（Ｂ）に示すように
略電源電圧VCC （例えば５Ｖ）でハイレベルである。
【０００６】この場合、図４（Ａ）に破線で示すような
中間レベルの振幅のショットパルス（shot pulse）のア
ドレス遷移信号ATD が入力した時、ショットパルスが印
加されるプルダウン用の各ＮＭＯＳトランジスタＮ１〜
Ｎｎよりもプルアップ用ＰＭＯＳトランジスタＰ１の駆
動力が大きくなる。このため、アドレス遷移信号合成時
には、ノードATDSO は、プルアップ用のＰＭＯＳトラン
ジスタＰ１の出力によりハイレベルを維持することにな
るため、図４（Ｃ）に示したように、最終アドレス遷移
合成信号ATDSUMのパルス幅は増加されない。
中間レベルの振幅のショットパルス（shot pulse）のア
ドレス遷移信号ATD が入力した時、ショットパルスが印
加されるプルダウン用の各ＮＭＯＳトランジスタＮ１〜
Ｎｎよりもプルアップ用ＰＭＯＳトランジスタＰ１の駆
動力が大きくなる。このため、アドレス遷移信号合成時
には、ノードATDSO は、プルアップ用のＰＭＯＳトラン
ジスタＰ１の出力によりハイレベルを維持することにな
るため、図４（Ｃ）に示したように、最終アドレス遷移
合成信号ATDSUMのパルス幅は増加されない。
【０００７】一般のSRAM回路においては、ショットパル
スのアドレス遷移信号ATD が入力されると、SRAM回路の
ディコーディング部（図示されず）はディコーディング
信号を発生し、該ショットパルスに反応してワードライ
ン（word line)又はコラムセレクト（column select ）
信号によりメモリセルを選択し、コントロール部は、内
部回路を制御するアドレス遷移合成信号がショットパル
スのアドレス遷移信号ATD に反応して、外部回路を駆動
させるようになっている。
スのアドレス遷移信号ATD が入力されると、SRAM回路の
ディコーディング部（図示されず）はディコーディング
信号を発生し、該ショットパルスに反応してワードライ
ン（word line)又はコラムセレクト（column select ）
信号によりメモリセルを選択し、コントロール部は、内
部回路を制御するアドレス遷移合成信号がショットパル
スのアドレス遷移信号ATD に反応して、外部回路を駆動
させるようになっている。
【０００８】
【発明が解決しようとする課題】然るに、従来のアドレ
ス遷移合成回路においては、プルアップ用ＰＭＯＳトラ
ンジスタＰ１がターンオンされ、ショットパルスのアド
レス遷移信号ATD が入力すると、該ＰＭＯＳトランジス
タＰ１のゲート入力電圧がハイレベルの略電源電圧Vcc
であるため、ＰＭＯＳトランジスタＰ１の駆動力が、シ
ョットパルスの印加されたＮＭＯＳトランジスタＮ１〜
Ｎｎの駆動力よりも大きくなる。結果的に、最終のアド
レス遷移合成信号ATDSUMは、ショットパルスの入力にも
拘わらずパルス幅は増加されず、内部回路を制御する最
終のアドレス遷移合成信号がショットパルスのアドレス
遷移信号ATD に反応しないため、チップの誤動作が発生
するという不都合な点があった。
ス遷移合成回路においては、プルアップ用ＰＭＯＳトラ
ンジスタＰ１がターンオンされ、ショットパルスのアド
レス遷移信号ATD が入力すると、該ＰＭＯＳトランジス
タＰ１のゲート入力電圧がハイレベルの略電源電圧Vcc
であるため、ＰＭＯＳトランジスタＰ１の駆動力が、シ
ョットパルスの印加されたＮＭＯＳトランジスタＮ１〜
Ｎｎの駆動力よりも大きくなる。結果的に、最終のアド
レス遷移合成信号ATDSUMは、ショットパルスの入力にも
拘わらずパルス幅は増加されず、内部回路を制御する最
終のアドレス遷移合成信号がショットパルスのアドレス
遷移信号ATD に反応しないため、チップの誤動作が発生
するという不都合な点があった。
【０００９】従って、本発明の目的は、プルアップ中に
おけるプルアップ用ＰＭＯＳトランジスタのゲート印加
電圧を電源電圧より低い中間レベルに維持することで、
アドレス遷移合成信号をショットパルスに敏感に反応さ
せ、チップの誤動作を防止し得るアドレス遷移合成回路
を提供しようとするものである。
おけるプルアップ用ＰＭＯＳトランジスタのゲート印加
電圧を電源電圧より低い中間レベルに維持することで、
アドレス遷移合成信号をショットパルスに敏感に反応さ
せ、チップの誤動作を防止し得るアドレス遷移合成回路
を提供しようとするものである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１では、入力信号をプルアップ
するプルアップ用ＰＭＯＳトランジスタ（Ｐ１）と、前
記ＰＭＯＳトランジスタ（Ｐ１）によるプルアップ出力
と、外部から入力される各アドレス遷移信号により出力
される多段のＮＭＯＳトランジスタの出力とを合成して
出力するアドレス遷移合成部（１０）と、該アドレス遷
移合成部（１０）の出力信号を遅延させ当該遅延信号に
基づいて前記ＰＭＯＳトランジスタ（Ｐ１）を駆動させ
てアドレス遷移合成信号（ATD SUM)のパルス幅を決定す
る遅延部（２０）と、前記アドレス遷移合成信号（ATD
SUM)を外部回路に出力する信号出力部（３０）と、を備
えるアドレス遷移合成回路において、前記アドレス遷移
信号が入力した時に、前記プルアップ用ＰＭＯＳトラン
ジスタ（Ｐ１）の前記ゲート印加信号を電源電圧（Vcc)
より低い中間レベルに維持させる入力信号発生部（４
０）を備えて構成した。
るため、本発明の請求項１では、入力信号をプルアップ
するプルアップ用ＰＭＯＳトランジスタ（Ｐ１）と、前
記ＰＭＯＳトランジスタ（Ｐ１）によるプルアップ出力
と、外部から入力される各アドレス遷移信号により出力
される多段のＮＭＯＳトランジスタの出力とを合成して
出力するアドレス遷移合成部（１０）と、該アドレス遷
移合成部（１０）の出力信号を遅延させ当該遅延信号に
基づいて前記ＰＭＯＳトランジスタ（Ｐ１）を駆動させ
てアドレス遷移合成信号（ATD SUM)のパルス幅を決定す
る遅延部（２０）と、前記アドレス遷移合成信号（ATD
SUM)を外部回路に出力する信号出力部（３０）と、を備
えるアドレス遷移合成回路において、前記アドレス遷移
信号が入力した時に、前記プルアップ用ＰＭＯＳトラン
ジスタ（Ｐ１）の前記ゲート印加信号を電源電圧（Vcc)
より低い中間レベルに維持させる入力信号発生部（４
０）を備えて構成した。
【００１１】かかる構成では、プルアップ中において、
プルアップ用ＰＭＯＳトランジスタのゲート印加電圧
を、入力信号発生部により電源電圧より低い中間レベル
に維持することで、ＰＭＯＳトランジスタの駆動力を低
下させる。これにより、ショットパルスの入力による、
アドレス遷移合成部のＮＭＯＳトランジスタの出力状態
が、信号出力部から発生するアドレス遷移合成信号に反
映され、そのパルス幅が増加する。
プルアップ用ＰＭＯＳトランジスタのゲート印加電圧
を、入力信号発生部により電源電圧より低い中間レベル
に維持することで、ＰＭＯＳトランジスタの駆動力を低
下させる。これにより、ショットパルスの入力による、
アドレス遷移合成部のＮＭＯＳトランジスタの出力状態
が、信号出力部から発生するアドレス遷移合成信号に反
映され、そのパルス幅が増加する。
【００１２】前記アドレス遷移合成部（１０）は、請求
項２に記載されているように、多段のＮＭＯＳトランジ
スタのワイヤード・オア回路として形成することができ
る。また、前記遅延部（２０）及び信号出力部（３０）
は、請求項３に記載されているように、多段のインバー
タを備えて構成することができる。前記入力信号発生部
（４０）は、請求項４に記載されているように、電源電
圧（Vcc)端子にソースが共通に接続された第１ＰＭＯＳ
トランジスタ（Ｑ１）及び第２ＰＭＯＳトランジスタ
（Ｑ２）と、該第１ＰＭＯＳトランジスタ（Ｑ１）及び
第２ＰＭＯＳトランジスタ（Ｑ２）のドレインに共通に
接続されたノード（Ａ）と接地電圧（Vss)端子との間
に、相互に直列に接続された第１ＮＭＯＳトランジスタ
（Ｑ３）及び第２ＮＭＯＳトランジスタ（Ｑ４）と、前
記ノード（Ａ）と第２ＰＭＯＳトランジスタ（Ｑ２）の
ゲートの間に相互に直列に接続された２つのインバータ
（ＩＮ１０，ＩＮ１１）と、を備え、前記第１ＰＭＯＳ
トランジスタ（Ｑ１）のゲートには接地電圧（Vss)が印
加され、前記ノード（Ａ）の信号は前記２つのインバー
タ（ＩＮ１０，ＩＮ１１）を介して前記第２ＰＭＯＳト
ランジスタ（Ｑ２）のゲートにフィードバックされ、前
記第１ＮＭＯＳトランジスタ（Ｑ３）のゲートにはチッ
プイネーブル信号が反転して印加され、第２ＮＭＯＳト
ランジスタ（Ｑ４）のゲートには前記遅延部（２０）の
出力が反転して印加され、前記ノード（Ａ）が前記プル
アップ用ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続
されているように構成した。
項２に記載されているように、多段のＮＭＯＳトランジ
スタのワイヤード・オア回路として形成することができ
る。また、前記遅延部（２０）及び信号出力部（３０）
は、請求項３に記載されているように、多段のインバー
タを備えて構成することができる。前記入力信号発生部
（４０）は、請求項４に記載されているように、電源電
圧（Vcc)端子にソースが共通に接続された第１ＰＭＯＳ
トランジスタ（Ｑ１）及び第２ＰＭＯＳトランジスタ
（Ｑ２）と、該第１ＰＭＯＳトランジスタ（Ｑ１）及び
第２ＰＭＯＳトランジスタ（Ｑ２）のドレインに共通に
接続されたノード（Ａ）と接地電圧（Vss)端子との間
に、相互に直列に接続された第１ＮＭＯＳトランジスタ
（Ｑ３）及び第２ＮＭＯＳトランジスタ（Ｑ４）と、前
記ノード（Ａ）と第２ＰＭＯＳトランジスタ（Ｑ２）の
ゲートの間に相互に直列に接続された２つのインバータ
（ＩＮ１０，ＩＮ１１）と、を備え、前記第１ＰＭＯＳ
トランジスタ（Ｑ１）のゲートには接地電圧（Vss)が印
加され、前記ノード（Ａ）の信号は前記２つのインバー
タ（ＩＮ１０，ＩＮ１１）を介して前記第２ＰＭＯＳト
ランジスタ（Ｑ２）のゲートにフィードバックされ、前
記第１ＮＭＯＳトランジスタ（Ｑ３）のゲートにはチッ
プイネーブル信号が反転して印加され、第２ＮＭＯＳト
ランジスタ（Ｑ４）のゲートには前記遅延部（２０）の
出力が反転して印加され、前記ノード（Ａ）が前記プル
アップ用ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続
されているように構成した。
【００１３】更に、請求項５に記載されているように、
前記入力信号発生部（４０）は、前記第１ＮＭＯＳトラ
ンジスタ（Ｑ３）と、該第１ＮＭＯＳトランジスタ（Ｑ
３）の出力信号がフィードバックされる第２ＰＭＯＳト
ランジスタ（Ｑ２）とが同時にターンオンされることに
より、前記プルアップ用ＰＭＯＳトランジスタ（Ｐ１）
の入力信号を前記中間レベルに維持するよう構成するこ
とができる。
前記入力信号発生部（４０）は、前記第１ＮＭＯＳトラ
ンジスタ（Ｑ３）と、該第１ＮＭＯＳトランジスタ（Ｑ
３）の出力信号がフィードバックされる第２ＰＭＯＳト
ランジスタ（Ｑ２）とが同時にターンオンされることに
より、前記プルアップ用ＰＭＯＳトランジスタ（Ｐ１）
の入力信号を前記中間レベルに維持するよう構成するこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて説明する。本実施形態に係るアドレス遷移合成
回路は、図１に示したように、並列に連結されて入力信
号としてのチップイネーブル信号CSB をそれぞれ反転す
る第１及び第２インバータＩＮ１、ＩＮ２と、第２イン
バータＩＮ２の出力信号をプルアップするプルアップ用
ＰＭＯＳトランジスタＰ１と、該ＰＭＯＳトランジスタ
Ｐ１の出力及びアドレス遷移信号ATD1-ATDn に基づく多
段のＮＭＯＳトランジスタＮ１〜Ｎｎの出力を合成する
アドレス遷移合成部１０と、ノードATDSO に直列に接続
された第３〜第６インバータＩＮ３〜ＩＮ６を備え、ア
ドレス遷移合成ノードATDSO 信号を遅延してアドレス遷
移合成信号ATDSUMのパルス幅を決定する遅延部２０と、
該遅延部２０の出力を反転する第７インバータＩＮ７
と、ノードATDSOの出力側に直列に接続された第８イン
バータＩＮ８と第９インバータＩＮ９と、アドレス遷移
合成信号ATDSUMを外部に出力する信号出力部３０と、前
記ＰＭＯＳトランジスタＰ１のゲート印加電圧を中間レ
ベルに維持させる入力信号発生部４０と、を備えて構成
されている。尚、入力信号発生部４０を除いた他の構成
は、図３に示した従来のアドレス遷移合成回路と同様の
構成であり、これらについは、図３と同一符号を用いて
説明を省略する。
を用いて説明する。本実施形態に係るアドレス遷移合成
回路は、図１に示したように、並列に連結されて入力信
号としてのチップイネーブル信号CSB をそれぞれ反転す
る第１及び第２インバータＩＮ１、ＩＮ２と、第２イン
バータＩＮ２の出力信号をプルアップするプルアップ用
ＰＭＯＳトランジスタＰ１と、該ＰＭＯＳトランジスタ
Ｐ１の出力及びアドレス遷移信号ATD1-ATDn に基づく多
段のＮＭＯＳトランジスタＮ１〜Ｎｎの出力を合成する
アドレス遷移合成部１０と、ノードATDSO に直列に接続
された第３〜第６インバータＩＮ３〜ＩＮ６を備え、ア
ドレス遷移合成ノードATDSO 信号を遅延してアドレス遷
移合成信号ATDSUMのパルス幅を決定する遅延部２０と、
該遅延部２０の出力を反転する第７インバータＩＮ７
と、ノードATDSOの出力側に直列に接続された第８イン
バータＩＮ８と第９インバータＩＮ９と、アドレス遷移
合成信号ATDSUMを外部に出力する信号出力部３０と、前
記ＰＭＯＳトランジスタＰ１のゲート印加電圧を中間レ
ベルに維持させる入力信号発生部４０と、を備えて構成
されている。尚、入力信号発生部４０を除いた他の構成
は、図３に示した従来のアドレス遷移合成回路と同様の
構成であり、これらについは、図３と同一符号を用いて
説明を省略する。
【００１５】入力信号発生部４０は、ソースが電源電圧
Vcc 端子に並列に接続された第１ＰＭＯＳトランジスタ
Ｑ１及び第２ＰＭＯＳトランジスタＱ２と、第１ＰＭＯ
ＳトランジスタＱ１及び第２ＰＭＯＳトランジスタＱ２
のドレインに共通に接続されたノードＡと接地電圧Vss
端子との間に、相互に直列に接続された第１ＮＭＯＳト
ランジスタＱ３及び第２ＮＭＯＳトランジスタＱ４と、
ノードＡと第２ＰＭＯＳトランジスタＱ２のゲートの間
に接続された第１０及び第１１インバータＩＮ１０，Ｉ
Ｎ１１と、を備えている。
Vcc 端子に並列に接続された第１ＰＭＯＳトランジスタ
Ｑ１及び第２ＰＭＯＳトランジスタＱ２と、第１ＰＭＯ
ＳトランジスタＱ１及び第２ＰＭＯＳトランジスタＱ２
のドレインに共通に接続されたノードＡと接地電圧Vss
端子との間に、相互に直列に接続された第１ＮＭＯＳト
ランジスタＱ３及び第２ＮＭＯＳトランジスタＱ４と、
ノードＡと第２ＰＭＯＳトランジスタＱ２のゲートの間
に接続された第１０及び第１１インバータＩＮ１０，Ｉ
Ｎ１１と、を備えている。
【００１６】第１ＰＭＯＳトランジスタＱ１のゲートに
は接地電圧Vss が印加されている。ノードＡの信号は、
第１０及び第１１インバータＩＮ１０，ＩＮ１１を経て
第２ＰＭＯＳトランジスタＱ２のゲートにフィードバッ
クされる。第１ＮＭＯＳトランジスタＱ３のゲートに
は、チップイネーブル信号CSB が第１インバータＩＮ１
により反転して印加され、第２ＮＭＯＳトランジスタＱ
４のゲートには、遅延部２０の出力が第７インバータＩ
Ｎ７により反転して印加される。
は接地電圧Vss が印加されている。ノードＡの信号は、
第１０及び第１１インバータＩＮ１０，ＩＮ１１を経て
第２ＰＭＯＳトランジスタＱ２のゲートにフィードバッ
クされる。第１ＮＭＯＳトランジスタＱ３のゲートに
は、チップイネーブル信号CSB が第１インバータＩＮ１
により反転して印加され、第２ＮＭＯＳトランジスタＱ
４のゲートには、遅延部２０の出力が第７インバータＩ
Ｎ７により反転して印加される。
【００１７】第１及び第２ＰＭＯＳトランジスタＱ１，
Ｑ２及び第１ＮＭＯＳトランジスタＱ３のドレインに共
通に接続されたノードＡがプルアップ用ＰＭＯＳトラン
ジスタＰ１のゲートに接続されている。以下、このよう
に構成された本実施形態に係るアドレス遷移合成回路の
動作を説明する。
Ｑ２及び第１ＮＭＯＳトランジスタＱ３のドレインに共
通に接続されたノードＡがプルアップ用ＰＭＯＳトラン
ジスタＰ１のゲートに接続されている。以下、このよう
に構成された本実施形態に係るアドレス遷移合成回路の
動作を説明する。
【００１８】初期に接地電圧Vss がゲートに印加され、
常にターンオン状態の第１ＰＭＯＳトランジスタＱ１の
出力により、各ＰＭＯＳトランジスタＰ１、Ｑ2 は、タ
ーンオフ状態となる。この状態で、ローレベルのチップ
イネーブル信号CSB の入力によりに回路が動作される
と、第１インバータＩＮ１からチップイネーブル信号CB
S の反転されたハイ状態の信号により、第１ＮＭＯＳト
ランジスタＱ3 がターンオン状態に維持される。また、
第２インバータＩＮ２で反転されたハイ状態の信号によ
り、図２（Ａ）に示したようにノードATDSO がハイ状態
になる。この状態で、図２（Ａ）の一点鎖線で示す正常
なアドレス遷移信号ATD が入力されると、アドレス遷移
合成部１０のプルダウン機能によってノードATDSO がロ
ーになる。次いで、ノードATDSO のロー状態の信号が遅
延部２０を経て遅延された後、第７インバータＩＮ７に
よって反転されて入力信号発生部４０に入力し、第２Ｎ
ＭＯＳトランジスタＱ４がターンオンする。このとき、
第１ＮＭＯＳトランジスタＱ３は第１インバータＩＮ１
のハイ状態の出力の印加により既にターンオンしてい
る。従って、第１ＮＭＯＳトランジスタＱ３の出力（ノ
ードＡ）がロー状態となり、第１０及び第１１インバー
タＩＮ１０，ＩＮ１１を経て順次遅延され、第２ＰＭＯ
ＳトランジスタＱ２のゲートにフィードバックされ、第
２ＰＭＯＳトランジスタＱ２もターンオンされる。
常にターンオン状態の第１ＰＭＯＳトランジスタＱ１の
出力により、各ＰＭＯＳトランジスタＰ１、Ｑ2 は、タ
ーンオフ状態となる。この状態で、ローレベルのチップ
イネーブル信号CSB の入力によりに回路が動作される
と、第１インバータＩＮ１からチップイネーブル信号CB
S の反転されたハイ状態の信号により、第１ＮＭＯＳト
ランジスタＱ3 がターンオン状態に維持される。また、
第２インバータＩＮ２で反転されたハイ状態の信号によ
り、図２（Ａ）に示したようにノードATDSO がハイ状態
になる。この状態で、図２（Ａ）の一点鎖線で示す正常
なアドレス遷移信号ATD が入力されると、アドレス遷移
合成部１０のプルダウン機能によってノードATDSO がロ
ーになる。次いで、ノードATDSO のロー状態の信号が遅
延部２０を経て遅延された後、第７インバータＩＮ７に
よって反転されて入力信号発生部４０に入力し、第２Ｎ
ＭＯＳトランジスタＱ４がターンオンする。このとき、
第１ＮＭＯＳトランジスタＱ３は第１インバータＩＮ１
のハイ状態の出力の印加により既にターンオンしてい
る。従って、第１ＮＭＯＳトランジスタＱ３の出力（ノ
ードＡ）がロー状態となり、第１０及び第１１インバー
タＩＮ１０，ＩＮ１１を経て順次遅延され、第２ＰＭＯ
ＳトランジスタＱ２のゲートにフィードバックされ、第
２ＰＭＯＳトランジスタＱ２もターンオンされる。
【００１９】このように、第１ＮＭＯＳトランジスタＱ
３と第２ＰＭＯＳトランジスタＱ２が同時にターンオン
され、ノードＡの電圧は電源電圧Vcc より低い中間レベ
ルになる。この場合、第１ＰＭＯＳトランジスタＱ１の
サイズは、極めて小さいため、ノードＡの電圧レベルに
は影響を与えない。ノードＡの電圧レベルは、第１及び
第２ＮＭＯＳトランジスタＱ３、Ｑ４及び第２ＰＭＯＳ
トランジスタＱ２のターンオン抵抗比により決定され
る。
３と第２ＰＭＯＳトランジスタＱ２が同時にターンオン
され、ノードＡの電圧は電源電圧Vcc より低い中間レベ
ルになる。この場合、第１ＰＭＯＳトランジスタＱ１の
サイズは、極めて小さいため、ノードＡの電圧レベルに
は影響を与えない。ノードＡの電圧レベルは、第１及び
第２ＮＭＯＳトランジスタＱ３、Ｑ４及び第２ＰＭＯＳ
トランジスタＱ２のターンオン抵抗比により決定され
る。
【００２０】次いで、この中間レベルのノードＡ信号に
よりプルアップ用ＰＭＯＳトランジスタＰ１は中間レベ
ルよりも若干ハイレベルの方向にターンオンされ、該プ
ルアップ用ＰＭＯＳトランジスタＰ１のゲート入力電圧
は、図２（Ｂ）に示したように、第１及び第２ＮＭＯＳ
トランジスタＱ３，Ｑ４及び第２ＰＭＯＳトランジスタ
Ｑ２の電圧レベルの影響を受けて、従来より低いレベル
の中間レベルを維持する。
よりプルアップ用ＰＭＯＳトランジスタＰ１は中間レベ
ルよりも若干ハイレベルの方向にターンオンされ、該プ
ルアップ用ＰＭＯＳトランジスタＰ１のゲート入力電圧
は、図２（Ｂ）に示したように、第１及び第２ＮＭＯＳ
トランジスタＱ３，Ｑ４及び第２ＰＭＯＳトランジスタ
Ｑ２の電圧レベルの影響を受けて、従来より低いレベル
の中間レベルを維持する。
【００２１】従って、ＰＭＯＳトランジスタＰ１のゲー
ト入力電圧が中間レベルであるため、本実施形態におけ
るＰＭＯＳトランジスタＰ１の駆動力は、ゲート入力電
圧Vcc がハイレベルである場合の従来の駆動力よりも低
下する。このように、プルアップ用ＰＭＯＳトランジス
タＰ１が中間レベルのゲート入力電圧でターンオンされ
ると、ＰＭＯＳトランジスタＰ１の駆動力が低下するた
め、ショットパルスのアドレス遷移信号ATD が印加され
る複数のプルダウン用ＮＭＯＳトランジスタＮ１〜Ｎｎ
の駆動力は相対的に増加される。
ト入力電圧が中間レベルであるため、本実施形態におけ
るＰＭＯＳトランジスタＰ１の駆動力は、ゲート入力電
圧Vcc がハイレベルである場合の従来の駆動力よりも低
下する。このように、プルアップ用ＰＭＯＳトランジス
タＰ１が中間レベルのゲート入力電圧でターンオンされ
ると、ＰＭＯＳトランジスタＰ１の駆動力が低下するた
め、ショットパルスのアドレス遷移信号ATD が印加され
る複数のプルダウン用ＮＭＯＳトランジスタＮ１〜Ｎｎ
の駆動力は相対的に増加される。
【００２２】このため、ショットパルスのアドレス遷移
信号ATD が入力すると、アドレス遷移合成部１０のＮＭ
ＯＳトランジスタＮ１〜Ｎｎの駆動力によってアドレス
遷移合成信号ATDSUMは、図２（Ｃ）に示したように、シ
ョットパルスの間、ローを維持して、最終的なアドレス
遷移合成信号ATDSUMは、ショットパルスの分だけパルス
幅が増加されるようになる。
信号ATD が入力すると、アドレス遷移合成部１０のＮＭ
ＯＳトランジスタＮ１〜Ｎｎの駆動力によってアドレス
遷移合成信号ATDSUMは、図２（Ｃ）に示したように、シ
ョットパルスの間、ローを維持して、最終的なアドレス
遷移合成信号ATDSUMは、ショットパルスの分だけパルス
幅が増加されるようになる。
【００２３】従って、本実施形態に係るアドレス遷移合
成回路においては、プルアップ用ＰＭＯＳトランジスタ
Ｐ１がオンになると（即ち、ＰＭＯＳトランジスタＰ１
のプルアップが行われる間）、ＰＭＯＳトランジスタＰ
１のゲート入力電圧レベルが従来より低い中間レベルに
維持され、ショットパルスのアドレス遷移信号ATD が入
力した時にアドレス遷移合成信号のパルス幅が増加する
ため、アドレス遷移合成信号のショットパルスに対する
反応性を向上させることができる。従って、ディコーデ
ィング信号と制御信号間の不一致を防止し、延いては、
チップの誤動作を防止し得るという効果がある。
成回路においては、プルアップ用ＰＭＯＳトランジスタ
Ｐ１がオンになると（即ち、ＰＭＯＳトランジスタＰ１
のプルアップが行われる間）、ＰＭＯＳトランジスタＰ
１のゲート入力電圧レベルが従来より低い中間レベルに
維持され、ショットパルスのアドレス遷移信号ATD が入
力した時にアドレス遷移合成信号のパルス幅が増加する
ため、アドレス遷移合成信号のショットパルスに対する
反応性を向上させることができる。従って、ディコーデ
ィング信号と制御信号間の不一致を防止し、延いては、
チップの誤動作を防止し得るという効果がある。
【００２４】
【発明の効果】以上説明したように、本発明に係るアド
レス遷移合成回路によれば、プルアップを行うＰＭＯＳ
トランジスタのゲート電圧を、プルアップの間、従来よ
り低い中間レベルに維持して、ショットパルスのアドレ
ス遷移信号が入力した時にショットパルスの分だけアド
レス遷移合成信号のパルス幅を増加させるようになって
いるため、アドレス遷移合成信号がショットパルスに敏
感に反応することになり、ディコーディング信号と制御
信号間の不一致を防止し、延いては、チップの誤動作を
防止し得るという効果がある。
レス遷移合成回路によれば、プルアップを行うＰＭＯＳ
トランジスタのゲート電圧を、プルアップの間、従来よ
り低い中間レベルに維持して、ショットパルスのアドレ
ス遷移信号が入力した時にショットパルスの分だけアド
レス遷移合成信号のパルス幅を増加させるようになって
いるため、アドレス遷移合成信号がショットパルスに敏
感に反応することになり、ディコーディング信号と制御
信号間の不一致を防止し、延いては、チップの誤動作を
防止し得るという効果がある。
【図１】本発明の一実施形態に係るアドレス遷移合成回
路の回路図である。
路の回路図である。
【図２】（Ａ）〜（Ｃ）は図１に示したアドレス遷移合
成回路の動作波形図である。
成回路の動作波形図である。
【図３】従来のアドレス遷移合成回路の回路図である。
【図４】（Ａ）〜（Ｃ）は従来のアドレス遷移合成回路
の動作波形図である。
の動作波形図である。
１０：アドレス遷移合成部 ２０：遅延部 ３０：信号出力部 ４０：入力信号発生部 Ｐ１：ＰＭＯＳトランジスタ Ｑ１：第１ＰＭＯＳトランジスタ Ｑ２：第２ＰＭＯＳトランジスタ Ｎ１〜Ｎｎ：ＮＭＯＳトランジスタ Ｑ３：第１ＮＭＯＳトランジスタ Ｑ４：第２ＮＭＯＳトランジスタ ＩＮ１〜ＩＮ１１：インバータ Ａ：ノード
Claims (5)
- 【請求項１】 入力信号をプルアップするプルアップ用
ＰＭＯＳトランジスタ（Ｐ１）と、 前記ＰＭＯＳトランジスタ（Ｐ１）によるプルアップ出
力と、外部から入力される各アドレス遷移信号により出
力される多段のＮＭＯＳトランジスタの出力とを合成し
て出力するアドレス遷移合成部（１０）と、 該アドレス遷移合成部（１０）の出力信号を遅延させ当
該遅延信号に基づいて前記ＰＭＯＳトランジスタ（Ｐ
１）を駆動させてアドレス遷移合成信号（ATD SUM)のパ
ルス幅を決定する遅延部（２０）と、 前記アドレス遷移合成信号（ATD SUM)を外部回路に出力
する信号出力部（３０）と、を備えるアドレス遷移合成
回路において、 前記アドレス遷移信号が入力した時に、前記プルアップ
用ＰＭＯＳトランジスタ（Ｐ１）の前記ゲート印加信号
を電源電圧（Vcc)より低い中間レベルに維持させる入力
信号発生部（４０）を備えることを特徴とするアドレス
遷移合成回路。 - 【請求項２】 前記アドレス遷移合成部（１０）は、前
記多段のＮＭＯＳトランジスタのワイヤード・オア回路
であることを特徴とする請求項１記載のアドレス遷移合
成回路。 - 【請求項３】 前記遅延部（２０）及び信号出力部（３
０）は、それぞれ多段のインバータを備えて構成される
ことを特徴とする請求項１又は２記載のアドレス遷移合
成回路。 - 【請求項４】 前記入力信号発生部（４０）は、 電源電圧（Vcc)端子にソースが共通に接続された第１Ｐ
ＭＯＳトランジスタ（Ｑ１）及び第２ＰＭＯＳトランジ
スタ（Ｑ２）と、 該第１ＰＭＯＳトランジスタ（Ｑ１）及び第２ＰＭＯＳ
トランジスタ（Ｑ２）のドレインに共通に接続されたノ
ード（Ａ）と接地電圧（Vss)端子との間に、相互に直列
に接続された第１ＮＭＯＳトランジスタ（Ｑ３）及び第
２ＮＭＯＳトランジスタ（Ｑ４）と、 前記ノード（Ａ）と第２ＰＭＯＳトランジスタ（Ｑ２）
のゲートの間に相互に直列に接続された２つのインバー
タ（ＩＮ１０，ＩＮ１１）と、を備え、 前記第１ＰＭＯＳトランジスタ（Ｑ１）のゲートには接
地電圧（Vss)が印加され、 前記ノード（Ａ）の信号は前記２つのインバータ（ＩＮ
１０，ＩＮ１１）を介して前記第２ＰＭＯＳトランジス
タ（Ｑ２）のゲートにフィードバックされ、 前記第１ＮＭＯＳトランジスタ（Ｑ３）のゲートにはチ
ップイネーブル信号が反転して印加され、 第２ＮＭＯＳトランジスタ（Ｑ４）のゲートには前記遅
延部（２０）の出力が反転して印加され、 前記ノード（Ａ）が前記プルアップ用ＰＭＯＳトランジ
スタ（Ｐ１）のゲートに接続されていることを特徴とす
る請求項１記載のアドレス遷移合成回路。 - 【請求項５】 前記入力信号発生部（４０）は、前記第
１ＮＭＯＳトランジスタ（Ｑ３）と、該第１ＮＭＯＳト
ランジスタ（Ｑ３）の出力信号がフィードバックされる
第２ＰＭＯＳトランジスタ（Ｑ２）とが同時にターンオ
ンされることにより、前記プルアップ用ＰＭＯＳトラン
ジスタ（Ｐ１）の入力信号を前記中間レベルに維持する
ことを特徴とする請求項４記載のアドレス遷移合成回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015621A KR100271625B1 (ko) | 1997-04-25 | 1997-04-25 | 어드레스 천이 합성회로 |
| KR15621/1997 | 1997-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334666A true JPH10334666A (ja) | 1998-12-18 |
| JP3127369B2 JP3127369B2 (ja) | 2001-01-22 |
Family
ID=19503954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113784A Expired - Fee Related JP3127369B2 (ja) | 1997-04-25 | 1998-04-23 | アドレス遷移合成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6054878A (ja) |
| JP (1) | JP3127369B2 (ja) |
| KR (1) | KR100271625B1 (ja) |
| CN (1) | CN1114270C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432974B1 (ko) * | 1997-06-24 | 2004-07-30 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 디코더 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262994A (en) * | 1992-01-31 | 1993-11-16 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a multiplexer for selecting an output for a redundant memory access |
| US5448529A (en) * | 1994-11-17 | 1995-09-05 | Alliance Semiconductor Corporation | High speed and hierarchical address transition detection circuit |
| KR0146535B1 (ko) * | 1995-05-27 | 1998-09-15 | 김광호 | 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 |
| US5590089A (en) * | 1995-07-25 | 1996-12-31 | Micron Quantum Devices Inc. | Address transition detection (ATD) circuit |
| US5604712A (en) * | 1995-09-13 | 1997-02-18 | Lsi Logic Corporation | Fast word line decoder for memory devices |
| EP0794618B1 (en) * | 1996-03-06 | 2001-09-12 | STMicroelectronics S.r.l. | Address transition detection circuit |
| DE69627350D1 (de) * | 1996-11-27 | 2003-05-15 | St Microelectronics Srl | Verfahren und Vorrichtung zur Erzeugung eines Addressenübergangssynchronisationsignals (ATD) |
-
1997
- 1997-04-25 KR KR1019970015621A patent/KR100271625B1/ko not_active IP Right Cessation
- 1997-11-06 CN CN97120126A patent/CN1114270C/zh not_active Expired - Fee Related
-
1998
- 1998-04-02 US US09/053,623 patent/US6054878A/en not_active Expired - Lifetime
- 1998-04-23 JP JP10113784A patent/JP3127369B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127369B2 (ja) | 2001-01-22 |
| KR19980078170A (ko) | 1998-11-16 |
| CN1198041A (zh) | 1998-11-04 |
| CN1114270C (zh) | 2003-07-09 |
| KR100271625B1 (ko) | 2000-12-01 |
| US6054878A (en) | 2000-04-25 |
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