JPH10333793A - Bus interface circuit - Google Patents
Bus interface circuitInfo
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- JPH10333793A JPH10333793A JP14395897A JP14395897A JPH10333793A JP H10333793 A JPH10333793 A JP H10333793A JP 14395897 A JP14395897 A JP 14395897A JP 14395897 A JP14395897 A JP 14395897A JP H10333793 A JPH10333793 A JP H10333793A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はバスインタフェース
回路に関し、特にパーソナルコンピュータの拡張バスイ
ンタフェース回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus interface circuit, and more particularly to an extended bus interface circuit for a personal computer.
【0002】[0002]
【従来の技術】従来のパソコンにおける拡張バスインタ
フェース回路においては、1つのバスインタフェース機
能のみを所有するものとされており、バスインタフェー
スに信号の追加を行う必要がある新規機能を追加する場
合には、新たに専用のバスインタフェースを物理的に設
けていた。2. Description of the Related Art In a conventional personal computer, an extended bus interface circuit has only one bus interface function. When a new function that needs to add a signal to the bus interface is added, In addition, a dedicated bus interface has been newly provided physically.
【0003】[0003]
【発明が解決しようとする課題】上述したようにパソコ
ンにおけるバスインタフェースは1つのバスインタフェ
ース機能のみを所有する構成であるために、バスインタ
フェース回路に信号の追加が必要となるような新規機能
を実現しようとする場合には新たに専用のバスインタフ
ェースを物理的に設けなければならず、無駄が多く、手
間がかかるという問題点がある。Since the bus interface in the personal computer has only one bus interface function as described above, a new function that requires addition of a signal to the bus interface circuit is realized. If this is attempted, a new dedicated bus interface must be physically provided, which is wasteful and time-consuming.
【0004】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、1つのバスイ
ンタフェースにて、新たに専用のバスインタフェースを
物理的に設けることなく複数の機能を使用することので
きるバスインタフェース回路を構築することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and a plurality of functions can be provided with a single bus interface without physically providing a new dedicated bus interface. It is an object of the present invention to construct a bus interface circuit that can use the bus interface circuit.
【0005】[0005]
【課題を解決するための手段】本発明のバスインタフェ
ース回路は、それぞれ異なる機能を実現するための複数
のバスインタフェースについて共通に使用され、システ
ム側と拡張バス側との間に常設される共通バスと、前記
複数のバスインタフェースについて各機能毎に必要とさ
れる複数の機能バスと、前記複数の機能バスのいずれか
を選択してシステム側と拡張バス側との間に設定するセ
レクタ回路とを有することを特徴とする。A bus interface circuit according to the present invention is used in common for a plurality of bus interfaces for realizing different functions, and is provided between a system side and an expansion bus side. And a plurality of function buses required for each function with respect to the plurality of bus interfaces, and a selector circuit for selecting any of the plurality of function buses and setting between the system side and the expansion bus side. It is characterized by having.
【0006】この場合、複数の機能バスおよびセレクタ
回路はシステム側に設けられ、前記セレクタ回路は拡張
バス側より供給されるセレクト信号に応じて複数の機能
バスのいずれかを選択してシステム側と拡張バス側との
間に設定することとしてもよい。In this case, a plurality of function buses and a selector circuit are provided on the system side, and the selector circuit selects one of the plurality of function buses in response to a select signal supplied from the extension bus side to connect with the system side. It may be set between the extension bus side.
【0007】「作用」上記のように構成される本発明に
おいては、セレクタ回路に選択された機能バスがシステ
ム側と拡張バス側との間に設定され、システム側と拡張
バス側との間のバスインタフェースの種類は設定された
機能バスに応じたものとなり、従来のようにバスインタ
フェースのすべてを設ける必要がない。In the present invention configured as described above, the function bus selected by the selector circuit is set between the system side and the expansion bus side, and the function bus selected between the system side and the expansion bus side is set. The type of the bus interface depends on the set function bus, and it is not necessary to provide all the bus interfaces as in the related art.
【0008】[0008]
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the drawings.
【0009】図1は本発明の一実施例の構成を示す図で
ある。本実施例は、拡張バス側とシステム側との間に設
けられるもので、拡張バス側の複数の機能を共通に使用
する共通バス102と、システム側に設けられて機能ご
とに使い分けられる多用バス101とを備えている。FIG. 1 is a diagram showing the configuration of one embodiment of the present invention. The present embodiment is provided between the expansion bus side and the system side, and includes a common bus 102 that commonly uses a plurality of functions of the expansion bus side, and a multi-purpose bus that is provided on the system side and selectively used for each function. 101.
【0010】図1中、11はセレクタ回路であり、拡張
バス側より供給されるセレクト信号S1の内容に応じ
て、それぞれ異なる機能を実現するための機能バス1と
機能バス2のいずれかを選択して多用バス101へ割り
当てる。In FIG. 1, reference numeral 11 denotes a selector circuit, which selects one of a function bus 1 and a function bus 2 for realizing different functions according to the contents of a select signal S1 supplied from the extension bus side. And assign it to the multi-use bus 101.
【0011】次に、本実施例の動作について、セレクタ
回路11の構成を示す回路図である図2を参照して詳細
に説明する。Next, the operation of this embodiment will be described in detail with reference to FIG. 2 which is a circuit diagram showing the configuration of the selector circuit 11.
【0012】図2中、21は出力バッファであり、機能
バス1側から供給される駆動信号を多用バス101へ出
力する。22は入力バッファであり、拡張バス側から供
給される駆動信号を機能バス1へ出力する。23はイン
バータであり、その出力端子は出力バッファ21の出力
イネーブル端子に接続され、出力バッファ21と入力バ
ッファ22を排他的に動作させる。In FIG. 2, reference numeral 21 denotes an output buffer, which outputs a drive signal supplied from the function bus 1 to the multipurpose bus 101. An input buffer 22 outputs a drive signal supplied from the extension bus to the function bus 1. Reference numeral 23 denotes an inverter whose output terminal is connected to the output enable terminal of the output buffer 21 to operate the output buffer 21 and the input buffer 22 exclusively.
【0013】25は出力バッファであり、機能バス2側
から供給される駆動信号を多用バス101へ出力する。
26は入力バッファであり、拡張バス側から供給される
駆動信号を機能バス2へ出力する。27はインバータで
あり、その出力端子は出力バッファ25の出力イネーブ
ル端子に接続されて出力バッファ25と入力バッファ2
6を排他的に動作させる。An output buffer 25 outputs a drive signal supplied from the function bus 2 to the multipurpose bus 101.
An input buffer 26 outputs a drive signal supplied from the extension bus to the function bus 2. Reference numeral 27 denotes an inverter whose output terminal is connected to the output enable terminal of the output buffer 25 so that the output buffer 25 and the input buffer 2
6 operate exclusively.
【0014】24はAND回路であり、機能バス1の方
向制御信号S2と拡張バス側が出力するセレクト信号S
1を入力し、機能バス1の出力バッファ21と入力バッ
ファ22の動作を制御する。Reference numeral 24 denotes an AND circuit, which is a direction control signal S2 for the function bus 1 and a select signal S output from the extension bus.
1 to control the operation of the output buffer 21 and the input buffer 22 of the function bus 1.
【0015】28はAND回路であり、機能バス2の方
向制御信号S3と拡張バス側が出力するセレクト信号S
1を29のインバータで反転した信号を入力し、機能バ
ス2の出力バッファ25と入力バッファ26の動作を制
御する。Reference numeral 28 denotes an AND circuit, which is a direction control signal S3 for the function bus 2 and a select signal S output from the extension bus.
A signal obtained by inverting 1 by a 29 inverter is input, and the operation of the output buffer 25 and the input buffer 26 of the function bus 2 is controlled.
【0016】図2に示すような回路構成において、通
常、機能バス1を使用する拡張バスアダプタが実装され
た場合には、拡張バスアダプタよりセレクト信号が出力
される。本実施例の場合、セレクト信号S1は機能バス
1を使用する場合には”1”を、機能バス2を使用する
場合には”0”を出力する。In the circuit configuration shown in FIG. 2, when an expansion bus adapter using the function bus 1 is mounted, a select signal is output from the expansion bus adapter. In the case of the present embodiment, the select signal S1 outputs "1" when the function bus 1 is used, and outputs "0" when the function bus 2 is used.
【0017】拡張バスアダプタより出力されたセレクト
信号は、AND回路24とインバータ29を介して、A
ND回路28に入力される。また、AND回路24に
は、”1”の時は出力を示し、”0”の時は入力を示す
機能バス1の方向制御信号S2が入力されており、AN
D回路28には、”1”の時は出力を示し、”0”の時
は入力を示す機能バス2の方向制御信号S3が入力され
ている。The select signal output from the expansion bus adapter is supplied to the A
The signal is input to the ND circuit 28. In addition, the direction control signal S2 of the function bus 1 which indicates an output when “1” and an input when “0” is input to the AND circuit 24,
The direction control signal S3 of the function bus 2 which indicates an output when "1" and indicates an input when "0" is input to the D circuit 28.
【0018】上記のAND回路24、28とインバータ
29によって、セレクト信号S1が”1”のとき、つま
り、機能バス1が選択されたときには、機能バス1側の
AND回路24は方向制御信号S2によって出力する値
が変わるが、機能バス2側のAND回路28はインバー
タ29によって無条件に”0”を出力し、入力バッファ
26をイネーブルとし、多用バス101上で信号が衝突
することを避ける。When the select signal S1 is "1" by the AND circuits 24 and 28 and the inverter 29, that is, when the function bus 1 is selected, the AND circuit 24 on the function bus 1 side is controlled by the direction control signal S2. Although the output value changes, the AND circuit 28 on the function bus 2 side outputs "0" unconditionally by the inverter 29 to enable the input buffer 26 and avoid collision of signals on the multi-purpose bus 101.
【0019】また、セレクト信号S1が”0”のとき、
つまり、機能バス2が選択されたときには、機能バス2
側のAND回路28はインバータ29によって、”1”
が入力され、方向制御信号S3によって出力する値が変
わるが、機能バス1側のAND回路24は”0”が入力
されるため、無条件に”0”を出力し、入力バッファ2
2をイネーブルとし、多用バス上で信号が衝突すること
を避ける。When the select signal S1 is "0",
That is, when the function bus 2 is selected, the function bus 2
The AND circuit 28 on the side is set to “1”
Is input, and the output value changes according to the direction control signal S3. However, since “0” is input to the AND circuit 24 on the function bus 1 side, “0” is unconditionally output and the input buffer 2
Enable 2 to avoid signal collisions on the busy bus.
【0020】図3は、図2に示した回路の動作を示すタ
イミング図である。FIG. 3 is a timing chart showing the operation of the circuit shown in FIG.
【0021】セレクト信号S1が”1”を示すとき、機
能バス2は入力状態を維持し、機能バス1は機能バス1
の方向制御信号S2が”1”のとき、出力状態に、方向
制御信号S2が”0”のとき、入力状態となる。また、
セレクト信号が”0”を示すとき、機能バス1は入力状
態を維持し、機能バス2は機能バス2の方向制御信号S
3が”1”のとき、出力状態に、方向制御信号S3が”
0”のときに入力状態となる。When the select signal S1 indicates "1", the function bus 2 maintains the input state, and the function bus 1
When the direction control signal S2 is "1", the output state is set, and when the direction control signal S2 is "0", the input state is set. Also,
When the select signal indicates “0”, the function bus 1 maintains the input state, and the function bus 2 outputs the direction control signal S of the function bus 2.
When 3 is "1", the direction control signal S3 becomes "
It becomes an input state when it is "0".
【0022】本実施例においては上記のようにして、異
なる機能のバスをセレクタ回路11によって切り替え、
多用バス101として使い分ける。なお、上述した実施
例においては、機能バスは2つとして説明したが、これ
はさらに多くの種類としてもよい。機能バスの選択回路
は、回路を選択する従来から公知の様々な技術を用いる
ことができる。例えば、各機能バスが出力する各方向制
御信号を入力し、いずれか1つを選択するデコード回路
を用い、該デコード回路出力を図2に示したバッファ回
路23(27)を介してバッファ回路21,22(2
5,26)の出力イネーブル端子に出力させることによ
り、容易に機能バスを択一的に選択する回路とすること
ができ、このように構成してもよい。In this embodiment, the buses having different functions are switched by the selector circuit 11 as described above.
It is properly used as the multipurpose bus 101. In the above-described embodiment, the number of the function buses is two. However, the number of the function buses may be more. As the function bus selection circuit, various conventionally known techniques for selecting a circuit can be used. For example, each direction control signal output from each function bus is input, and a decoding circuit for selecting one of the input signals is used. , 22 (2
By outputting to the output enable terminals of (5, 26), a circuit for easily selecting a function bus can be easily obtained.
【0023】[0023]
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。Since the present invention is configured as described above, it has the following effects.
【0024】パソコンのバスインタフェースに複数の機
能が共通で使用する共通バスと、機能ごとに使い分ける
ことができる多用バスを有し、システム側に複数の機能
ごとのバスインタフェースを切り替えるセレクタ回路に
よって、新たに専用のバスインタフェースを物理的に設
けるために、拡張バス用のインタフェースボード上に機
能ごとに専用の信号を付加することなく1つのバスイン
タフェースにて、複数の機能が使用できるバスインタフ
ェースを構築することができる効果がある。A selector bus that has a common bus used by a plurality of functions in common with a bus interface of a personal computer and a versatile bus that can be used for each function and switches a bus interface for each of a plurality of functions to the system side is newly provided. In order to physically provide a dedicated bus interface to a bus, a bus interface that can use a plurality of functions with one bus interface without adding a dedicated signal for each function on an interface board for an expansion bus is constructed. There is an effect that can be.
【図1】本発明のバス共用回路の一実施例を示すシステ
ム構成図である。FIG. 1 is a system configuration diagram showing one embodiment of a bus sharing circuit of the present invention.
【図2】図1のセレクタ回路の内部構成を示す図でぁ
る。FIG. 2 is a diagram illustrating an internal configuration of a selector circuit in FIG. 1;
【図3】図2の回路構成の動作例を示すタイミング図で
ある。FIG. 3 is a timing chart showing an operation example of the circuit configuration of FIG. 2;
1,2 機能バス 11 セレクタ回路 21 出力バッファ 22 入力バッフア 23 インバータ 24 AND回路 25 出力バッファ 26 入力バッファ 27 インバータ 28 AND回路 29 インバータ 101 共通バス 102 多用バス S1 セレクト信号 S2,S3 方向制御信号 1, 2 function bus 11 selector circuit 21 output buffer 22 input buffer 23 inverter 24 AND circuit 25 output buffer 26 input buffer 27 inverter 28 AND circuit 29 inverter 101 common bus 102 multipurpose bus S1 select signal S2, S3 direction control signal
Claims (2)
数のバスインタフェースについて共通に使用され、シス
テム側と拡張バス側との間に常設される共通バスと、 前記複数のバスインタフェースについて各機能毎に必要
とされる複数の機能バスと、 前記複数の機能バスのいずれかを選択してシステム側と
拡張バス側との間に設定するセレクタ回路とを有するこ
とを特徴とするバスインタフェース回路。1. A common bus which is commonly used for a plurality of bus interfaces for realizing different functions, and which is permanently provided between a system side and an expansion bus side; A bus interface circuit comprising: a plurality of required function buses; and a selector circuit for selecting any of the plurality of function buses and setting the selected bus between a system side and an expansion bus side.
において、 複数の機能バスおよびセレクタ回路はシステム側に設け
られ、前記セレクタ回路は拡張バス側より供給されるセ
レクト信号に応じて複数の機能バスのいずれかを選択し
てシステム側と拡張バス側との間に設定することを特徴
とするバスインタフェース回路。2. The bus interface circuit according to claim 1, wherein a plurality of function buses and a selector circuit are provided on a system side, and said selector circuit is connected to a plurality of function buses in response to a select signal supplied from an expansion bus side. A bus interface circuit for selecting one of them and setting it between the system side and the expansion bus side.
Priority Applications (1)
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JP14395897A JP3248565B2 (en) | 1997-06-02 | 1997-06-02 | Bus interface circuit |
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JPH10333793A true JPH10333793A (en) | 1998-12-18 |
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Family Applications (1)
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JP (1) | JP3248565B2 (en) |
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1997
- 1997-06-02 JP JP14395897A patent/JP3248565B2/en not_active Expired - Fee Related
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