JPH1032477A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブリッジ辺回路１２のショート状態を回避す
ることができ、その結果、ショート状態の検出に誘引さ
れて誤って発生する可能性のある電力Ｐsply出力の抑制
制御を回避することができ、更に、インテリジェントパ
ワーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに
発生する可能性のある誤動作を回避すること。 【解決手段】 ＰチャネルＦＥＴＱ1，Ｑ3とＮチャネル
ＦＥＴＱ2，Ｑ4とがドレインＤ又はソースＳを共通とし
て負荷Ｌに対して並列に接続された２端子構造のブリッ
ジ辺回路１２１，１２２を有する半導体装置１０におい
て、一方のＦＥＴをＯＮしたことに誘因されて他方のＦ
ＥＴがＯＮすることを防ぐためのラッチアップ防止手段
１４が、一方のＦＥＴのドレインＤ−ソースＳ間に設け
られるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体ＩＣであるインテリジェントパワーソ
ース（Intelligent Ｐower Ｓource、以下ＩＰＳと略
す）から負荷に供給される電力の印加方向をブリッジ回
路を用いて切り替えることができる半導体装置に関す
る。

【０００２】具体的には、車両に搭載され、電力の印加
方向に従って作用方向が反転する、例えば、モータのよ
うな負荷に対して、電力の印加方向をブリッジ回路を用
いて切り替えることができる半導体装置に関する。

【０００３】

【従来の技術】従来この種の半導体装置としては、例え
ば、図４（ａ），（ｂ）に示すようなものがある。

【０００４】従来の半導体装置９は、自動車等の車両に
搭載され、電力Ｐsplyの印加方向に従って作用方向が反
転する、例えば、モータのような負荷に対して、半導体
ＩＣであるインテリジェントパワーソースＩＰＳから負
荷に供給される電力Ｐsplyの印加方向をブリッジ回路２
を用いて切り替えるものであって、インテリジェントパ
ワーソースＩＰＳ、ブリッジ回路２、ドライバＤ1，Ｄ
2，Ｄ3，Ｄ4等から構成されている。

【０００５】電源Ｖccから電力の供給を受けるインテリ
ジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓに印加
される制御信号に従って所定の電力Ｐsplyを電力出力端
子Ｏ−接地端子Ｇ間から出力する。インテリジェントパ
ワーソースＩＰＳから供給された電力Ｐsplyは、ブリッ
ジ回路２に印加される。

【０００６】ブリッジ回路２は、ブリッジ辺回路１Ａ，
１Ｂが組み合わされて構成されている。

【０００７】ブリッジ辺回路１Ａは、ＰチャネルＦＥＴ
Ｑ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として
負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続され
た２端子構造を有する。

【０００８】また、ブリッジ辺回路１Ａの一方の端子で
あるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力
Ｐsplyを与えるための信号源１６であるインテリジェン
トパワーソースＩＰＳの出力端子Ｏに接続され、他方の
端子であるＮチャネルＦＥＴＱ2のソースＳは、インテ
リジェントパワーソースＩＰＳの出力の他方である接地
端子Ｇに各々接続されている。

【０００９】同様に、ブリッジ辺回路１Ｂは、Ｐチャネ
ルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共
通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に
接続された２端子構造を有する。

【００１０】また、ブリッジ辺回路１Ｂの一方の端子で
あるＰチャネルＦＥＴＱ3のソースＳは、インテリジェ
ントパワーソースＩＰＳの出力端子Ｏに接続され、他方
の端子であるＮチャネルＦＥＴＱ4のソースＳは、イン
テリジェントパワーソースＩＰＳの出力の他方である接
地端子Ｇに各々接続されている。

【００１１】このような構成の半導体装置９において、
ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せ
ず）が与えられて、ブリッジ辺回路１ＡのＰチャネルＦ
ＥＴＱ1とブリッジ辺回路１ＢのＮチャネルＦＥＴＱ4が
ＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴ
Ｑ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態
となる制御が実行されると、インテリジェントパワーソ
ースＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1
のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷
Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子Ｄ
Ｑ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦ
ＥＴＱ4のソースＳ→接地電位の順番で流れる。

【００１２】同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各
々制御信号（図示せず）が与えられて、ブリッジ辺回路
１ＡのＮチャネルＦＥＴＱ2とブリッジ辺回路１ＢのＰ
チャネルＦＥＴＱ3とがＯＮされて導通状態となり、同
時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とが
ＯＦＦされて非導通状態となる制御が実行されると、イ
ンテリジェントパワーソースＩＰＳからの電力Ｐsply
は、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→
ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入
力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→Ｎチャネ
ルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソー
スＳ→接地電位の順番で流れる。

【００１３】このようにして、ドライバＤ1，Ｄ2，Ｄ
3，Ｄ4を用いてブリッジ辺回路２を制御することによ
り、負荷Ｌに流れる電力Ｐsplyの方向を切り替えること
ができる。

【００１４】

【発明が解決しようとする課題】しかしながら、Ｐチャ
ネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4の
ドレインＤ−ゲートＧ間には構造上の寄生容量Ｃstray
が存在するため、例えば、ブリッジ辺回路１ＡのＰチャ
ネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その
直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態と
なる制御が実行されると、非導通状態となっていたＰチ
ャネルＦＥＴＱ1がＯＮされて導通状態となり、その結
果、インテリジェントパワーソースＩＰＳの電力出力端
子Ｏがブリッジ辺回路１Ａを介してショート状態となっ
てしまう可能性があるという技術的課題があった。

【００１５】同様の主旨で、ブリッジ辺回路１ＢのＰチ
ャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、そ
の直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態
となる制御が実行されると、非導通状態となっていたＰ
チャネルＦＥＴＱ3がＯＮされて導通状態となり、その
結果、インテリジェントパワーソースＩＰＳの電力出力
端子Ｏがブリッジ辺回路１Ｂを介してショート状態とな
ってしまう可能性があるという技術的課題があった。

【００１６】このようなショート状態がインテリジェン
トパワーソースＩＰＳに発生すると、インテリジェント
パワーソースＩＰＳはこのショート状態を検出すると共
に、電力Ｐsplyの出力を抑制する制御を誤って実行して
しまう。このような誤動作の結果、負荷Ｌに与えられる
べき電力Ｐsplyが抑制されてしまい、負荷Ｌにまで連鎖
的に誤動作が発生する可能性があるという技術的課題が
あった。

【００１７】本発明は、このような従来の問題点を解決
することを課題としており、一方のＦＥＴをＯＮしたこ
とに誘因されて他方のＦＥＴがＯＮすることを防ぐため
のラッチアップ防止手段が、前記ブリッジ辺回路毎に一
方のＦＥＴのドレイン−ソース間に各々設けられるよう
に構成することにより、寄生容量Ｃstrayに起因して発
生する可能性のある、インテリジェントパワーソースＩ
ＰＳの電力出力端子Ｏのブリッジ辺回路１Ａを介したシ
ョート状態、インテリジェントパワーソースＩＰＳの電
力出力端子Ｏのブリッジ辺回路１Ｂを介したショート状
態を回避することができ、その結果、ショート状態の検
出に誘引されて誤って発生する可能性のある電力Ｐsply
出力の抑制制御を回避することができ、更に、インテリ
ジェントパワーソースＩＰＳの誤動作に起因して連鎖的
に負荷Ｌに発生する可能性のある誤動作を回避すること
ができる半導体装置を提供することを課題としている。

【００１８】

【課題を解決するための手段】請求項１記載の発明は、
ＰチャネルＦＥＴＱ1，Ｑ3とＮチャネルＦＥＴＱ2，Ｑ4
とがドレインＤ又はソースＳを共通として負荷Ｌに対し
て並列に接続された２端子構造のブリッジ辺回路１２
１，１２２を有する半導体装置１０において、一方のＦ
ＥＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮす
ることを防ぐためのラッチアップ防止手段１４が、当該
一方のＦＥＴのドレインＤ−ソースＳ間に設けられるよ
うに構成された、ことを特徴とする半導体装置１０であ
る。

【００１９】これにより、寄生容量Ｃstrayに起因して
発生する可能性のある、ＦＥＴのショート状態を回避す
ることができ、その結果、このショート状態の検出に誘
引されて誤って発生する可能性のある電力Ｐsply出力の
抑制制御を回避することができるようになる。

【００２０】請求項２記載の発明は、請求項１に記載の
ブリッジ辺回路１２１，１２２が複数組み合わされて構
成されたブリッジ回路１２を有する半導体装置１０にお
いて、前記ラッチアップ防止手段１４が、前記ブリッジ
辺回路１２１，１２２毎に各々設けられるように構成さ
れた、ことを特徴とする半導体装置１０である。

【００２１】これにより、寄生容量Ｃstrayに起因して
発生する可能性のある、ブリッジ辺回路１２１を介した
ショート状態、ブリッジ辺回路１２２を介したショート
状態を回避することができ、その結果、ショート状態の
検出に誘引されて誤って発生する可能性のある電力Ｐsp
ly出力の抑制制御を回避することができるようになる。

【００２２】請求項３記載の発明は、請求項１又は２に
記載のラッチアップ防止手段１４は抵抗素子Ｒ1，Ｒ2を
有する、ことを特徴とする半導体装置１０である。

【００２３】これにより、抵抗素子Ｒ1，Ｒ2を用いるこ
とにより、低コストで且つ回路規模の拡張を伴わないラ
ッチアップ防止手段１４を実現できる。

【００２４】請求項４記載の発明は、請求項２又は３に
記載の半導体装置１０において、前記各ブリッジ辺回路
１２１，１２２における一方の端子は、前記負荷Ｌに信
号を与えるための信号源１６の出力の一方に各々接続さ
れると共に、他方の端子は、当該信号源１６の出力の他
方に各々接続されるように構成された、ことを特徴とす
る半導体装置１０である。

【００２５】これにより、寄生容量Ｃstrayに起因して
発生する可能性のある、信号源１６の電力出力端子Ｏの
ブリッジ辺回路１２１を介したショート状態、信号源１
６の電力出力端子Ｏのブリッジ辺回路１２２を介したシ
ョート状態を回避することができ、その結果、ショート
状態の検出に誘引されて誤って発生する可能性のある電
力Ｐsply出力の抑制制御を回避することができ、更に、
信号源１６の誤動作に起因して連鎖的に負荷Ｌに発生す
る可能性のある誤動作を回避することができる。

【００２６】請求項５記載の発明は、請求項２又は３に
記載の半導体装置１０において、前記信号源１６はイン
テリジェントパワーソースＩＰＳであって、前記各ブリ
ッジ辺回路１２１，１２２のＰチャネルＦＥＴＱ1，Ｑ3
のソースＳは前記インテリジェントパワーソースＩＰＳ
の電力出力端子Ｏに共通に接続され、前記各ブリッジ辺
回路１２１，１２２のＮチャネルＦＥＴＱ2，Ｑ4のソー
スＳは前記インテリジェントパワーソースＩＰＳの接地
端子Ｇに共通に接続され、前記一方のブリッジ辺回路１
２１，１２２のＰチャネルＦＥＴＱ1，Ｑ3のドレインＤ
とＮチャネルＦＥＴＱ2，Ｑ4のドレインＤとを共通とし
て前記負荷Ｌの一方の端子に接続すると共に、前記他方
のブリッジ辺回路１２１，１２２のＰチャネルＦＥＴＱ
1，Ｑ3のドレインＤとＮチャネルＦＥＴＱ2，Ｑ4のドレ
インＤとを共通として前記負荷Ｌの他方の端子に接続
し、前記ラッチアップ防止手段１４は、前記各ブリッジ
辺回路１２１，１２２における前記共通のドレインＤと
接地電位との間に接続されるように構成された、ことを
特徴とする半導体装置１０である。

【００２７】これにより、ＰチャネルＦＥＴＱ1，Ｑ3、
及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ
間に存在する構造上の寄生容量Ｃstrayに起因して、非
導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされ
て導通状態となり、その結果、インテリジェントパワー
ソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１
を介してショート状態となってしまうことを回避できる
ようになる。例えば、ブリッジ辺回路１２１のＰチャネ
ルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直
後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態とな
る制御が実行された場合であっても、非導通状態となっ
ていたＰチャネルＦＥＴＱ1がＯＮされて導通状態とな
ってしまうことを回避できるようになり、その結果、イ
ンテリジェントパワーソースＩＰＳの電力出力端子Ｏが
ブリッジ辺回路１２１を介してショート状態となってし
まうことを回避できるようになる。

【００２８】同様の主旨で、ブリッジ辺回路１２２のＰ
チャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、
その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状
態となる制御が実行された場合であっても、非導通状態
となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状
態となってしまうことを回避できるようになる。その結
果、インテリジェントパワーソースＩＰＳの電力出力端
子Ｏがブリッジ辺回路１２２を介してショート状態とな
ってしまうことを回避できるようになる。

【００２９】このようなショート状態がインテリジェン
トパワーソースＩＰＳに発生することを回避できるよう
になり、インテリジェントパワーソースＩＰＳには前述
した誤動作によるショート状態が検出されなくなり、電
力Ｐsplyの出力を抑制する制御が誤って実行されること
を回避できるようになる。更に、このような誤動作を回
避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤
って抑制されることを回避できるようになり、負荷Ｌに
まで連鎖的に誤動作が発生することを回避できるように
なる。

【００３０】

【発明の実施の形態】以下、図面に基づき本発明の各種
実施形態を説明する。

【００３１】図１は本発明の第１実施形態にかかる半導
体装置１０をを説明した回路図である。

【００３２】第１実施形態の半導体装置１０は、自動車
等の車両に搭載され、電力Ｐsplyの印加方向に従って作
用方向が反転する、例えば、モータのような負荷Ｌに供
給される電力Ｐsplyの印加方向をブリッジ辺回路１２１
を用いて切り替えるものであって、ブリッジ辺回路１２
１、ブリッジ回路１２、ドライバＤ1，Ｄ2等から構成さ
れている。

【００３３】２端子構造のブリッジ辺回路１２１は、図
１に示すように、ＰチャネルＦＥＴＱ1とＮチャネルＦ
ＥＴＱ2とがドレインＤ又はソースＳを共通として負荷
Ｌに対して並列に接続されている。

【００３４】ラッチアップ防止手段１４は、一方のＦＥ
ＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮする
ことを防ぐための手段であって、一方のＦＥＴのドレイ
ンＤ−ソースＳ間に設けられている。

【００３５】具体的には、図１に示すように、ブリッジ
辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦ
ＥＴＱ2とがドレインＤ又はソースＳを共通として負荷
Ｌに対して並列に接続された２端子構造を有する。

【００３６】また、ラッチアップ防止手段１４は、一方
のＦＥＴとしてＮチャネルＦＥＴＱ2をＯＮしたことに
誘因されて、ＯＦＦ状態であった他方のＦＥＴであるＰ
チャネルＦＥＴＱ1がＯＮすることを防ぐための手段で
あって、ＮチャネルＦＥＴＱ2のドレインＤ−ソースＳ
間に設けられる。

【００３７】ラッチアップ防止手段１４としては、抵抗
素子Ｒ1，Ｒ2を用いることができる。抵抗素子Ｒ1，Ｒ2
を用いることにより、低コストで且つ回路規模の拡張を
伴わないラッチアップ防止手段１４を実現できる。

【００３８】これにより、寄生容量Ｃstrayに起因して
発生する可能性のある、ＦＥＴのショート状態を回避す
ることができ、その結果、このショート状態の検出に誘
引されて誤って発生する可能性のある電力Ｐsply出力の
抑制制御を回避することができるようになる。

【００３９】負荷ｌの端子ＤＱ2は接地電位に接続され
ている。

【００４０】ブリッジ辺回路１２１は、ＰチャネルＦＥ
ＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通とし
て負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続さ
れた２端子構造を有する。

【００４１】また、ブリッジ辺回路１２１の一方の端子
であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電
力Ｐsplyを与えるための信号線に接続され、他方の端子
であるＮチャネルＦＥＴＱ2のソースＳは、電源−Ｖcc
に各々接続されている。

【００４２】次に、本半導体装置１０の動作を説明す
る。このような構成の半導体装置１０において、ドライ
バＤ1，Ｄ2に各々制御信号（図示せず）が与えられて、
ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とＮチャ
ネルがＯＮされて導通状態となり、同時に、Ｎチャネル
ＦＥＴＱ2がＯＦＦされて非導通状態となる制御が実行
されると、電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソー
スＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一
方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→接
地電位cの順番で流れる。

【００４３】同様に、ドライバＤ1，Ｄ2に各々制御信号
（図示せず）が与えられて、ブリッジ辺回路１２１のＮ
チャネルＦＥＴＱ2がＯＮされて導通状態となり、同時
に、ＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態と
なる制御が実行されると、電力Ｐsplyは、先程とは逆
に、接地電位→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌ
の一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレイ
ンＤ→ＮチャネルＦＥＴＱ2のソースＳ→−Ｖccの順番
で流れる。

【００４４】このようにして、ドライバＤ1，Ｄ2を用い
てブリッジ辺回路１２１を制御することにより、負荷Ｌ
に流れる電力Ｐsplyの方向を切り替えることができる。

【００４５】ここで、ラッチアップ防止手段１４が無い
状態でＰチャネルＦＥＴＱ1がＯＦＦ状態でＮチャネル
ＦＥＴＱ2をＯＮしたときに、ＮチャネルＦＥＴＱ2のド
レイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1のゲ
ートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されるこ
とになる。これにより、ＰチャネルＦＥＴＱ1のゲート
Ｇには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstra
yに介して、マイナス電位が誘起されることになる。そ
の結果、ＰチャネルＦＥＴＱ1のゲートＧはＯＮとな
る。

【００４６】このような情況を回避するために、ラッチ
アップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲート
Ｇ−ソースＳ間の浮遊容量Ｃstrayが充電されることを
回避するための一種のバイパス手段として機能する。更
にラッチアップ防止手段１４の一端は一定電圧にプルア
ップ（又は、プルダウン）されている。則ち、ラッチア
ップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲートＧ
−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のあ
る電荷をバイパスさせて、ＰチャネルＦＥＴＱ1のゲー
トＧ−ソースＳ間の浮遊容量Ｃstrayが充電されること
を回避させると共に、一定電圧を基準としてＰチャネル
ＦＥＴＱ1のゲートＧ電圧を所定の電圧範囲に制限する
ことができる機能を有する。

【００４７】則ち、ラッチアップ防止手段１４を設ける
ことにより、ＰチャネルＦＥＴＱ1のゲートＧにマイナ
ス電位が誘起されることを回避することが可能となり、
その結果、ＮチャネルＦＥＴＱ2をＯＮしたことに誘因
されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1がＯ
Ｎ状態となる誤動作を回避することができるようにな
る。

【００４８】なお、本実施の形態では、ＮチャネルＦＥ
ＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であっ
たＰチャネルＦＥＴＱ1がＯＮ状態となる誤動作のケー
スについて説明したが、これに限定されるものではな
く、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがド
レインＤ又はソースＳを共通として負荷Ｌに対して並列
に接続されている他の回路構成のブリッジ辺回路１２１
において、本実施形態のラッチアップ防止手段１４は、
浮遊容量Ｃstrayに起因するという機能において全く同
様の効果を発揮する。他の回路構成としては、例えば、
ブリッジ辺回路１２１の一方の端子であるＰチャネルＦ
ＥＴＱ1のソースＳが電源−Ｖccに接続され、他方の端
子であるＮチャネルＦＥＴＱ2のソースＳが負荷Ｌに電
力Ｐsplyを与えるための信号線に接続された２端子構造
のブリッジ辺回路１２１において、ラッチアップ防止手
段１４が、ＰチャネルＦＥＴＱ1のソースＳ−ドレイン
Ｄ間に接続された回路構成がある。またブリッジ辺回路
１２１の一方の端子であるＮチャネルＦＥＴＱ2のソー
スＳが電源−Ｖccに接続され、他方の端子であるＰチャ
ネルＦＥＴＱ1のドレインＤが負荷Ｌに電力Ｐsplyを与
えるための信号線に接続された２端子構造のブリッジ辺
回路１２１において、ラッチアップ防止手段１４が、Ｐ
チャネルＦＥＴＱ1のソースＳ−ドレインＤ間に接続さ
れた回路構成がある。またブリッジ辺回路１２１の一方
の端子であるＮチャネルＦＥＴＱ2のドレインＤが電源
Ｖccに接続され、他方の端子であるＰチャネルＦＥＴＱ
1のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号
線に接続された２端子構造のブリッジ辺回路１２１にお
いて、ラッチアップ防止手段１４が、ＮチャネルＦＥＴ
Ｑ2のソースＳ−ドレインＤ間に接続された回路構成が
ある。

【００４９】以上説明したように、第１実施形態によれ
ば、寄生容量Ｃstrayに起因して発生する可能性のあ
る、インテリジェントパワーソースＩＰＳの電力出力端
子Ｏのブリッジ辺回路１２１を介したショート状態、イ
ンテリジェントパワーソースＩＰＳの電力出力端子Ｏの
ブリッジ辺回路１２２を介したショート状態を回避する
ことができ、その結果、ショート状態の検出に誘引され
て誤って発生する可能性のある電力Ｐsply出力の抑制制
御を回避することができ、更に、インテリジェントパワ
ーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに発
生する可能性のある誤動作を回避することができる。

【００５０】次に、第２の実施形態を説明する。図２は
本発明の第２実施形態にかかる半導体装置１０をを説明
した回路図である。なお、第１実施形態において既に記
述したものと同一の部分については、同一符号を付し、
重複した説明は省略する。

【００５１】第２形態の半導体装置１０は、自動車等の
車両に搭載され、電力Ｐsplyの印加方向に従って作用方
向が反転する、例えば、モータのような負荷Ｌに対し
て、半導体ＩＣである信号源１６から負荷Ｌに供給され
る電力Ｐsplyの印加方向をブリッジ回路１２を用いて切
り替えるものであって、図２に示すように、信号源１
６、第１実施形態のブリッジ辺回路１２１，１２２が複
数組み合わされて構成されたブリッジ回路１２２、ドラ
イバＤ1，Ｄ2，Ｄ3，Ｄ4等から構成されている。

【００５２】ブリッジ辺回路１２１は、ＰチャネルＦＥ
ＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通とし
て負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続さ
れた２端子構造を有する。

【００５３】また、ブリッジ辺回路１２１の一方の端子
であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電
力Ｐsplyを与えるための信号源１６の電力出力端子（図
示せず）に接続され、他方の端子であるＮチャネルＦＥ
ＴＱ2のソースＳは、信号源１６の出力の他方である接
地端子（図示せず）に各々接続されている。

【００５４】同様に、ブリッジ辺回路１２２は、Ｐチャ
ネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを
共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列
に接続された２端子構造を有する。

【００５５】また、ブリッジ辺回路１２２の一方の端子
であるＰチャネルＦＥＴＱ3のソースＳは、信号源１６
の電力出力端子（図示せず）に接続され、他方の端子で
あるＮチャネルＦＥＴＱ4のソースＳは、信号源１６の
出力の他方である接地端子（図示せず）（接地電位を有
する端子）に各々接続されている。

【００５６】ラッチアップ防止手段１４である抵抗素子
Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における
共通のドレインＤと接地電位との間に接続されている。

【００５７】次に、本半導体装置１０の動作を説明す
る。電源Ｖccから電力Ｐsplyの供給を受ける信号源１６
は、所定の電力Ｐsplyを電力出力端子（図示せず）−接
地端子間から出力する。信号源１６から供給された電力
Ｐsplyは、ブリッジ回路１２に印加される。

【００５８】このような構成の半導体装置１０におい
て、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示
せず）が与えられて、ブリッジ辺回路１２１のＰチャネ
ルＦＥＴＱ1とブリッジ辺回路１２２のＮチャネルＦＥ
ＴＱ4がＯＮされて導通状態となり、同時に、Ｎチャネ
ルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非
導通状態となる制御が実行されると、信号源１６からの
電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→Ｐチ
ャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端
子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦ
ＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ
→接地電位の順番で流れる。

【００５９】同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各
々制御信号（図示せず）が与えられて、ブリッジ辺回路
１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２
のＰチャネルＦＥＴＱ3とがＯＮされて導通状態とな
り、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴ
Ｑ4とがＯＦＦされて非導通状態となる制御が実行され
ると、信号源１６からの電力Ｐsplyは、先程とは逆に、
ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3
のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌ
の一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレイ
ンＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順
番で流れる。

【００６０】このようにして、ドライバＤ1，Ｄ2，Ｄ
3，Ｄ4を用いてブリッジ辺回路１２１，１２２２を制御
することにより、負荷Ｌに流れる電力Ｐsplyの方向を切
り替えることができる。

【００６１】ここで、抵抗素子Ｒ1（Ｒ2）が無い状態で
ＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネル
ＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴ
Ｑ2（Ｑ4）のドレイン電圧の影響を受けて、Ｐチャネル
ＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量
Ｃstrayが充電されることになる。これにより、Ｐチャ
ネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ
−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電
位が誘起されることになる。その結果、ＰチャネルＦＥ
ＴＱ1（Ｑ3）のゲートＧはＯＮとなる。

【００６２】このような情況を回避するために、本実施
形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1
（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充
電されることを回避するための一種のバイパス手段とし
て機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧
にプルアップ（又は、プルダウン）されている。則ち、
ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1
（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充
電する可能性のある電荷をバイパスさせて、Ｐチャネル
ＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃ
strayが充電されることを回避させると共に、一定電圧
を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電
圧を所定の電圧範囲に制限することができる機能を有す
る。

【００６３】則ち、抵抗素子Ｒ1（Ｒ2）を設けることに
より、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナ
ス電位が誘起されることを回避することが可能となり、
その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたこと
に誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ
1（Ｑ3）がＯＮ状態となる誤動作を回避することができ
るようになる。

【００６４】なお、本実施の形態では、ＮチャネルＦＥ
ＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態
であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる
誤動作のケースについて説明したが、これに限定される
ものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネ
ルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通
として負荷Ｌに対して並列に接続されている他の回路構
成のブリッジ辺回路１２１（１２２）において、本実施
形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因
するという機能において全く同様の効果を発揮する。他
の回路構成としては、例えば、ブリッジ辺回路１２１
（１２２）の一方の端子であるＰチャネルＦＥＴＱ1
（Ｑ3）のソースＳが信号源１６の電力出力端子（図示
せず）に接続され、他方の端子であるＮチャネルＦＥＴ
Ｑ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐsplyを与えるた
めの信号線に接続された２端子構造のブリッジ辺回路１
２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、Ｐチ
ャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接
続された回路構成がある。またブリッジ辺回路１２１
（１２２）の一方の端子であるＮチャネルＦＥＴＱ2
（Ｑ4）のソースＳが信号源１６の電力出力端子（図示
せず）に接続され、他方の端子であるＰチャネルＦＥＴ
Ｑ1（Ｑ3）のドレインＤが負荷Ｌに電力Ｐsplyを与える
ための信号線に接続された２端子構造のブリッジ辺回路
１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、Ｐ
チャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に
接続された回路構成がある。またブリッジ辺回路１２１
（１２２）の一方の端子であるＮチャネルＦＥＴＱ2
（Ｑ4）のドレインＤが信号源１６の電力出力端子（図
示せず）cに接続され、他方の端子であるＰチャネルＦ
ＥＴＱ1（Ｑ3）のソースＳが負荷Ｌに電力Ｐsplyを与え
るための信号線に接続された２端子構造のブリッジ辺回
路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、
ＮチャネルＦＥＴＱ2（Ｑ4）のソースＳ−ドレインＤ間
に接続された回路構成がある。

【００６５】以上説明したように、第２実施形態に依れ
ば、第１実施形態と同様の主旨で、寄生容量Ｃstrayに
起因して発生する可能性のある、信号源１６の電力出力
端子Ｏのブリッジ辺回路１２１を介したショート状態、
信号源１６の電力出力端子Ｏのブリッジ辺回路１２２を
介したショート状態を回避することができ、その結果、
ショート状態の検出に誘引されて誤って発生する可能性
のある電力Ｐsply出力の抑制制御を回避することがで
き、更に、信号源１６の誤動作に起因して連鎖的に負荷
Ｌに発生する可能性のある誤動作を回避することができ
る。

【００６６】次に、第３の実施形態を説明する。図３は
本発明の第３実施形態にかかる半導体装置１０をを説明
した回路図である。なお、第１実施形態又は第２実施形
態において既に記述したものと同一の部分については、
同一符号を付し、重複した説明は省略する。

【００６７】第３実施形態の半導体装置１０は、半導体
ＩＣであるインテリジェントパワーソースＩＰＳから負
荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ回路
１２を用いて切り替えることができる半導体装置１０で
ある。

【００６８】具体的には、車両に搭載され、電力Ｐsply
の印加方向に従って作用方向が反転する、例えば、モー
タのような負荷Ｌに対して、電力Ｐsplyの印加方向をブ
リッジ回路１２を用いて切り替えることができる半導体
装置１０である。

【００６９】本発明の実施の形態のブリッジ回路１２
は、第１実施形態に説明したブリッジ辺回路１２１，１
２２が組み合わされて構成されている。

【００７０】ブリッジ辺回路１２１は、ＰチャネルＦＥ
ＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通とし
て負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続さ
れた２端子構造を有する。

【００７１】また、ブリッジ辺回路１２１の一方の端子
であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電
力Ｐsplyを与えるための信号源１６であるインテリジェ
ントパワーソースＩＰＳの電力出力端子Ｏに接続され、
他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、
インテリジェントパワーソースＩＰＳの出力の他方であ
る接地端子Ｇに各々接続されている。

【００７２】同様に、ブリッジ辺回路１２２は、Ｐチャ
ネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを
共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列
に接続された２端子構造を有する。

【００７３】また、ブリッジ辺回路１２２の一方の端子
であるＰチャネルＦＥＴＱ3のソースＳは、インテリジ
ェントパワーソースＩＰＳの電力出力端子Ｏに接続さ
れ、他方の端子であるＮチャネルＦＥＴＱ4のソースＳ
は、インテリジェントパワーソースＩＰＳの出力の他方
である接地端子Ｇ（接地電位を有する端子）に各々接続
されている。

【００７４】ラッチアップ防止手段１４である抵抗素子
Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における
共通のドレインＤと接地電位との間に接続されている。

【００７５】電源Ｖccから電力Ｐsplyの供給を受けるイ
ンテリジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓ
に印加される制御信号に従って所定の電力Ｐsplyを電力
出力端子Ｏ−接地端子Ｇ間から出力する。インテリジェ
ントパワーソースＩＰＳから供給された電力Ｐsplyは、
ブリッジ回路１２に印加される。

【００７６】次に、本半導体装置１０の動作を説明す
る。このような構成の半導体装置１０において、ドライ
バＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与
えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ
1とブリッジ辺回路１２２のＮチャネルＦＥＴＱ4がＯＮ
されて導通状態となり、同時に、ＮチャネルＦＥＴＱ2
とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態と
なる制御が実行されると、インテリジェントパワーソー
スＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1の
ソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌ
の一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2
→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥ
ＴＱ4のソースＳ→接地電位の順番で流れる。

【００７７】同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各
々制御信号（図示せず）が与えられて、ブリッジ辺回路
１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２
のＰチャネルＦＥＴＱ3とがＯＮされて導通状態とな
り、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴ
Ｑ4とがＯＦＦされて非導通状態となる制御が実行され
ると、インテリジェントパワーソースＩＰＳからの電力
Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソー
スＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他
方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→Ｎ
チャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2
のソースＳ→接地電位の順番で流れる。

【００７８】このようにして、ドライバＤ1，Ｄ2，Ｄ
3，Ｄ4を用いてブリッジ辺回路１２１，１２２を制御す
ることにより、負荷Ｌに流れる電力Ｐsplyの方向を切り
替えることができる。

【００７９】ここで、抵抗素子Ｒ1（Ｒ2）が無い状態で
ＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネル
ＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴ
Ｑ2（Ｑ4）のドレイン電圧の影響を受けて、Ｐチャネル
ＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量
Ｃstrayが充電されることになる。これにより、Ｐチャ
ネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ
−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電
位が誘起されることになる。その結果、ＰチャネルＦＥ
ＴＱ1（Ｑ3）のゲートＧはＯＮとなる。

【００８０】このような情況を回避するために、本実施
形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1
（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充
電されることを回避するための一種のバイパス手段とし
て機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧
にプルアップ（又は、プルダウン）されている。則ち、
ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1
（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充
電する可能性のある電荷をバイパスさせて、Ｐチャネル
ＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃ
strayが充電されることを回避させると共に、一定電圧
を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電
圧を所定の電圧範囲に制限することができる機能を有す
る。

【００８１】則ち、抵抗素子Ｒ1（Ｒ2）を設けることに
より、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナ
ス電位が誘起されることを回避することが可能となり、
その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたこと
に誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ
1（Ｑ3）がＯＮ状態となる誤動作を回避することができ
るようになる。

【００８２】なお、本実施の形態では、ＮチャネルＦＥ
ＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態
であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる
誤動作のケースについて説明したが、これに限定される
ものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネ
ルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通
として負荷Ｌに対して並列に接続されている他の回路構
成のブリッジ辺回路１２１（１２２）において、本実施
形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因
するという機能において全く同様の効果を発揮する。他
の回路構成としては、例えば、ブリッジ辺回路１２１
（１２２）の一方の端子であるＰチャネルＦＥＴＱ1
（Ｑ3）のソースＳがインテリジェントパワーソースＩ
ＰＳの電力出力端子Ｏに接続され、他方の端子であるＮ
チャネルＦＥＴＱ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐ
splyを与えるための信号線に接続された２端子構造のブ
リッジ辺回路１２１（１２２）において、抵抗素子Ｒ1
（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−
ドレインＤ間に接続された回路構成がある。またブリッ
ジ辺回路１２１（１２２）の一方の端子であるＮチャネ
ルＦＥＴＱ2（Ｑ4）のソースＳがインテリジェントパワ
ーソースＩＰＳの電力出力端子Ｏに接続され、他方の端
子であるＰチャネルＦＥＴＱ1（Ｑ3）のドレインＤが負
荷Ｌに電力Ｐsplyを与えるための信号線に接続された２
端子構造のブリッジ辺回路１２１（１２２）において、
抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）の
ソースＳ−ドレインＤ間に接続された回路構成がある。
またブリッジ辺回路１２１（１２２）の一方の端子であ
るＮチャネルＦＥＴＱ2（Ｑ4）のドレインＤがインテリ
ジェントパワーソースＩＰＳの電力出力端子Ｏcに接続
され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）の
ソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に
接続された２端子構造のブリッジ辺回路１２１（１２
２）において、抵抗素子Ｒ1（Ｒ2）が、ＮチャネルＦＥ
ＴＱ2（Ｑ4）のソースＳ−ドレインＤ間に接続された回
路構成がある。

【００８３】以上説明したように、第３実施形態に依れ
ば、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴ
Ｑ2，Ｑ4のドレインＤ−ゲートＧ間に存在する構造上の
寄生容量Ｃstrayに起因して、非導通状態となっていた
ＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、そ
の結果、インテリジェントパワーソースＩＰＳの電力出
力端子Ｏがブリッジ辺回路１２１を介してショート状態
となってしまうことを回避できるようになる。例えば、
ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1がＯＦＦ
されて非導通状態となり、その直後に、ＮチャネルＦＥ
ＴＱ2がＯＮされて導通状態となる制御が実行された場
合であっても、非導通状態となっていたＰチャネルＦＥ
ＴＱ1がＯＮされて導通状態となってしまうことを回避
できるようになり、その結果、インテリジェントパワー
ソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１
を介してショート状態となってしまうことを回避できる
ようになる。

【００８４】同様の主旨で、ブリッジ辺回路１２２のＰ
チャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、
その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状
態となる制御が実行された場合であっても、非導通状態
となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状
態となってしまうことを回避できるようになる。その結
果、インテリジェントパワーソースＩＰＳの電力出力端
子Ｏがブリッジ辺回路１２２を介してショート状態とな
ってしまうことを回避できるようになる。

【００８５】このようなショート状態がインテリジェン
トパワーソースＩＰＳに発生することを回避できるよう
になり、インテリジェントパワーソースＩＰＳには前述
した誤動作によるショート状態が検出されなくなり、電
力Ｐsplyの出力を抑制する制御が誤って実行されること
を回避できるようになる。更に、このような誤動作を回
避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤
って抑制されることを回避できるようになり、負荷Ｌに
まで連鎖的に誤動作が発生することを回避できるように
なる。

【００８６】

【発明の効果】請求項１記載の発明に依れば、寄生容量
Ｃstrayに起因して発生する可能性のある、ＦＥＴのシ
ョート状態を回避することができ、その結果、このショ
ート状態の検出に誘引されて誤って発生する可能性のあ
る電力Ｐsply出力の抑制制御を回避することができるよ
うになる。

【００８７】請求項２記載の発明に依れば、寄生容量Ｃ
strayに起因して発生する可能性のある、ブリッジ辺回
路１２１を介したショート状態、ブリッジ辺回路１２２
を介したショート状態を回避することができ、その結
果、ショート状態の検出に誘引されて誤って発生する可
能性のある電力Ｐsply出力の抑制制御を回避することが
できるようになる。

【００８８】請求項３記載の発明に依れば、抵抗素子Ｒ
1，Ｒ2を用いることにより、低コストで且つ回路規模の
拡張を伴わないラッチアップ防止手段１４を実現でき
る。

【００８９】請求項４記載の発明に依れば、寄生容量Ｃ
strayに起因して発生する可能性のある、信号源１６の
電力出力端子Ｏのブリッジ辺回路１２１を介したショー
ト状態、信号源１６の電力出力端子Ｏのブリッジ辺回路
１２２を介したショート状態を回避することができ、そ
の結果、ショート状態の検出に誘引されて誤って発生す
る可能性のある電力Ｐsply出力の抑制制御を回避するこ
とができ、更に、信号源１６の誤動作に起因して連鎖的
に負荷Ｌに発生する可能性のある誤動作を回避すること
ができる。

【００９０】請求項５記載の発明に依れば、Ｐチャネル
ＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレ
インＤ−ゲートＧ間に存在する構造上の寄生容量Ｃstra
yに起因して、非導通状態となっていたＰチャネルＦＥ
ＴＱ1がＯＮされて導通状態となり、その結果、インテ
リジェントパワーソースＩＰＳの電力出力端子Ｏがブリ
ッジ辺回路１２１を介してショート状態となってしまう
ことを回避できるようになる。例えば、ブリッジ辺回路
１２１のＰチャネルＦＥＴＱ1がＯＦＦされて非導通状
態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮさ
れて導通状態となる制御が実行された場合であっても、
非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮさ
れて導通状態となってしまうことを回避できるようにな
り、その結果、インテリジェントパワーソースＩＰＳの
電力出力端子Ｏがブリッジ辺回路１２１を介してショー
ト状態となってしまうことを回避できるようになる。

【００９１】同様の主旨で、ブリッジ辺回路１２２のＰ
チャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、
その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状
態となる制御が実行された場合であっても、非導通状態
となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状
態となってしまうことを回避できるようになる。その結
果、インテリジェントパワーソースＩＰＳの電力出力端
子Ｏがブリッジ辺回路１２２を介してショート状態とな
ってしまうことを回避できるようになる。

【００９２】則ち、このようなショート状態がインテリ
ジェントパワーソースＩＰＳに発生することを回避でき
るようになり、インテリジェントパワーソースＩＰＳに
は前述した誤動作によるショート状態が検出されなくな
り、電力Ｐsplyの出力を抑制する制御が誤って実行され
ることを回避できるようになる。更に、このような誤動
作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsp
lyが誤って抑制されることを回避できるようになり、負
荷Ｌにまで連鎖的に誤動作が発生することを回避できる
ようになる。

【図面の簡単な説明】

【図１】本発明の第１実施形態にかかる半導体装置をを
説明した回路図である。

【図２】本発明の第２実施形態にかかる半導体装置をを
説明した回路図である。

【図３】本発明の第３実施形態にかかる半導体装置をを
説明した回路図である。

【図４】従来の半導体装置をを説明した回路図である。

【符号の説明】

１０ 半導体装置 １２ ブリッジ回路 １２１，１２２ ブリッジ辺回路 １４ ラッチアップ防止手段 １６ 信号源 Ｒ1，Ｒ2 抵抗素子 Ｑ1，Ｑ3 ＰチャネルＦＥＴ（ＰチャネルＭＯＳＦＥ
Ｔ） Ｑ2，Ｑ4 ＮチャネルＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｄ ドレイン Ｓ ソース Ｇ ゲート Ｄ1，Ｄ2，Ｄ3，Ｄ4 ドライバ Ｌ 負荷 ＩＰＳ インテリジェントパワーソース（信号源） Ｏ 電力出力端子 Ｇ 接地端子 Ｉ，Ｓ 制御端子 Ｐsply 電力 Ｖcc 電源電圧

【手続補正書】

【提出日】平成９年４月２１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＰチャネルＦＥＴとＮチャネルＦＥＴと
   がドレイン又はソースを共通として負荷に対して並列に
   接続された２端子構造のブリッジ辺回路を有する半導体
   装置において、 一方のＦＥＴをＯＮしたことに誘因されて他方のＦＥＴ
   がＯＮすることを防ぐためのラッチアップ防止手段が、
   当該一方のＦＥＴのドレイン−ソース間に設けられるよ
   うに構成された、 ことを特徴とする半導体装置。
2. 【請求項２】 前記ブリッジ辺回路が複数組み合わされ
   て構成されたブリッジ回路を有する半導体装置におい
   て、 前記ラッチアップ防止手段が、前記ブリッジ辺回路毎に
   各々設けられるように構成された、 ことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記ラッチアップ防止手段は抵抗素子を
   有する、 ことを特徴とする請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記各ブリッジ辺回路における一方の端
   子は、前記負荷に信号を与えるための信号源の出力の一
   方に各々接続されると共に、他方の端子は、当該信号源
   の出力の他方に各々接続されるように構成された、 ことを特徴とする請求項２又は３に記載の半導体装置。
5. 【請求項５】 前記信号源はインテリジェントパワーソ
   ースであって、 前記各ブリッジ辺回路のＰチャネルＦＥＴのソースは前
   記インテリジェントパワーソースの電力出力端子に共通
   に接続され、 前記各ブリッジ辺回路のＮチャネルＦＥＴのソースは前
   記インテリジェントパワーソースの接地端子に共通に接
   続され、 前記一方のブリッジ辺回路のＰチャネルＦＥＴのドレイ
   ンとＮチャネルＦＥＴのドレインとを共通として前記負
   荷の一方の端子に接続すると共に、前記他方のブリッジ
   辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥ
   Ｔのドレインとを共通として前記負荷の他方の端子に接
   続し、 前記ラッチアップ防止手段は、前記各ブリッジ辺回路に
   おける前記共通のドレインと接地電位との間に接続され
   るように構成された、 ことを特徴とする請求項２又は３に記載の半導体装置。