JPH1031628A - コンピュータ・メモリ用の誤り検出および訂正回路 - Google Patents

コンピュータ・メモリ用の誤り検出および訂正回路

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JPH1031628A
JPH1031628A JP9062184A JP6218497A JPH1031628A JP H1031628 A JPH1031628 A JP H1031628A JP 9062184 A JP9062184 A JP 9062184A JP 6218497 A JP6218497 A JP 6218497A JP H1031628 A JPH1031628 A JP H1031628A
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JP9062184A
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Michael Ming-Cheng Hsieh
ミン−チェン・シーエ マイケル
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Sun Microsystems Inc
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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Abstract

(57)【要約】 【課題】 Ｓ８ＥＤ（単一８ビット誤り検出）システ
ム、特にＳ８ＥＤシステムを実施するのに必要な回路の
点で特に有効でありかつ比較的低コストのＳ８ＥＤシス
テムを提供する。 【解決手段】 サブジェクト・データの誤りを検出する
のに使用されるサブジェクト・データとパリティ・デー
タとの関係が、新規の検査行列によって定義される。新
規の検査行列は、それぞれ８個のベクトルを含む多数の
成分行列を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・メ
モリ・システムに関し、特に、コンピュータ・メモリか
ら検索されたデータの誤りを検出し、訂正するのに使用
される誤り検出および訂正回路に関する。
【０００２】
【従来の技術】コンピュータ・メモリから検索されたデ
ータの誤り検出および訂正は、現在入手できる多数のコ
ンピュータ・メモリ・システム内で使用されている。例
えば、単一ビット誤り訂正（「ＳＥＣ」）および二重ビ
ット誤り検出（「ＤＥＤ」）が周知であり、広く一般に
使用されており、Ｗ．Ｗ．Ｐｅｔｅｒｓｏｎ ａｎｄ
Ｅ．Ｊ．Ｗｅｌｄｏｎ，Ｊｒ．，Ｅｒｒｏｒ−Ｃｏｒｒ
ｅｃｔｉｎｇ Ｃｏｄｅｓ（ＭＩＴ Ｐｒｅｓｓ １９
７２）に記載されている。初期のコンピュータ・メモリ
システムでは幅がそれぞれ単一ビットである外部データ
・パスを有するメモリ・デバイスを使用していたので、
ＳＥＣシステムおよびＤＥＤシステムで十分であると一
般に考えられていた。メモリ・デバイスの外部データ・
パス幅は、メモリ・デバイス内に記憶されるかまたはメ
モリ・デバイスから検索され、かつメモリ・デバイスの
単一のアドレスに対応するビットの数に関連する。幅１
ビットよりも広いデータ・パス、例えば８ビット・デー
タ・パスは、それぞれデータ・パスの単一ビットを表す
別個のメモリ・デバイスを並列に使用することによって
達成されていた。したがって、メモリ・システム内に組
織設計欠陥が無い場合、２個のメモリ・デバイスがまっ
たく同じメモリ・セル位置において故障する可能性は非
常に低いので、データのバイトの多数のビットが誤る可
能性はかなり低い。
【０００３】
【発明が解決しようとする課題】現在入手できるコンピ
ュータ・メモリ・システムは、より幅の広いデータ・パ
ス、例えば幅４ビットまたは８ビットのデータ・パスを
有するメモリ・デバイスを使用する。したがって、その
ようなコンピュータ・メモリ・システム内で使用される
単一のメモリ・デバイスの欠陥は、それぞれ４ビットま
たは８ビットのデータ・パス幅を有するメモリ・デバイ
スを使用するコンピュータ・メモリ・システムから検索
されたデータのニブル中またはバイト中に多数の誤りビ
ットをもたらす。
【０００４】ＳＥＣシステムおよびＤＥＤシステムはま
だ使用されているが、そのようなシステムは一般に、特
定のニブルまたはバイト中の多数の誤りビットがＳＥＣ
システムおよびＤＥＤシステムによって誤りビットを有
していないと認められるので不十分であると認められて
いる。以下で簡単な例について考える。ニブルは、ニブ
ルおよびパリティ・ビットが奇数の重みを有するよう
に、すなわちその値が１である奇数個のビットを有する
ようにセットされたパリティ・ビットと関連している。
これは一般に、奇数パリティと呼ばれる。ニブルが２個
の誤りビットを含んでいる場合、パリティ・ビットを含
むニブルの重みは奇数のままであり、誤りは検出されな
い。
【０００５】データのニブル中の単一４ビット誤りを検
出するシステムは、一般にＳ４ＥＤシステムと呼ばれ、
周知であり、４ビット幅の外部データ・パス幅を有する
メモリ・デバイスを使用するコンピュータ・メモリ・シ
ステム内でデータのニブル中の単一ビット誤り、二重ビ
ット誤り、三重ビット誤りおよび四重ビット誤りを検出
するのに使用される。例えば、そのような１つのＳ４Ｅ
Ｄシステムが、Ｓｈｉｇｅｏ Ｋａｎｅｄａ，”Ａ Ｃ
ｌａｓｓ ｏｆ Ｏｄｄ−Ｗｅｉｇｈｔ−Ｃｏｌｕｍｎ
ＳＥＣ−ＤＥＤ−ＳｂＥＤ Ｃｏｄｅｓ ｆｏｒ Ｍ
ｅｍｏｒｙ Ｓｙｓｔｅｍ Ａｐｐｌｉｃａｔｉｏｎ
ｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃ
ｏｍｐｕｔｅｒｓ Ｖｏｌ．Ｃ−３３，Ｎｏ．８（Ａｕ
ｇｕｓｔ１９８４）に記載されている。しかしながら、
Ｓ４ＥＤシステムでは、その外部データ・パスが８ビッ
ト幅であるメモリ・デバイスから検索されたデータの異
なるニブル中に多数の誤りビットを与える誤りが検出さ
れないことがある。例えば、その外部データ・パスが８
ビット幅であるメモリ・デバイスは、２個の隣接するデ
ータのニブル中に誤りビットを含む前に記憶されたデー
タを再呼出しすることができ、そのような誤りは、単一
のＳ４ＥＤシステムによって検出されないことがある。
２つのＳ４ＥＤシステムは、隣接するニブルの誤りビッ
トを含む誤りを検出、すなわち上述の誤りのタイプを検
出するために結合することができる。しかしながら、そ
のような誤りを検出するために２つのＳ４ＥＤシステム
を結合し、適合させると、その適合させたＳ４ＥＤシス
テムを実施するメモリ・システムにかなりの複雑さおよ
び対応するコストが加わる。
【０００６】したがって未解決の要件として残っている
のは、Ｓ８ＥＤ（単一８ビット誤り検出）システム、特
にＳ８ＥＤシステムを実施するのに必要な回路の点で特
に有効でありかつ比較的低コストのＳ８ＥＤシステムで
ある。
【０００７】
【課題を解決するための手段】本発明によれば、Ｓ８Ｅ
Ｄシステムは、メモリ・システム内に記憶されたデータ
およびメモリ・システムから検索されたデータ、すなわ
ち「サブジェクト・データ」の１つまたは複数のバイト
中の１つのバイト中に８個以下のビットを含む単一誤り
を検出するようにメモリ・システム内で実施される。サ
ブジェクト・データの誤りを検出するのに使用されるサ
ブジェクト・データとパリティ・データとの関係は、新
規の検査行列によって定義される。サブジェクト・デー
タから検索され、サブジェクト・データがメモリ・シス
テム内に記憶されたときにメモリ・システム内に記憶さ
れる初期パリティ・データは、、次いでパリティ・デー
タを検査するために検索され、比較され、次いでサブジ
ェクト・データがメモリ・システムから検索された後で
サブジェクト・データから導出される。
【０００８】検査行列は、サブジェクト・データのビッ
トの数とパリティ・データのビットの数との和に等しい
多数のベクトルを含む。初期パリティ・データと検査パ
リティ・データとの比較が検査データを生成する。検査
データの各ビットは、ベクトルの各ビットに対応し、ベ
クトルの各ビットによって表される。所定のベクトル、
例えばその論理値が０である要素（ｅｌｅｍｅｎｔ）の
みを有するベクトルが検査データを正確に表している場
合、サブジェクト・データは誤りを含まない。検査行列
の各ベクトルは、検査行列のベクトル間で一意であり、
サブジェクト・データのバイト中かまたは初期パリティ
・データ中の単の一誤りビットから得られた検査データ
を正確に表す。したがって、単一ビットを含む誤りが容
易に検出され、訂正される。サブジェクト・データのバ
イト中に２個以上のビットを含む誤りは、所定のベクト
ルでもなく、検査行列のどのベクトルにも等しくないベ
クトルによって表される検査データをもたらす。したが
って、サブジェクト・データのバイト中に８個以下のビ
ットを含むどんな誤りも検出される。
【０００９】新規の検査行列は、それぞれ１つまたは複
数のベクトルを含む多数の成分（ｃｏｎｓｔｉｔｕｅｎ
ｔ）行列を含む。成分行列の各ベクトルは、（ｉ）サブ
ジェクト・データの誤りを検出するのに使用されるパリ
ティ・ビットの数に等しい多数の要素を有し、（ii）ビ
ルディング・ブロック・ベクトルと、２個のベース生成
ベクトルのうちの一方のベース生成ベクトルの１つまた
は複数のインスタンスと、さらに２個のベース生成ベク
トルのうちの他方のベース生成ベクトルの１つまたは複
数のインスタンスとの連鎖であり、(iii）同じ成分行列
の他のすべてのベクトルと異なる。
【００１０】特定の成分行列のビルディング・ブロック
・ベクトルは、シグネチャ・ベクトルおよび成分行列に
対応する２個のベース生成ベクトルから導出される。例
えば、あるビルディング・ブロック・ベクトルは、シグ
ネチャ・ベクトルと２個のベース生成ベクトルとのモジ
ュロ２の加法である。
【００１１】シグネチャ・ベクトルは、検査行列のすべ
ての成分行列に対して固有の値を有するベクトルであ
る。例えば、あるシグネチャ・ベクトルのすべての要素
は論理値１を有する。シグネチャ・ベクトルの要素の数
は、サブジェクト・データ誤りを検出するのに使用され
るパリティ・ビットの数の４分の１である。
【００１２】ベース生成ベクトルは、シグネチャ・ベク
トルと同じ数の要素を有するベクトルであり、シグネチ
ャ・ベクトルが奇数の重みを有する場合は偶数の重みを
有し、シグネチャ・ベクトルが偶数の重みを有する場合
は奇数の重みを有する。各ベース生成ベクトルは、単一
の検査行列を構成するのに使用される他のすべてのベー
ス生成ベクトルと異なる。ベース生成ベクトルの各一意
の対は、上述のそれぞれの成分行列を構成するのに使用
される。
【００１３】検査行列は、サブジェクト・データの各バ
イトに対応する成分行列のそれぞれの一意の１つ、およ
びサブジェクト・データの誤りを検出するのに使用され
るパリティ・データのビットの数に等しい数の行および
列を有する単位行列を含む。検査行列の各ベクトルは、
サブジェクト・データかまたは初期パリティ・データの
単一誤りビットからもたらされる検査データを表し、し
たがってサブジェクト・データとパリティ・データとの
関係を定義する。これらの関係は、サブジェクト・デー
タからパリティ・データを導びいてサブジェクト・デー
タおよび初期パリティ・データの誤りを検出する誤り訂
正符号生成器内で実施される。
【００１４】サブジェクト・データをメモリ・システム
内に記憶する前に、誤り訂正符号生成器は、サブジェク
ト・データから初期パリティ・データを導出し、サブジ
ェクト・データと関連する初期パリティ・データを記憶
する。次いでサブジェクト・データがメモリ・システム
から導出されると、第２の誤り訂正符号生成器は、検索
されたサブジェクト・データから検査パリティ・データ
を導出し、検査パリティ・データを初期パリティ・デー
タと比較して、検査データを生成する。検査データが所
定のベクトルによって正確に表されている場合、サブジ
ェクト・データおよび初期パリティ・データは誤りを含
まない。検査データが検査行列のベクトルのいずれか１
つによって正確に表されている場合、サブジェクト・デ
ータかまたは初期パリティ・データの単一ビットを含む
訂正可能な誤りが検出される。誤りビットは、検査デー
タを正確に表すベクトルの検査行列内の特定の位置によ
って識別される。検査データが所定のベクトルかまたは
検査行列のベクトルのいずれかによって正確に表されて
いない場合、サブジェクト・データまたは／および初期
パリティ・データのバイトの２個以上のビットを含む誤
りが検出される。
【００１５】したがって、サブジェクト・データまたは
初期パリティ・データのバイトの１つまたは複数のビッ
トを含む誤りは、本発明に従って構成されたＳ８ＥＤシ
ステムによって検出される。Ｓ８ＥＤシステムは、上述
の検査行列が特に低い重みを有するので、実質上最小の
回路を用いて実施できる。したがって、本発明に従って
構成されたＳ８ＥＤシステムは、コストを大幅に削減し
て実施できる。
【００１６】
【発明の実施の形態】本発明によれば、Ｓ８ＥＤシステ
ムは、メモリ・システム１００（図１）内に記憶された
データ、およびメモリ・システム１００から検索された
データのバイト中の１つまたは複数のビットを含む単一
誤りを検出するためにメモリ・システム１００内で実施
される。データは、誤り訂正符号（ＥＣＣ）生成器１０
４に結合されたデータ入力線１０２を介してメモリ・シ
ステム１００内に記憶される。一実施形態では、データ
入力線１０２の数、したがってメモリ・システム１００
のデータ・パス幅は１２８である。ＥＣＣ生成器１０４
は、本明細書では「サブジェクト・データ」とも呼ぶデ
ータ入力線１０２を介して受け取ったデータから初期パ
リティ・データを導出する。初期パリティ・データの導
出は、サブジェクト・データのバイト中の１つまたは複
数のビットを含む単一誤りを後で検出できるようにする
ものであり、以下で詳細に説明する。データの誤りと
は、メモリ・システム１００内の特定のアドレスにおい
て記憶されたデータと、後でその特定のアドレスにおい
てメモリ・システム１００から検索されたデータとの間
の差のことを指す。
【００１７】ＥＣＣ生成器１０４は、どちらもＥＣＣ生
成器１０４とメモリ・ストレージ１１０との間に接続さ
れたバス１０６および１０８を介して、それぞれサブジ
ェクト・データおよび初期パリティ・データをメモリ・
ストレージ１１０に供給する。メモリ・ストレージ１１
０は、アドレス線１３０を介して受け取ったアドレス・
データによって指定される特定のアドレスにおいてサブ
ジェクト・データおよび初期パリティ・データを記憶す
る。例えば、メモリ・ストレージ１１０は、外部データ
・パスが８ビット幅であるメモリ・デバイス（図示せ
ず）を含み、サブジェクト・データが１２８個のデータ
のビットを含み、パリティ・ビットが１６個のデータの
ビットを含む場合、１６個のメモリ・デバイスが、サブ
ジェクト・データを各メモリ・デバイス内の特定のアド
レスにおいて記憶し、２個のメモリ・デバイスが、各メ
モリ・デバイス内の特定のアドレスにおいて初期パリテ
ィ・データを記憶する。各アドレスごとにサブジェクト
・データの１２８個のビットおよび初期パリティ・デー
タの１６個のビットを記憶でき、そのセルが８個のデー
タのビットをそれぞれ記憶する１８個のメモリ・デバイ
スを含むメモリ回路の構造は、一般的であり、周知であ
り、本明細書では詳細に説明しない。
【００１８】次いで、サブジェクト・データおよびパリ
ティ・データは、アドレス線１３０を介して受け取った
アドレス・データによって特定のアドレスを指定するこ
とによって、メモリ・ストレージ１１０から検索され
る。サブジェクト・データは、メモリ・ストレージ１１
０から検索され、バス１１２を介して別の誤り訂正符号
（ＥＣＣ）生成器１１６に送られ、初期パリティ・デー
タは、メモリ・ストレージ１１０から検索され、バス１
１４を介して誤り訂正検出回路１１８に送られる。一実
施形態では、ＥＣＣ生成器１１６は、ＥＣＣ生成器１０
４と同じであり、ＥＣＣ生成器１１６が次いで誤り訂正
検出回路１１８に接続されたバス１２２上でアサートす
る検査パリティ・データをもたらす。この実施形態で
は、ＥＣＣ生成器１１６はＥＣＣ生成器１０４と同じで
あるので、サブジェクト・データおよび検索された初期
パリティ・データが誤りを含まない場合、検査パリティ
・データはメモリ・ストレージ１１０から検索された初
期パリティ・データと同じになる。
【００１９】したがって、誤り訂正検出回路１１８（図
２）は、検査パリティ・データを検索された初期パリテ
ィ・データと比較するコンパレータ２０２を含む。コン
パレータ２０２は、ＥＣＣ生成器１１６内に含まれ、中
間ステップとしての検査パリティ・データの生成は不要
であることが理解できる。しかしながら、コンパレータ
２０２は、説明のために、メモリ・システム１００の別
個の構成要素として示されている。一実施形態では、コ
ンパレータ２０２は、検索された初期パリティ・データ
および検査パリティ・データの対応するビットに対して
論理排他的ＯＲ（ＸＯＲ）演算を実施した結果である検
査データをもたらす。したがって、その論理値が０であ
るデータのビットのみを含む検査データは、検索された
サブジェクト・データ中に誤りが見つからないことを示
し、したがってサブジェクト・データはバス１２０から
誤り訂正検出回路１１８を介してデータ出力線１２４へ
送られる（図１および図２）。
【００２０】検査データは、検査データのいずれかのビ
ットが論理値１を有する場合は、第１の論理値、例えば
論理１を有し、検査データのすべてのビットが論理値０
を有する場合は、第２の論理値、例えば論理０を有する
誤り信号を、コンパレータ２０２からバス２０６を介し
て誤り状態線１２６上にもたらすＯＲゲート２０４へ送
られる。バス２０６はまた、（ｉ）バス２０６を介して
検索された検査データに従って、誤りが訂正可能である
かどうか、すなわちサブジェクト・データまたは検索さ
れた初期パリティ・データの単一ビットのみが誤ってい
るかどうかを判定し、（ii）誤りが訂正可能な場合、デ
ータ出力線１２４上でデータをアサートする前にバス１
２０を介して受け取ったデータの誤りを訂正する誤り訂
正論理２０８に接続される。さらに、誤り訂正論理２０
８は、誤りが訂正されている場合は第１の論理値、例え
ば論理１を有し、誤りが訂正されていない場合は第２の
論理値、例えば論理０を有する誤り訂正された信号を誤
り訂正状態線１２８上に生成する。
【００２１】したがって、メモリ・ストレージ１１０内
のサブジェクト・データの誤りまたは検索された初期パ
リティ・データの誤りは、データ入力線１０２を介して
受け取られたサブジェクト・データからＥＣＣ生成器１
０４によって生成された初期パリティ・データを比較す
ることによって検出され、次いでメモリ・ストレージ１
１０から検索されたサブジェクト・データからＥＣＣ生
成器１１６によって生成されたパリティ・データを検査
するためにメモリ・ストレージ１１０内に記憶される。
初期パリティ・データが検査パリティ・データに等しい
場合、サブジェクト・データおよび初期パリティ・デー
タは誤りを含まない。反対に、初期パリティ・データが
検査パリティ・データに等しくない場合、誤りが検出さ
れ、それを示す誤り信号が誤り訂正状態線１２６上に生
成される。さらに、検出された誤りが誤り訂正論理２０
８（図２）によって訂正可能であると判定された場合、
誤りは訂正され、それを示す誤り訂正された信号が誤り
訂正状態線１２８上に生成される。
【００２２】ＥＣＣ生成器によるパリティ・データの導
出 上記に簡単に述べたように、それぞれＥＣＣ生成器１０
４およびＥＣＣ生成器１１６によって初期パリティ・デ
ータおよび検査パリティ・データを明確に導出すること
により、サブジェクト・データのバイト中の１つまたは
複数のビットを含む単一誤りを検出することができる。
サブジェクト・データからのパリティ・ビットの導出の
中心は、本明細書では行列Ｈと呼ぶ検査行列である。行
列Ｈは、ビットの行列であり、初期パリティ・データ中
のビットの数に等しいの数の行を有し、かつ初期パリテ
ィ・データ中のビットの数とサブジェクト・データ中の
ビットの数との和に等しい数の列を有する。
【００２３】以下でより完全に説明するように、行列Ｈ
の各列ベクトルは、サブジェクト・データならびに初期
パリティ・データを含む複合データ中の特定のビットに
対応する。複合データ中の単一ビットを含む誤りは、誤
りビットに対応する行列Ｈの列ベクトルによって正確に
表される検査データをバス２０６上にもたらす（図
２）。列ベクトルが検査データ中のビットの数に等しい
数の要素を有し、かつ列のベクトルの各要素が検査デー
タのビットのそれぞれのビットの論理値を正確に表す場
合、列ベクトルはバス２０６上の検査データを正確に表
す。複合データの多数のビットの誤りは、それぞれの誤
りビットに対応する行列Ｈの列ベクトルのモジュロ２の
加法によって正確に表される検査データをバス２０６上
にもたらす。
【００２４】行列Ｈは、以下でより完全に説明する８個
の列ベクトルを有する成分行列から構成され、以下の特
性を有する。 （ａ）行列Ｈの各列ベクトルは、奇数の重みであり、行
列Ｈの列ベクトル間で一意である。さらに、行列Ｈの各
個々の列ベクトルは、以下で説明する行列Ｈの成分行列
の任意の２個、３個、４個、５個、６個、７個および８
個の列ベクトルのどのモジュロ２の加法とも異なる。し
たがって、行列Ｈの列ベクトルによって正確に表される
検査データは、複合データの唯一の誤りビットが、列ベ
クトルの行列Ｈ内の位置に対応する複合データ内の位置
にあるビットであることを示す。したがって、複合デー
タの単一ビット誤りが容易に検出され、訂正される。 （ｂ）行列Ｈの成分行列の任意の２個の列ベクトルのモ
ジュロ２の加法は、偶数の重みの０でない列ベクトルで
ある。したがって、複合データのバイト中の２個のビッ
トを含む誤りは、論理値１を有する偶数の０でない数の
ビットを有する検査データをバス２０６上にもたらす。
したがって、複合データの２個のビットを含む誤りによ
って生成された検査データは、偶数の重みを有する０で
ない列ベクトルによって表される。したがって、単一ビ
ットを含む誤りは奇数の重みの列ベクトルによって表さ
れる検査データをもたらすので、２個のビットを含む誤
りと、単一ビットを含む訂正可能な誤りとを区別するこ
とができる。 （ｃ）行列Ｈの成分行列の任意の３個の列ベクトルのモ
ジュロ２の加法は、（ｉ）行列Ｈを導出するのに使用さ
れ、以下で詳細に説明する０でないベクトルであるシグ
ニチャ・ベクトルを含むか、または（ii）行列Ｈのどの
個々の列ベクトルとも異なる列ベクトルである。したが
って、複合データのバイト中の３個のビットを含む誤り
は、シグネチャ・ベクトルを含むか、または行列Ｈのど
の個々の列ベクトルとも異なる列ベクトルによって表さ
れる検査データをバス２０６上に生成する。 （ｄ）行列Ｈの成分行列の任意の４個の列ベクトルのモ
ジュロ２の加法は、偶数の重みの０でない列ベクトルで
ある。したがって、複合データのバイト中の４個のビッ
トを含む誤りは、論理値１を有する偶数の０でない数の
ビットを有する検査データをバス２０６上にもたらす。
したがって、複合データの４個のビットを含む誤りによ
ってもたらされた検査データは、偶数の重みを有する０
でない列ベクトルによって表される。したがって、単一
ビットを含む誤りは奇数の重みの列ベクトルによって表
される検査データをもたらすので、４個のビットを含む
誤りと、単一ビットを含む訂正可能な誤りとを区別する
ことができる。 （ｅ）行列Ｈの成分行列の任意の５個の列ベクトルのモ
ジュロ２の加法は、行列Ｈのどの個々の列ベクトルとも
異なる０でない列ベクトルである。したがって、複合デ
ータのバイト中の５個のビットを含む誤りは、行列Ｈの
どの個々の列ベクトルとも異なる列ベクトルによって表
される検査データをバス２０６上にもたらす。したがっ
て、５個のビットを含む誤りと、単一ビットを含む訂正
可能な誤りとを区別することができる。 （ｆ）行列Ｈの成分行列の任意の６個の列ベクトルのモ
ジュロ２の加法は、偶数の重みの０でない列ベクトルで
ある。したがって、複合データのバイト中の６個のビッ
トを含む誤りは、論理値１を有する偶数の０でない数の
ビットを有する検査データをバス２０６上にもたらす。
したがって、複合データの６個のビットを含む誤りによ
ってもたらされた検査データは、偶数の重みを有する０
でない列ベクトルによって表される。したがって、単一
ビットを含む誤りは奇数の重みの列ベクトルを表す検査
データをもたらすので、６個のビットを含む誤りと、単
一ビットを含む訂正可能な誤りとを区別することができ
る。 （ｇ）行列Ｈの成分行列の任意の７個の列ベクトルのモ
ジュロ２の加法は、シグネチャ・ベクトルを含む列ベク
トルである。したがって、複合データのバイト中の７個
のビットを含む誤りは、シグネチャ・ベクトルを含む列
ベクトルを表す検査データをバス２０６上にもたらす。
したがって、シグネチャ・ベクトルを含む行列Ｈの列ベ
クトルはないので、７個のビットを含む誤りと、単一ビ
ットを含む訂正可能な誤りとを区別することができる。 （ｈ）行列Ｈの成分行列の８個の列ベクトル全てのモジ
ュロ２の加法は、以下で詳細に説明する０でない固有パ
ターンを有する列ベクトルである。したがって、サブジ
ェクト・データのバイト中の８個のビットすべてを含む
誤りは、固有パターンを有する列ベクトルによって表さ
れる検査データをバス２０６上にもたらす。固有パター
ンは、行列Ｈのどの個々の列ベクトルとも異なるので、
８個のビットを含む誤りと、単一ビットを含む訂正可能
な誤りとを区別することができる。 （ｉ）論理値１を有する行列Ｈのビットの数は、実質上
最小となり、そのような行列Ｈのビットは行列Ｈ中に実
質上均一に分配される。したがって、ＥＣＣ生成器１０
４および１１６（図１）および誤り訂正論理ブロック２
０８を実施するのに必要な論理は比較的最小かつ最適で
ある。
【００２５】上述のように、行列Ｈはｎ個の行およびｍ
個の列を有する。ただし、ｎは初期パリティ・データの
ビットの長さであり、ｍは複合データのビットの長さで
ある。行列Ｈは、複合データを表し、かつ複合列ベクト
ルとも呼ばれる行列Ｈと列ベクトルとのブール行列乗算
から、バス２０６上に与えられる検査データを表し、か
つ検査列ベクトルとも呼ばれる列ベクトルが得られるよ
うに定義される。誤りが存在しない場合、バス２０６上
の検査データは０であるので、検査列ベクトル、したが
って行列Ｈと複合列ベクトルとのブール行列乗算によっ
て定義されるｎ個のブール式を０にセットすると、サブ
ジェクト・データと初期パリティ・データおよび検査パ
リティ・データとの論理関係が定義される。サブジェク
ト・データと初期パリティ・データおよび検査パリティ
・データとの論理関係は、ＥＣＣ生成器１０４および１
１６の構造および論理演算を定義する。サブジェクト・
データと初期パリティ・データとの関係は、サブジェク
ト・データと検査パリティ・データとの関係に等しいこ
とに留意されたい。
【００２６】以下は、行列Ｈによるサブジェクト・デー
タとパリティ・データとの関係の定義を示す例である。
図３Ａに、以下でより完全に説明する方法で導出される
行列Ｈ３の例示的な例を示す。図３Ａにおいて、ｍすな
わち複合データの長さは３２であり、ｎすなわちパリテ
ィ・データの長さは１６である。したがって、複合デー
タはサブジェクト・データおよび関連する初期パリティ
・データのみを含むので、サブジェクト・データの長さ
は１６ビットである。図３Ｂに、検査列ベクトルＣ３が
行列Ｈ３と複合列ベクトルＤ３とのブール行列乗算の結
果であることを示す。検査列ベクトルＣ３は、単一の列
およびｎ個の行を有し、要素としてビットｃ1、ｃ2、ｃ
3、ｃ4、ｃ5、ｃ6、ｃ7およびｃ8を有する。複合列ベク
トルＤ３は、単一の列およびｍ個の行を有し、要素とし
てサブジェクト・データを表すビットｄ1、ｄ2、ｄ3、
ｄ4、ｄ5、ｄ6、ｄ7およびｄ8、および初期パリティ・
データを表すビットｐ1、ｐ2、ｐ3、ｐ4、ｐ5、ｐ6、ｐ
7およびｐ8を有する。
【００２７】図３Ｃに、図３Ｂに示されるブール行列乗
算から得られるｎ個の式３１０を示す。ビットｃ1、
ｃ2、ｃ3、ｃ4、ｃ5、ｃ6、ｃ7およびｃ8を０にセット
すると、式３２０（図３Ｄ）が得られる。例えば、パリ
ティ・ビットｐ1 は、その入力線にデータ・ビット
ｄ3、ｄ4およびｄ6が適用される論理排他的ＯＲゲート
によってもたらされた出力信号である。さらに、パリテ
ィ・ビットｐ3 は、その入力線にデータ・ビットｄ3、
ｄ5およびｄ8が適用される論理排他的ＯＲゲートによっ
てもたらされた出力信号である。上述のように、ＥＣＣ
生成器１０４および１１６（図１）は等しく、式３２０
（図３Ｄ）を使用してサブジェクト・データからパリテ
ィ・データを導出する。さらに、ＥＣＣ生成器１１６
（図１）は、式３１０（図３Ｃ）を使用して、中間ステ
ップとしてサブジェクト・データから検査パリティ・デ
ータを導出することなく直接検査データを生成する。行
列Ｈ３の重みが比較的小さいので、ＥＣＣ生成器１０４
および１１６（図１）の論理は実質上最小であり、また
重みが行列Ｈ３（図３Ａ）中に比較的均一に分配される
ので、パリティ・ビットｐ1、ｐ2、ｐ3、ｐ4、ｐ5、
ｐ6、ｐ7またはｐ8のいずれも、実質上他のパリティ・
ビットを生成するのに必要なよりも多くの論理をＥＣＣ
生成器１０４および１１６内に生成する必要がない。
【００２８】行列Ｈの構成 ＥＣＣ生成器１０４および１１６によるサブジェクト・
データからの初期パリティ・データおよび検査パリティ
・データの導出を定義する行列Ｈの上述の特性により、
上述のようにサブジェクト・データのバイト中の１つま
たは複数のビットを含む誤りを検出することができる。
すぐ下で説明する行列Ｈの構成は、行列Ｈが上述の特性
を有することを保証する。論理流れ図４００（図４）
は、行列Ｈの構成およびそこからのＥＣＣ生成器１０４
および１１６の構成を示す。論理流れ図４００に従う処
理はステップ４０２から始まる。
【００２９】ステップ４０２において、行列Ｈの寸法を
決定する。上述のように、行列Ｈはｎ個の行およびｍ個
の列を有する。ただし、ｎは初期パリティ・データのビ
ットの数であり、ｍは複合データのビットの長さ、すな
わち結合したサブジェクト・データと初期パリティ・デ
ータのビットの数である。パリティ・データのｎ個のビ
ットを使用する本発明に従って誤りについて検査できる
サブジェクト・データのビットの最大数は、次式（１）
によって与えられる。
【数１】 論理流れ図４００（図４）に従う処理では、ｎ、すなわ
ちパリティ・データのビットの数は４の整数倍であると
仮定する。説明のために、サブジェクト・データは長さ
１２８ビットであり、本発明に従ってサブジェクト・デ
ータの誤りを検査するためにパリティ・データの１６個
のビットが必要であると仮定する。式（１）を使用する
と、パリティ・データの１６個のビットはサブジェクト
・データの最大２２８個のビットを検査でき、パリティ
・データの１２個のビットはサブジェクト・データの最
大４８個のビットを検査できる。サブジェクト・データ
は長さ１２８ビットであり、パリティ・データは長さ１
６ビットであるので、行列Ｈは１６個の行、および１４
４個すなわち１２８個＋１６個の列を有する。
【００３０】処理は、ステップ４０２（図４）からステ
ップ４０４へ移り、そこでシグネチャ・ベクトルを構成
する。シグネチャ・ベクトルは、（ｉ）行列Ｈを構成す
るため、および（ｉｉ）行列Ｈの特性（ｃ）および
（ｇ）に従ってバイトの３個または７個のビット含む誤
りを検出するために使用される。シグネチャ・ベクトル
は、長さｎ／４ビットであり、行列Ｈを構成するどのベ
ース生成ベクトルとも、どのビルディング・ブロック・
ベクトルとも異なる。ベース生成ベクトルおよびビルデ
ィング・ブロック・ベクトルについて以下に詳細に説明
する。一実施形態では、シグネチャ・ベクトルは、その
論理値がすべて１であるビットのｎ／４個の行を有する
列ベクトルである。この例示的な例では、ｎは１６であ
り、したがってシグネチャ・ベクトルは、すべて論理値
１を有する４個のビットの列ベクトルである。その要素
がすべて論理値１を有するシグネチャ・ベクトルは、重
みが特に小さくかつその重みが特に均一に分配される行
列Ｈを生成することが分かっている。シグネチャ・ベク
トルの重みは、シグネチャ・ベクトルのビットの数、し
たがってその論理値が１であるビットの数が奇数の場
合、奇数になる。反対に、シグネチャ・ベクトルの重み
は、シグネチャ・ベクトルのビットの数、したがってそ
の論理値が１であるビットの数が偶数の場合、偶数にな
る。
【００３１】処理は、ステップ４０４からステップ４０
６へ移り、そこで多数のベース生成ベクトルを構成す
る。具体的には、ベース生成ベクトルの数ｑは、次式
（２）によって与えられる。
【数２】
【００３２】各ベース生成ベクトルは、寸法がシグネチ
ャ・ベクトルに等しい、すなわち１個の列およびｎ／４
個の行を有する。この例示的な例では、各ベース生成ベ
クトルは、１個の列１、および１６個÷４個＝４個であ
るので４個の行を有する。構成されたベース生成ベクト
ルは、互いに異なっており、各ベース生成ベクトルは、
シグネチャ・ベクトルが奇数の重みを有する場合は偶数
の重みを有し、シグネチャ・ベクトルが偶数の重みを有
する場合は奇数の重みを有する。この例示的な例では、
シグネチャ・ベクトルは、偶数の重みを有する。したが
って、各ベース生成ベクトルは奇数の重みを有し、構成
されたベース生成ベクトル間で一意である。図５に、ス
テップ４０４において構成されかつｂｇ（ｊ）によって
示されたベース生成ベクトルの例示的な例を示す。図５
において、ｊは、０とｑ−１（両端の整数を含む）の間
の整数である。
【００３３】処理は、ステップ４０６からステップ４０
８へ移り、そこで多数の成分行列を構成する。以下でよ
り完全に説明するように、成分行列のいくつかを結合し
て行列Ｈを形成する。ステップ４０８を、処理がステッ
プ６０２から始まる論理流れ４０８としてより完全に示
す（図６）。ステップ６０２において、多数のビルディ
ング・ブロック・ベクトルを構成する。各ビルディング
・ブロック・ベクトルは、上述のシグネチャ・ベクトル
と同じ寸法を有し、次式（３）に従って構成される。
【数３】 式（３）において、（ｉ）ｂｂｊｋは、ベース生成ベク
トルｂｇ（ｊ）およびｂｇ（ｋ）に対応するビルディン
グ・ブロック・ベクトルであり、（ii）ｊおよびｋは、
０とｑ−１（両端の整数を含む）の間の整数であり、互
いに等しくなく、(iii）ｂｓは、上述のシグネチャ・ベ
クトルであり、（ｉｖ）プラス符号（「＋」）はモジュ
ロ２加算演算を表す。モジュロ２加算演算は機能的に排
他的ＯＲ演算と同じである。ビルディング・ブロック・
ベクトルは、式（３）中のｊとｋの各可能な組合せごと
に構成される。図７に、図５の例示的な例についてステ
ップ６０２に従って構成されたビルディング・ブロック
・ベクトルを示す。
【００３４】処理は、ステップ６０２（図６）からステ
ップ６０４へ移り、そこでステップ６０２において構成
されたビルディング・ブロック・ベクトルｂｂｊｋごと
に成分行列ｈ（ｊ、ｋ）を構成する。各成分行列ｈ
（ｊ、ｋ）は、次式（４）に従って構成される。
【数４】 上述のように、ビルディング・ブロック・ベクトルｂｂ
ｊｋおよびベース生成ベクトルｂｇ（ｊ）およびｂｇ
（ｋ）はすべて、１個の列およびｎ／４個の行を有する
列ベクトルである。したがって、各成分行列ｈ（ｊ、
ｋ）は、８個のビットの列およびｎ個のビットの行を有
する。この例示的な例では、ｎは１６であり、したがっ
てｎ／４は４である。したがって、各成分行列ｈ（ｊ、
ｋ）は、８個のビットの列および１６個のビットの行を
有する。
【００３５】上述のように、ステップ４０６（図４）に
おいて生成されたすべてのベース生成ベクトルは互いに
異なる。したがって、ｂｇ（ｊ）はｂｇ（ｋ）と異な
る。さらに、ビルディング・ブロック・ベクトルｂｂｊ
ｋは、シグネチャ・ベクトルが奇数の重みを有し、かつ
ベース生成ベクトルが偶数の重みを有する場合は、奇数
の重みを有し、シグネチャ・ベクトルが偶数の重みを有
し、かつベース生成ベクトルが奇数の重みを有する場合
は、偶数の重みを有するので、ｂｂｊｋは、ｂｇ（ｊ）
およびｂｇ（ｋ）と異なる。したがって、成分行列ｈ
（ｊ、ｋ）の列は互いに異なる。さらに、各ベース生成
ベクトルはステップ４０６（図４）において構成された
他のすべてのベース生成ベクトルと異なり、またビルデ
ィング・ブロック・ベクトルｂｂｊｋはステップ６０２
（図６）において構成された他のすべてのビルディング
・ブロック・ベクトルと異なるので、成分行列ｈ（ｊ、
ｋ）の各列は、ステップ６０４において構成された他の
すべての成分行列のどの列とも異なる。さらに、ステッ
プ６０４において構成された他のすべての成分行列は、
行列Ｈの上述の特性を有する。
【００３６】上述のように、行列Ｈの成分行列の８個の
列ベクトルすべてのモジュロ２の加法は、固有パターン
を有する列ベクトルである。成分行列ｈ（ｊ、ｋ）の８
個の列ベクトルすべてのモジュロ２の加法は、次式
（５）によって与えられる。式（５）において、プラス
符号（「＋」）はモジュロ２加算を示す。
【数５】
【００３７】成分行列ｈ（ｊ、ｋ）の列は、成分行列ｈ
（ｊ、ｋ）内の列の特定の順序に関わらず、これらの特
性を有することが理解できる。したがって、式（４）中
に示される列は、以下に説明するように成分行列ｈ
（ｊ、ｋ）から構成された行列Ｈの有効性に影響を及ぼ
すことなく記録できる。さらに、成分行列ｈ（ｊ、ｋ）
の列が上述の特性を有するならば、成分行列ｈ（ｊ、
ｋ）の７個以下の列ベクトルを使用して、同数のビット
を有するデータ・セグメント中の１つまたは複数の誤り
ビットを検出することができる。例えば、成分行列ｈ
（ｊ、ｋ）の任意の４個の列ベクトルを使用して、デー
タのニブル中の１つまたは複数の誤りビットを検出し、
それによりＳ４ＥＤシステムを実施することができる。
【００３８】ステップ６０４の後、論理流れ図４０８に
従う処理、したがってステップ４０８（図４）は終了す
る。ステップ４０８から、処理はステップ４１０へ移
り、そこでステップ４０８において構成された成分行列
から行列Ｈを構成する。行列Ｈは、次式（６）に示され
るように成分行列ｈ（ｊ、ｋ）および寸法ｎの単位行列
から構成される。
【数６】 式（６）において、（ｉ）Ｉは、ｎ個のビットの列およ
びｍ個のビットの行を有する単位行列であり、（ii）ｊ
１、ｊ２、ｊ３、ｋ１、ｋ２、ｋ３は、０とｑ−１（両
端の整数を含む）の間の整数であり、(iii）ｊ１、ｊ
２、およびｊ３は、それぞれｋ１、ｋ２、およびｋ３に
等しくなく、（ｊ１、ｋ１）、（ｊ２、ｋ２）、および
（ｊ３、ｋ３）の各組合せは、行列Ｈ中のそのような他
のすべての組合せと異なる。
【００３９】ステップ４１０を、処理がステップ８０２
から始まる論理流れ図４１０としてより詳細に示す（図
８）。ステップ８０２において、行列Ｈ中に含まれる成
分行列ｈ（ｊ、ｋ）の数を決定する。サブジェクト・デ
ータ中の各ビットは、行列Ｈの成分行列の列ベクトルに
対応する。一実施形態では、各成分行列ｈ（ｊ、ｋ）は
８個の列ベクトルを有するので、行列Ｈ中に含まれるそ
のような成分行列の数は、サブジェクト・データのビッ
トの数を８で割ったものに等しい。上述の例示的な例で
は、サブジェクト・データのビットの数は１２８であ
る。したがって、１６個の一意の成分行列ｈ（ｊ、ｋ）
が行列Ｈ中に含まれる。
【００４０】処理は、ステップ８０２からステップ８０
４へ移り、そこで各成分行列ｈ（ｊ、ｋ）の重みを決定
し、成分行列ｈ（ｊ、ｋ）を重みの昇順で分類する。こ
の例示的な例では、１６個の成分行列ｈ（ｊ、ｋ）はス
テップ８０２において決定された行列Ｈ中に含まれるの
で、最小の重みを有する１６個の成分行列ｈ（ｊ、ｋ）
を選択する。図３Ａ〜図３Ｄに対応する上記説明に示さ
れるように、行列Ｈ中の重みが小さくなると、ＥＣＣ生
成器１０４および１１６（図１）の対応する回路の複雑
さが低減する。したがって、行列Ｈは、重みを比較的小
さくして構成することが好ましい。しかしながら、おそ
らくＥＣＣ生成器１０４および１１６（図１）内の追加
の回路のコストが増大するとしても、行列Ｈは、ステッ
プ８０４（図８）を実施することなく上述の特性を有す
ることが理解できる。
【００４１】処理は、ステップ８０４（図８）からステ
ップ８０６へ移り、そこでステップ８０４において選択
した成分行列ｈ（ｊ、ｋ）、あるいは任意の１６個の成
分行列ｈ（ｊ、ｋ）を、式（６）に従うｎ個の行および
ｎ個の列を有する単位行列Ｉと結合させて行列Ｈを形成
する。ステップ８０６から、論理流れ図４１０に従う処
理、したがってステップ４１０（図４）は終了する。処
理は、ステップ４１０からステップ４１２へ移る。
【００４２】図３Ａ〜図３Ｄと関連して上述したよう
に、行列Ｈは、サブジェクト・データとパリティ・デー
タとの関係を定義する。ステップ４１２において、行列
Ｈによって定義されるサブジェクト・データとパリティ
・データとの関係は、上述の方法、例えば図３Ａ〜図３
Ｄと関連して上述した方法で、パリティ・データが行列
Ｈに従うサブジェクト・データから導出されるように、
ＥＣＣ生成器１０４（図１）および１１６内で実施され
る。
【００４３】単一ビット誤り訂正 上述のように、誤り訂正論理２０８（図２）は、単一ビ
ットのみを含む複合データの誤りを検出し、訂正する。
行列Ｈの各列ベクトルは、複合列ベクトル、例えば複合
列ベクトルＤ３（図３Ｂ）内の誤りビットに応答してバ
ス２０６（図２）上にもたらされる検査データに等し
い。バス２０６（図２）上の検査データによって表され
る列ベクトルの行列Ｈ、例えば行列Ｈ３内の位置は、誤
りビットの複合列ベクトル、例えば複合列ベクトルＤ３
（図３Ｂ）内の位置に対応する。例えば、複合列ベクト
ルＤ３のデータ・ビットｄ3 が誤っていると仮定する。
式３１０（図３Ｃ）から、バス２０６（図２）上の検査
データのビットｃ1、ｃ3およびｃ8はそれぞれ論理値１
を有し、検査ビットｃ2、ｃ4、ｃ5、ｃ6 およびｃ7 は
それぞれ論理値０を有する。これらの値は、行列Ｈ３
（図３Ｂ）の第３の列ベクトルによって表され、したが
って複合列ベクトルＤ３中の第３のビットが誤っている
ことを示す。これは、複合列ベクトルＤ３中の第３のビ
ットが、誤っているビットであるデータ・ビットｄ3 で
あるので適切である。
【００４４】誤り訂正論理２０８（図２）は、本明細書
では検査列ベクトルとも呼ぶバス２０６上にもたらされ
る検査データを正確に表す列ベクトルを、行列Ｈ、例え
ば行列Ｈ３（図３Ｂ）の各個々の列と比較する。検査列
ベクトルが行列Ｈの個々の列ベクトルに等しい場合、訂
正可能な誤りが検出される。訂正可能な誤りは、個々の
列ベクトルの行列Ｈ内の位置に対応する複合データ内の
位置において複合データの単一誤りビットのみを含む。
さらに、誤り訂正論理２０８（図２）は、訂正可能な誤
りが検出された場合、誤りビットの論理否定によって複
合データの誤りビットを訂正する。そのような訂正の
後、サブジェクト・データは、誤り訂正論理２０８によ
ってデータ出力線１２４上にアサートされる。誤り訂正
論理２０８はまた、訂正可能な誤りが検出され、誤り訂
正論理２０８によって訂正された場合は第１の論理値、
例えば論理１を有し、訂正可能な誤りが誤り訂正論理２
０８によって検出されない場合は第２の論理値、例えば
論理０を有する誤り訂正された信号を誤り訂正状態線１
２８上にもたらす。
【００４５】誤りが複合データの２個以上のビットを含
む場合、バス２０６上にもたらされた検査データは、複
合列ベクトル、例えば複合列ベクトルＤ３（図３Ｂ）内
の誤りビットに位置が対応する行列Ｈの列ベクトルのモ
ジュロ２の加法によって正確に表される。例えば、それ
ぞれ複合列ベクトルＤ３内の位置２、３、および５のと
ころにあるデータ・ビットｄ2、ｄ3、およびｄ5 が誤っ
ている場合、バス２０６（図２）上にもたらされた検査
データは、この例では行列Ｈ３（図３Ｂ）の第２の列ベ
クトル、第３の列ベクトル、および第５の列ベクトルの
モジュロ２の加法によって正確に表される。行列Ｈの特
性として上述したように、行列Ｈの任意の２個、３個、
４個、５個、６個、７個または８個の列ベクトルのモジ
ュロ２の加法は、０でなく、行列Ｈのどの個々の列ベク
トルとも異なる。したがって、検査データが０でないの
で、誤りが検出され、検査データが行列Ｈの列ベクトル
によって表されないので、その誤りと訂正可能な誤りと
を区別することができる。
【００４６】コンピュータ・システム内でのメモリ・シ
ステム１００の使用 メモリ・システム１００は、コンピュータ・システム９
００（図９）内で確実なメモリ・アクセスを提供するた
めにコンピュータ・システム９００内で使用される。現
在使用されているたいていのコンピュータ・システム
は、図９に示される一般的なアーキテクチャのものであ
る。コンピュータ・システム９００は、バス９０４を介
してメモリ・システム１００に結合されたプロセッサ９
０２を含む。プロセッサ９０２は、コンピュータ命令を
バス９０４を介してメモリ・システム１００からフェッ
チし、フェッチされたコンピュータ命令を実行する。プ
ロセッサ９０２はまた、メモリ・システム１００および
これもバス９０４に結合された大容量メモリ９１０から
データを読み取ったり、データを書き込んだりする。例
えば、プロセッサ９０２はＳＰＡＲＣプロセッサなどで
あり、コンピュータ・システム９００はＳＰＡＲＣｓｔ
ａｔｉｏｎワークステーション・コンピュータ・システ
ムなどである。ＳＰＡＲＣプロセッサもＳＰＡＲＣｓｔ
ａｔｉｏｎワークステーション・コンピュータ・システ
ムもカリフォルニア州マウンテンビューのＳｕｎ Ｍｉ
ｃｒｏｓｙｓｔｅｍｓ社が市販している。Ｓｕｎ、Ｓｕ
ｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ、およびＳｕｎ Ｌｏｇ
ｏは、米国およびその他の国におけるＳｕｎ Ｍｉｃｒ
ｏｓｙｓｔｅｍｓ社の商標または登録商標である。すべ
てのＳＰＡＲＣ商標は、許可を受けて使用されており、
米国およびその他の国におけるＳＰＡＲＣ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ社の商標である。ＳＰＡＲＣ商標を担
持する製品は、Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ社に
よって開発されたアーキテクチャに基づく。
【００４７】コンピュータ・システム９００はまた、キ
ーボードおよびマウス、トラック・ボール、ライトペ
ン、デジタル化タブレットおよび／またはタッチ検知パ
ッドなど電子ポインティング・デバイスなどを無制限に
含むことができる１つまたは複数のユーザ入力装置９０
６を含む。ユーザは、ユーザ入力装置９０６を操作し
て、ユーザ生成コマンド信号を生成し、バス９０４を介
してプロセッサ９０２へ送信する。プロセッサ９０２
は、それに応答して、メモリ・システム１００からフェ
ッチされたコンピュータ命令に従って適切な処置をと
る。メモリ・システム１００からフェッチされたコンピ
ュータ命令に応答して、また場合によってはユーザ入力
装置９０６から受信したユーザ生成コマンド信号に応答
して、プロセッサ９０２は、ユーザに表示するために１
つまたは複数の出力装置９０８にデータを送り、信号を
制御する。出力装置９０８は、プリンタおよび陰極線管
（ＣＲＴ）、発光ダイオード（ＬＥＤ）ディスプレイお
よび液晶ディスプレイ（ＬＣＤ）などコンピュータ表示
装置などを無制限に含むことができる。
【００４８】プロセッサ９０２がデータ、すなわちサブ
ジェクト・データをメモリ・システム１００に書き込む
場合、上記でより完全に説明したように、初期パリティ
・データが生成され、メモリ・システム１００内に記憶
される。プロセッサ９０２は、メモリ・システム１００
内の特定のアドレスを指定するアドレス・データをバス
９０４を介してアドレス線１３０上にアサートすること
によってメモリ・システム１００内のサブジェクト・デ
ータを書き込むべき特定の位置を指定する。生成され、
メモリ・システム１００内に記憶された初期パリティ・
データは、サブジェクト・データが記憶される同じアド
レスと関連する。その場合、プロセッサ９０２は、次い
で読取り動作中に同じアドレス・データをバス９０４を
介してアドレス線１３０上にアサートすることによって
サブジェクト・データを検索する。サブジェクト・デー
タ中または初期パリティ・データの誤りは、上記でより
完全に説明した方法で、単一ビットのみが誤っている場
合、検出され、訂正される。プロセッサ９０２は、メモ
リ・システム１００によってバス９０４に結合された誤
り状態線１２６上にもたらされた誤り信号をバス９０４
を介して受け取ることによって、サブジェクト・データ
または初期パリティ・データの誤りが検出されたと判断
する。同様に、プロセッサ９０２は、メモリ・システム
１００によってこれもバス９０４に結合された誤り訂正
状態線１２８上にもたらされた誤り訂正された信号をバ
ス９０４を介して受け取ることによって、サブジェクト
・データまたはパリティ・データの誤りが訂正されたと
判断する。
【００４９】プロセッサ９０２は、メモリ・システム１
００から検索されたサブジェクト・データの誤りが検出
された場合、適切な処置をとることができる。例えば、
メモリ・システム１００から検索されたサブジェクト・
データ中に訂正された誤りが検出された場合、プロセッ
サ９０２は、出力装置９０８を介して、メモリ・エラー
が検出され、訂正されたという警告メッセージをユーザ
に表示させることができる。メモリ・エラーが検出され
たので、プロセッサ９０２による処理は正常に継続でき
る。メモリ・システム１００から検索されたサブジェク
ト・データ中に訂正されていない誤りが検出された場
合、プロセッサ９０２は、出力装置９０８を介して、エ
ラー・メッセージをユーザに表示させ、処理を打ち切る
ことができる。メモリ・システム１００から検索された
サブジェクト・データ中の検出された誤りに応答して、
プロセッサ９０２が他の多数の処置をとることができる
ことが理解できる。
【００５０】一実施形態では、上述のＥＣＣ生成器１０
４および１１６（図１）の設計、すなわちそれに従って
ＥＣＣ生成器１０４および１１６（図１）を設計する式
３１０（図３Ｃ）および式３２０（図３Ｄ）の導出は、
適切にプログラムされたコンピュータによって実施され
る。さらに、ＥＣＣ生成器１０４および１１６は、本発
明の一実施形態におけるコンピュータ内で実行するソフ
トウェアにおいて実現される。
【００５１】上記説明は、例示的なものにすぎず、限定
的なものではない。本発明は、以下の請求の範囲によっ
てのみ限定される。
【図面の簡単な説明】
【図１】 本発明による誤り検出を実施するメモリ・シ
ステムのブロック図である。
【図２】 図１のメモリ・システムの誤り訂正回路のブ
ロック図である。
【図３】 本発明による検査行列を示す図（Ａ）、Ａの
検査行列によって定義されるサブジェクト・データとパ
リティ・データとの関係を示す図（Ｂ）、Ｂに示された
関係によって定義されるブール論理式を示す図（Ｃ）、
Ｃの式から導出され、サブジェクト・データからパリテ
ィ・データを生成するのに使用されるブール論理式を示
す図（Ｄ）である。
【図４】 本発明による誤り訂正符号生成器の構成を示
す、論理流れ図である。
【図５】 本発明に従って構成された検査行列の例示的
な例に対応するベース生成ベクトルを示す図である。
【図６】 本発明による一対のベース生成ベクトルから
の成分行列の構成を示す論理流れ図である。
【図７】 本発明に従って構成された検査行列の例示的
な例に対応するビルディング・ブロック・ベクトルを示
す図である。
【図８】 本発明による成分行列からの検査行列の構成
を示す論理流れ図である。
【図９】 本発明による図１のメモリ・システムを含む
コンピュータ・システムのブロック図である。
【符号の説明】
１０４ ＥＣＣ生成器 １１６ ＥＣＣ生成器 １１８ 誤り訂正検出回路 ２０２ コンパレータ ２０８ 誤り訂正論理 １００ メモリ・デバイス ９１０ 大容量メモリ ９０２ プロセッサ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）シグネチャ・ベクトルを構成する
    ステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せ対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップとを含み、シグネ
    チャ・ベクトルが各ビルディング・ブロック・ベクトル
    に関して一意でありかつ各ベース生成ベクトルに関して
    一意であることを特徴とするメモリ内で誤り訂正符号生
    成回路を構成する方法。
  2. 【請求項２】 ステップ（Ｅ）において定義された関係
    に従ってサブジェクト・データからパリティ・データを
    生成する回路を構成するステップをさらに含むことを特
    徴とする請求項１に記載の方法。
  3. 【請求項３】 （Ａ）シグネチャ・ベクトルを構成する
    ステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せに対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップとを実施すること
    によって定義されるサブジェクト・データとパリティ・
    データとの論理関係に従って、サブジェクト・データか
    らパリティ・データのｎビットを生成するステップとを
    含み、シグネチャ・ベクトルが各ビルディング・ブロッ
    ク・ベクトルに関して一意でありかつ各ベース生成ベク
    トルに関して一意であることを特徴とするコンピュータ
    のメモリ内に記憶されたサブジェクト・データの誤りを
    検出する方法。
  4. 【請求項４】 （Ａ）シグネチャ・ベクトルを構成する
    ステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せに対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップと、 （Ｆ）ステップ（Ｅ）において定義された関係に従って
    サブジェクト・データからパリティ・データを生成する
    回路を構成するステップとを実施することによって得ら
    れる誤り検出回路を含み、シグネチャ・ベクトルが各ビ
    ルディング・ブロック・ベクトルに関して一意でありか
    つ各ベース生成ベクトルに関して一意であることを特徴
    とするメモリ・システム。
  5. 【請求項５】 （Ａ）シグネチャ・ベクトルを構成する
    ステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せに対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップとを実施すること
    によって定義されるサブジェクト・データとパリティ・
    データとの論理関係に従って、コンピュータのメモリ内
    に記憶されたサブジェクト・データからパリティ・デー
    タのｎビットを生成し、シグネチャ・ベクトルが各ビル
    ディング・ブロック・ベクトルに関して一意でありかつ
    各ベース生成ベクトルに関して一意であることを特徴と
    するメモリ誤り検出回路。
  6. 【請求項６】 プロセッサと、プロセッサに動作可能に
    結合され、かつプロセッサによって実施された書込み動
    作に応答してサブジェクト・データを記憶し、かつプロ
    セッサによって実施された読取り動作に応答してサブジ
    ェクト・データを検索し、かつ （Ａ）シグネチャ・ベクトルを構成するステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せに対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップと、 （Ｆ）ステップ（Ｅ）において定義された関係に従って
    サブジェクト・データからパリティ・データを生成する
    回路を構成するステップとを実施することによって得ら
    れる、サブジェクト・データからパリティ・データを導
    出する誤り検出回路を含むメモリ・システムとを含むコ
    ンピュータ・システムにおいて、シグネチャ・ベクトル
    が各ビルディング・ブロック・ベクトルに関して一意で
    ありかつ各ベース生成ベクトルに関して一意であるコン
    ピュータ・システム。
  7. 【請求項７】 プロセッサと、プロセッサに動作可能に
    結合され、かつプロセッサによって実施された書込み動
    作に応答してサブジェクト・データを記憶し、かつプロ
    セッサによって実施された読取り動作に応答してサブジ
    ェクト・データを検索し、かつ （Ａ）シグネチャ・ベクトルを構成するステップと、 （Ｂ）それぞれが、シグネチャ・ベクトルが偶数の重み
    を有する場合は奇数の重みを有し、シグネチャ・ベクト
    ルが奇数の重みを有する場合は偶数の重みを有する２個
    以上の互いに異なるベース生成ベクトルを構成するステ
    ップと、 （Ｃ）２個以上のベース生成ベクトルのうちの２個のベ
    ース生成ベクトルの１つまたは複数の組合せに対して、 （ｉ）シグネチャ・ベクトルおよび２個のベース生成ベ
    クトルからビルディング・ブロック・ベクトルを構成す
    るステップと、 （ii）それぞれ（１）ビルディング・ブロック・ベクト
    ルの１つまたは複数のインスタンスと、２個のベース生
    成ベクトルのうちの少なくとも１個のベース生成ベクト
    ルの１つまたは複数のインスタンスとの連鎖を含み、か
    つ（２）成分行列の１つまたは複数のベクトルの他のす
    べてのベクトルと異なる１つまたは複数のベクトルを含
    む成分行列を構成するステップと、 （Ｄ）１つまたは複数の成分行列を単位行列と結合して
    検査行列を形成するステップと、 （Ｅ）検査行列と、サブジェクト・データ・ビットおよ
    び関連するパリティ・ビットを含む複合ベクトルとの行
    列積である検査行列に固定の値を割り当てて、メモリ内
    に記憶されたサブジェクト・データの様々な状態と、各
    状態に対応しかつメモリ内に記憶された有効なパリティ
    ・データとの関係を定義するステップとを実施すること
    によって定義されるサブジェクト・データとパリティ・
    データとの論理関係に従って、サブジェクト・データか
    らパリティ・データのｎビットを生成する誤り検出回路
    を含むメモリ・システムとを含み、シグネチャ・ベクト
    ルが各ビルディング・ブロック・ベクトルに関して一意
    でありかつ各ベース生成ベクトルに関して一意であるコ
    ンピュータ・システム。
JP9062184A 1996-02-28 1997-02-28 コンピュータ・メモリ用の誤り検出および訂正回路 Pending JPH1031628A (ja)

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