JPH05158722A - 誤り検出・訂正方式 - Google Patents

誤り検出・訂正方式

Info

Publication number
JPH05158722A
JPH05158722A JP3325526A JP32552691A JPH05158722A JP H05158722 A JPH05158722 A JP H05158722A JP 3325526 A JP3325526 A JP 3325526A JP 32552691 A JP32552691 A JP 32552691A JP H05158722 A JPH05158722 A JP H05158722A
Authority
JP
Japan
Prior art keywords
error
matrix
syndrome
power
parity check
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3325526A
Other languages
English (en)
Inventor
Eiji Fujiwara
英二 藤原
Hiroshi Kosuge
浩 小菅
Yoshio Kiryu
芳雄 桐生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP3325526A priority Critical patent/JPH05158722A/ja
Priority to US07/986,478 priority patent/US5563894A/en
Publication of JPH05158722A publication Critical patent/JPH05158722A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Algebra (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Error Detection And Correction (AREA)

Abstract

(57)【要約】 【目的】単一バイト誤りを訂正し、二ビット誤りを検出
する誤り検出・訂正方式において、必要チェックビット
数を少なくする。 【構成】バイト長をｂビットとするとき、随伴行列Ｔの
冪で表現されたガロワ体ＧＦ（２のｂ乗）の部分体ＧＦ
（２のｄ乗）の加法に関する剰余類の要素（図２では
Ｔ，Ｔ2，Ｔ4，Ｔ8）を用いることにより、全零行列０
を含むようにパリティ検査行列Ｈ1の行列長を拡張す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、誤り検出・訂正方式に
関し、特に複数ビット構成の記憶素子からなるメモリに
用いるに好適な誤り検出・訂正方式に関する。
【０００２】
【従来の技術】記憶素子の大容量化に伴い一度にｂビッ
ト単位の入出力を行なうｂビット構成の記憶素子の需要
が高まっている。このｂビットのブロックをここではバ
イトと呼ぶ。このようなｂビット構成の記憶素子からな
るメモリに適した誤り検出・訂正方式としては、従来よ
り単一ビット誤り訂正・二ビット誤り検出・単一バイ
ト誤り検出符号（ＳＥＣ−ＤＥＤ−ＳbＥＤ符号）を用
いるもの、単一バイト誤り訂正符号（ＳbＥＣ符号）
を用いるもの、単一バイト誤り訂正・二バイト誤り検
出符号（ＳbＥＣ−ＤbＥＤ符号）を用いるもの、などが
知られている。
【０００３】しかし、のＳＥＣ−ＤＥＤ−ＳbＥＤ符
号は、ｂ＝４程度では１ビット構成の記憶素子からなる
メモリに最も広く使われている単一ビット誤り訂正・二
ビット誤り検出符号（ＳＥＣ−ＤＥＤ符号）とほとんど
同じチェックビット数で実現できるが、バイト誤り訂正
能力を持っていない。のＳbＥＣ符号は、バイト誤り
訂正能力は持つが、ＳＥＣ−ＤＥＤ符号が持つ２バイト
間にまたがる２ビット誤りの検出機能を持っていない。
のＳbＥＣ−ＤbＥＤ符号は、非常に高いバイト誤り制
御能力を持つが、チェックビット数が多い。
【０００４】これらの問題点を解決するものとして、電
子情報通信学会技術研究報告Vol.91，No.78，頁17-22に
は、単一バイト誤りの訂正機能に２ビット誤りの検出機
能を加えた、単一バイト誤り訂正・２ビット誤り検出符
号（ＳbＥＣ−ＤＥＤ符号）が提案されている。しか
し、提案された符号は、チェックビット数の点で、充分
とは言えない。たとえば、ｂ＝４、データ６４ビットに
対するチェックビット数は、１４であり、ＳbＥＣ−Ｄb
ＥＤ符号の１６に対する改善はわずかである。実際、４
ビット構成の記憶素子を使った場合、チェックビット用
の記憶素子数は減らない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、Ｓb
ＥＣ−ＤＥＤ符号に関する上記問題点を解決し、チェッ
クビット数の少ない単一バイト誤り訂正・２ビット誤り
検出の誤り検出・訂正方式を提供することに有る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の誤り検出・訂正方式は、複数（ｂ）ビット
のバイト複数個よりなる符号語を受信し、次の第１のパ
リティ検査行列Ｈ1 ただし、ｒは２以上の整数、０はｂｘｂの全零行列、Ｒ
(M,r)は次の行列、 ここに、Ｉはｂｘｂの単位行列、ａ(0)，ａ(1)，…，ａ
(n-1)は、Ｍを随伴行列の冪で表現されたガロワ体ＧＦ
（２のｂ乗）の部分体ＧＦ（２のｄ乗）の加法に関する
剰余類とするとき、Ｍの（ｒ−１）次の直積の相異なる
要素、ｄはｂの約数、ｎは２をｄ・(r-1)乗したもので
あるにもとづき該受信符号語を復号する復号手段を有
し、受信符号語中の単一バイト誤りを訂正し二ビット誤
りを検出することを特徴とする。
【０００７】本発明の他の誤り検出・訂正方式は、上記
復号手段が該受信符号語から上記第１のパリティ検査行
列Ｈ1にもとづきシンドロームを生成するシンドローム
生成手段、該シンドロームから誤りを検出する誤り検出
手段、該シンドロームから誤り位置指摘信号を生成する
シンドロームデコード手段、該誤り位置指摘信号にもと
づき前記受信符号語中の誤りを訂正する誤り訂正手段よ
り構成されることを特徴とする。
【０００８】本発明の他の誤り検出・訂正方式は、複数
（ｂ）ビットのバイト複数個よりなる被符号化情報を受
信し、上記第１のパリティ検査行列Ｈ1に行基本変形を
施して既約梯形標準形とした第２のパリティ検査行列Ｈ
2にもとづき前記被符号化情報からチェックバイトを生
成するチェックバイト生成手段、被符号化情報とチェッ
クバイトよりなる符号語を受信し、該受信符号語から上
記第１のパリティ検査行列Ｈ1にもとづきシンドローム
を生成するシンドローム生成手段、該シンドロームから
誤りを検出する誤り検出手段、該シンドロームから誤り
位置指摘信号を生成するシンドロームデコード手段、該
誤り位置指摘信号にもとづき前記受信符号語中の誤りを
訂正する誤り訂正手段を有し、受信符号語中の単一バイ
ト誤りを訂正し二ビット誤りを検出することを特徴とす
る。
【０００９】本発明の他の誤り検出・訂正方式は、複数
（ｂ）ビットのバイト複数個よりなる被符号化情報を受
信し、上記第１のパリティ検査行列Ｈ1に行基本変形を
施して既約梯形標準形とした第２のパリティ検査行列Ｈ
2にもとづき前記被符号化情報からチェックバイトを生
成するチェックバイト生成手段、被符号化情報とチェッ
クバイトよりなる符号語を受信し、該受信符号語から上
記第２のパリティ検査行列Ｈ2にもとづきシンドローム
を生成するシンドローム生成手段、該シンドロームから
誤りを検出する誤り検出手段、該シンドロームから誤り
位置指摘信号を生成するシンドロームデコード手段、該
誤り位置指摘信号にもとづき前記受信符号語中の誤りを
訂正する誤り訂正手段を有し、受信符号語中の単一バイ
ト誤りを訂正し二ビット誤りを検出することを特徴とす
る。
【００１０】本発明の他の誤り検出・訂正方式は、複数
（ｂ）ビットのバイト複数個よりなる被符号化情報を受
信し、上記第１のパリティ検査行列Ｈ1に行基本変形を
施して既約梯形標準形とした第２のパリティ検査行列Ｈ
2を短縮化した第３のパリティ検査行列Ｈ3にもとづき前
記被符号化情報からチェックバイトを生成するチェック
バイト生成手段、被符号化情報とチェックバイトよりな
る符号語を受信し、該受信符号語から上記第３のパリテ
ィ検査行列Ｈ3にもとづきシンドロームを生成するシン
ドローム生成手段、該シンドロームから誤りを検出する
誤り検出手段、該シンドロームから誤り位置指摘信号を
生成するシンドロームデコード手段、該誤り位置指摘信
号にもとづき前記受信符号語中の誤りを訂正する誤り訂
正手段を有し、受信符号語中の単一バイト誤りを訂正し
二ビット誤りを検出することを特徴とする。
【００１１】
【作用】次に、本発明に最も特徴的な第１のパリティ検
査行列Ｈ1がＳbＥＣ−ＤＥＤ符号のパリティ検査行列で
あることを示すが、その前に若干の数学的準備を行う。
【００１２】〔定義１〕ガロワ体ＧＦ(２)上のｂ次の原
始多項式ｇ(ｘ)に対する随伴行列Ｔは次の様に定義され
る。
【００１３】
【数２】
【００１４】〔性質１〕随伴行列Ｔのべき行列の作る集
合はガロワ体ＧＦ(２のｂ乗)を構成する。すなわち、
【００１５】
【数３】
【００１６】〔性質２〕ガロワ体ＧＦ(２のｂ乗)の部分
体ＧＦ(２のｄ乗)の要素をＡ(0)，Ａ(1)，…，Ａ(n-
1)，ｎは２のｄ乗、とするとき、つぎの行列Ｈ0はＳbＥ
Ｃ−ＤＥＤ符号のパリティ検査行列である。
【００１７】 〔性質３〕Ａ(0)，Ａ(1)，…，Ａ(n-1)を、ガロワ体Ｇ
Ｆ(２のｂ乗)の部分体ＧＦ(２のｄ乗)の加法に関する剰
余類Ｍの要素としても、数４の行列Ｈ0はＳbＥＣ−ＤＥ
Ｄ符号のパリティ検査行列である。
【００１８】〔性質４〕ガロワ体ＧＦ(２のｂ乗)の部分
体ＧＦ(２のｄ乗)の加法に関する剰余類Ｍの要素の和
は、部分体ＧＦ(２のｄ乗)の要素となる。すなわち、 Ａ(i)＋Ａ(j)∈ＧＦ(２のｄ乗) … （数５) ただし、Ａ(i)，Ａ(j)∈Ｍ 〔性質１〕と〔性質２〕は、前掲の電子情報通信学会技
術研究報告Vol.91，No.78，頁17-22に提示されている。
〔性質３〕は、〔性質２〕より行列Ｈ0に行基本変形を
施して導かれる。〔性質４〕は、ガロワ体に関する周知
の事実である。
【００１９】以上の性質をもとに、まず行列Ｒ(M,r)に
関して次の〔性質５〕が導かれる。
【００２０】〔性質５〕数１で規定される行列Ｒ(M,r)
は、ＳbＥＣ−ＤＥＤ符号のパリティ検査行列である。
【００２１】〔性質５の証明〕 （１）ｒ＝２の時、行列Ｒ(M,2)は〔性質３〕の行列Ｈ0
と同一となり、明らか 。 （２）ｒ≧３の時、ＳbＥＣであることは明らかゆ
え、ＤＥＤであることのみ示す。ＤＥＤ機能を持たない
とすれば、行列Ｒ(M,r)の第１行と第ｉ(ｉ≧２)行より ｅ1＋ ｅ2＋ ｅ3＝０ … （数６） Ａ(i1)・ｅ1＋Ａ(i2)・ｅ2＋Ａ(i3)・ｅ3＝０ … （数７） を満たす２元ｂ次の誤り列ベクトルｅ1，ｅ2，ｅ3が存
在する。ここで、Ａ(i1)，Ａ(i2)，Ａ(i3)はそれぞれ剰
余類Ｍの要素で、行列Ｒ(M,r)の構成より （ａ）Ａ(i1)，Ａ(i2)，Ａ(i3)は全て相異なる、かまた
は （ｂ）Ａ(i1)，Ａ(i2)，Ａ(i3)のうち２つが同じ となるようにｉを選ぶことができる。（ａ）の場合は、
〔性質３〕の行列Ｈ0に適用したのと同じ式となり、従
って数６、数７は成り立たない。（ｂ）の場合、一般性
を失うこと無く、「Ａ(i1)＝Ａ(i2)≠Ａ(i3)」と仮定す
ると、数６、数７より ｛Ａ(i1)＋Ａ(i3)｝・ｅ3＝０ … （数８） が導かれ、これは「Ａ(i1)≠Ａ(i3)」に矛盾する。よっ
て行列Ｒ(M,r)はＳbＥＣ−ＤＥＤ機能を持つ。
【００２２】次に、行列Ｒ(M,r)を部分行列とする第１
のパリティ検査行列Ｈ1がＳbＥＣ−ＤＥＤ符号のパリテ
ィ検査行列であることを示す。
【００２３】〔性質６〕数１で規定される行列Ｈ1＝Ｈ
(M,r)はＳbＥＣ−ＤＥＤ符号のパリティ検査行列であ
る。
【００２４】〔性質６の証明〕 帰納法による。
【００２５】（１）ｒ＝２の時、行列Ｈ(M,2)は行列Ｒ
(M,2)と同一となり、〔性質５〕よりＳbＥＣ−ＤＥＤ機
能を持つ。
【００２６】（２）ｒ＝ｋ（ｋ＝２，３，…）の時、成
り立つと仮定する。行列Ｈ(M,k+1) は明らかにＳbＥＣ機能を持つ。行列Ｈ(M,k+1)のＤＥＤ
機能について３つの誤り列ベクトルｅ1，ｅ2，ｅ3が部
分行列Ｒ(M,k+1)側にあるか部分行列Ｈ(M,k)側にあるか
に応じて場合分けして検証する。
【００２７】（ａ）３つともＨ(M,k)側の場合。帰納法
の仮定よりＤＥＤ機能を持つ。
【００２８】（ｂ）１つ（ｅ1）がＲ(M,k+1)側、２つ
（ｅ2，ｅ3）がＨ(M,k)側の場合。ＤＥＤ機能を持たな
いと仮定すると、行列Ｈ(M,k+1)の第１行より Ｉ・ｅ1＝０ … （数１０） と、矛盾が生じる。
【００２９】（ｃ）２つ（ｅ1，ｅ2）がＲ(M,k+1)側、
１つ（ｅ3）がＨ(M,k)側の場合。ＤＥＤ機能を持たない
と仮定すると、行列Ｈ(M,k+1)の第１行、第２行、第ｉ
(ｉ≧３)行より次式が成り立つ。
【００３０】 ｅ1＋ ｅ2＝０ … （数１１） Ａ(i1)・ｅ1＋Ａ(i2)・ｅ2＝ｅ3 … （数１２） Ａ(j1)・ｅ1＋Ａ(j2)・ｅ2＝Ａ(j3)・ｅ3 … （数１３） ただし、Ａ(i1)，Ａ(i2)，Ａ(j1)，Ａ(j2)，Ａ(j3)∈Ｍ
数１１を数１２，数１３に代入して次式を得る。
【００３１】 ｛Ａ(i1)＋Ａ(i2)｝・ｅ1＝ｅ3 … （数１４） ｛Ａ(j1)＋Ａ(j2)｝・ｅ1＝Ａ(j3)・ｅ3 … （数１５） ｅ3≠０なので、数１４，数１５の辺辺を除して次式を
得る。
【００３２】 ｛Ａ(j1)＋Ａ(j2)｝／｛Ａ(i1)＋Ａ(i2)｝＝Ａ(j3) …（数１６） 〔性質４〕より、Ａ(i1)＋Ａ(i2)，Ａ(j1)＋Ａ(j2)は部
分体ＧＦ(２のｄ乗)の要素であり、部分体の要素同志の
商である数１６の左辺も部分体ＧＦ(２のｄ乗)の要素で
ある。一方、数１６の右辺Ａ(j3)は剰余類Ｍの要素であ
り、これは部分体ＧＦ(２のｄ乗)と剰余類Ｍが排反であ
ることに矛盾する。
【００３３】（ｄ）３つともＲ(M,k+1)側の場合。〔性
質５〕よりＤＥＤ機能を持つ。
【００３４】証明終。
【００３５】行列Ｈ(M,r)で規定されるＳbＥＣ−ＤＥＤ
符号の最大符号長Ｎは、行列Ｒ(M,i)（ｉ＝２，３，
…，ｒ）の行列長の和でもとめられ、
【００３６】
【数１７】
【００３７】で与えられる。
【００３８】なお、本発明のＳbＥＣ−ＤＥＤ符号は、
その構成より明らかに線形符号であり、線形符号が一般
的に持つ特質を有する。すなわち、行列Ｈ(M,r)に行基
本変形を施した行列を用いてもＳbＥＣ−ＤＥＤ機能を
持つこと、符号化には既約梯形標準形のパリティ検査行
列が適していること、さらにそれらの行列を短縮化して
も能力は落ちないことなどは、同業者には周知の事実で
ある。
【００３９】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
【００４０】まず、ｂ＝４、ｒ＝３を例にとって第１の
パリティ検査行列Ｈ1の構成法を説明する。ここでは、
生成多項式として、次の原始多項式ｇ(ｘ) ｇ(ｘ)＝ｘ4＋ｘ＋１ …（数１３） を用いる。随伴行列Ｔとその冪行列は、〔定義１〕をも
とに求められ、図１のようになる。〔性質１〕より、図
１の行列群と全零行列０は、ガロワ体ＧＦ(２４）を構
成する。すなわち、 ＧＦ（２4)＝｛０，Ｉ，Ｔ，Ｔ2，Ｔ3，…，Ｔ14｝ となる。また、その部分体ＧＦ(２2)は、 ＧＦ(２2)＝｛０，Ｉ，Ｔ5，Ｔ10｝ となる。この部分体ＧＦ(２2)の各要素に、それぞれ、
Ｔ，Ｔ3，Ｔ6を加えてつぎの３種の剰余類が得られる。
【００４１】Ｍ1＝｛Ｔ，Ｔ2，Ｔ4，Ｔ8｝ Ｍ3＝｛Ｔ3，Ｔ11，Ｔ12，Ｔ14｝ Ｍ6＝｛Ｔ6，Ｔ7，Ｔ9，Ｔ13｝ 本実施例では、このうちのＭ1を用いるものとすれば、
数１より、図２の(80,68)Ｓ4ＥＣ−ＤＥＤ符号のパリテ
ィ検査行列Ｈ1が得られる。
【００４２】図３のパリティ検査行列Ｈ2は、図２のパ
リティ検査行列Ｈ1に行基本変形を施して、 なる３列が現出せしめるようにしたもので、やはり(80,
68)Ｓ4ＥＣ−ＤＥＤ符号のパリティ検査行列である。行
列Ｈ2から、上記３列が右端に１２ｘ１２の単位行列を
なすように列を並べ替えると、既約梯形標準形が得られ
る。
【００４３】図４のパリティ検査行列Ｈ3は、図３のパ
リティ検査行列Ｈ2から、ビット展開したときに１の数
が多くなる列 を削除して短縮化し、かつ列を並べ替えて得られる(76,
64)Ｓ4ＥＣ−ＤＥＤ組織符号のパリティ検査行列であ
る。
【００４４】次に、図４のパリティ検査行列Ｈ3を用い
た誤り検出・訂正方式をメモリに応用した実施例につい
て、その構成と動作を説明する。
【００４５】図５は本実施例のメモリに応用したブロッ
ク構成図であり、処理装置１、チェックビット生成回路
（ＣＧ）２、記憶装置３、シンドローム生成回路（Ｓ
Ｇ）４、シンドローム・デコーダ（ＳＤ）５、誤り訂正
回路（ＥＣ）６よりなる。符号化の手順は以下の通りで
ある。処理装置１からの６４ビットの書き込みデータ
（ｓｄ０〜ｓｄ６３）１０を受けて、チェックビット生
成回路（ＣＧ）２はパリティ検査行列Ｈ3にもとづき１
２ビットのチェックビット（ｃ０〜ｃ１１）２０を生成
する。生成されたチェックビット２０は書き込みデータ
１０とともに記憶装置３に送られ、書き込まれる。復号
の手順は以下の通りである。記憶装置３から読み出され
た６４ビットの読み出しデータ（ｆｄ０〜ｆｄ６３）３
０と１２ビットの読み出しチェックビット（ｆｃ０〜ｆ
ｃ１１）３１を受けて、シンドローム生成回路（ＳＧ）
４はパリティ検査行列Ｈ3にもとづき１２ビットのシン
ドローム（ｓ０〜ｓ１１）４０を生成する。シンドロー
ム・デコーダ（ＳＤ）５は、パリティ検査行列Ｈ3にも
とづいてシンドローム４０を解読し、誤り検出・訂正報
告信号（ＣＥ，ＵＣＥ）５１を生成し処理装置１に送出
するとともに、誤り位置指摘信号５０を生成する。誤り
訂正回路（ＥＣ）６は、誤り位置指摘信号５０に従い読
み出しデータ３０を訂正し、訂正後データ（ｃｄ０〜ｃ
ｄ６３）６０を処理装置１に送出する。図６はパリティ
検査行列Ｈ3のビット展開形であり、図４のＩ，Ｔ，
Ｔ2，…に図１のビット表現を代入して得られる。図６
中、Ｄ０〜Ｄ１５はデータのバイト表現、ｄ０〜ｄ６３
はデータのビット表現であり、データバイトＤ０がデー
タビットｄ０，ｄ１，ｄ２，ｄ３からなることなどが示
されている。また、Ｃ０〜Ｃ２はチェックビットのバイ
ト表現、ｃ０〜ｃ１１はチェックビットのビット表現、
Ｓ０〜Ｓ２はシンドロームのバイト表現、ｓ０〜ｓ１１
はシンドロームのビット表現であり、それらのバイト、
ビット間の対応も示されている。
【００４６】図７、図８はチェックビット生成回路（Ｃ
Ｇ）２の詳細図であり、排他的論理和（ＥＯＲ）回路２
００〜２１１により構成される。各チェックビットは、
図６のパリティ検査行列Ｈ3の対応する行ごとに、１が
たっているデータビットの排他的論理和を取って作られ
る。例えば、チェックビットｃ０は、書き込みデータｓ
ｄ０，ｓｄ４，ｓｄ８，ｓｄ１２，ｓｄ１６，ｓｄ２
０，ｓｄ２４，ｓｄ２８，ｓｄ３２，ｓｄ３６，ｓｄ４
０，ｓｄ４４，ｓｄ４８，ｓｄ５２の計１４ビットの排
他的論理和により生成される。
【００４７】図９、図１０はシンドローム生成回路（Ｓ
Ｇ）４の詳細図であり、ＥＯＲ回路４００〜４１１によ
り構成される。各シンドロームビットは、図６のパリテ
ィ検査行列Ｈ3の対応する行ごとに、１がたっているデ
ータビットとチェックビットの排他的論理和を取って作
られる。例えば、シンドロームビットｓ０は、読み出し
データｆｄ０，ｆｄ４，ｆｄ８，ｆｄ１２，ｆｄ１６，
ｆｄ２０，ｆｄ２４，ｆｄ２８，ｆｄ３２，ｆｄ３６，
ｆｄ４０，ｆｄ４４，ｆｄ４８，ｆｄ５２と読み出しチ
ェックビットｆｃ０の計１５ビットの排他的論理和によ
り生成される。
【００４８】次に、単一バイト誤り訂正のためのシンド
ロームのデコード法を説明する。一例として、読み出し
データのＤ０バイトに列ベクトルｅ0で表されるエラー
パターンの誤りがあるものとする。この時生成されるシ
ンドロームバイトＳ０，Ｓ１，Ｓ２は、図４のパリティ
検査行列Ｈ3より以下となる。
【００４９】 Ｓ０＝Ｉ・ｅ0 … （数１８） Ｓ１＝Ｔ・ｅ0 … （数１９） Ｓ２＝Ｔ4・ｅ0 … （数２０） これより、Ｓ０，Ｓ１，Ｓ２の間には、次の関係が成り
立つ。
【００５０】 Ｓ０＝ｅ0≠０ … （数２１） Ｓ１＝Ｔ・Ｓ０ … （数２２） Ｓ２＝Ｔ4・Ｓ０ … （数２３） これら３式が満足されたとき、Ｄ０バイトに誤りがあっ
たと判断でき、そのエラーパターンはＳ０で与えられ
る。他のバイトの条件も同様にして求めることができ、
次のシンドロームデコード表が得られる。
【００５１】
【表１】
【００５２】図１１ないし図１５にシンドローム・デコ
ーダ（ＳＤ）５の詳細図を示す。シンドローム・デコー
ダ５は、シンドロームが特定の関係に有ることを検出す
る回路５００〜５０２，５１０〜５３９、否定回路５４
０〜５４２、誤りバイト指示を生成するＡＮＤ回路５５
０〜５６８、誤りビット指示を生成するＡＭＰ回路５７
０〜５７３とＥＯＲ回路５７４〜５８１、誤り検出・訂
正報告を生成する回路５９０〜５９３より構成され、シ
ンドローム４０を受けて、誤り位置指摘信号５０と誤り
検出・訂正報告信号５１を生成する。誤り位置指摘信号
５０は、誤りバイト指示ＥＤ０〜ＥＤ１５，ＥＣ０〜Ｅ
Ｃ２と誤りビット指示Ｅｂ０〜Ｅｂ３，Ｅ５６〜Ｅ６３
とを含む。誤りバイト指示は、表１の各行の条件を満た
すようになっている。例えば、誤りバイト指示ＥＤ０
は、「Ｓ０＝０」を検出する回路５００の出力ＺＳ０を
否定回路５４０で反転した信号と、「Ｔ・Ｓ０＝Ｓ１」
を検出する回路５１０の出力ＰＤ０Ａと、「Ｔ4・Ｓ０
＝Ｓ２」を検出する回路５１１の出力ＰＤ０Ｂとを入力
とするＡＮＤ回路５５０の出力で与えられるが、これは
表１のＤ０行の条件を満たす。他の誤りバイト指示も同
様である。ここで、「Ｓ０＝０」を検出する回路５００
は、シンドロームビットｓ０〜ｓ３がすべて０の時１と
なればよいから、図１６に示すように、ｓ０〜ｓ３を入
力とするＯＲ回路５０００と、その出力を反転する否定
回路５００１とで構成できる。回路５０１，５０２も同
様である。また、「Ｔ・Ｓ０＝Ｓ１」を検出する回路５
１０は、そのビット展開形 より、シンドロームビットｓ０〜ｓ７に関して、ｓ３＋
ｓ４，ｓ０＋ｓ３＋ｓ５，ｓ１＋ｓ６，ｓ２＋ｓ７がす
べて０の時１となればよいから、図１７に示す構成で実
現できる。回路５１１〜５３９も、同様にして構成でき
る。データバイトＤ０〜Ｄ１３用誤りビット指示Ｅｂ０
〜Ｅｂ３はシンドロームビットｓ０〜ｓ３そのものであ
る。データバイトＤ１４用誤りビット指示Ｅ５６〜Ｅ５
９は、表１より「Ｔ10・Ｓ１」であるから、そのビット
展開形より、 Ｅ５６＝ｓ４ ＋ｓ６＋ｓ７ … （数２５） Ｅ５７＝ｓ４＋ｓ５＋ｓ６ … （数２６） Ｅ５８＝ｓ４＋ｓ５＋ｓ６＋ｓ７ … （数２７） Ｅ５９＝ ｓ５＋ｓ６＋ｓ７ … （数２８） となり、ＥＯＲ回路５７４〜５７７で作れる。同様にし
て、データバイトＤ１５用誤りビット指示Ｅ６０〜Ｅ６
３もＥＯＲ回路５７８〜５８１で作れる。誤り検出・訂
正報告信号５１は、単一バイト誤りを検出したときに１
となる訂正可能報告ＣＥと、それ以外の誤りを検出した
ときに１となる訂正不能報告ＵＣＥとを含む。訂正可能
報告ＣＥは、誤りバイト指示ＥＤ０〜ＥＤ１５，ＥＣ０
〜ＥＣ２を入力とするＯＲ回路５９０で作れる。訂正不
能報告ＵＣＥは、シンドロームがすべて０の時（すなわ
ち、誤りがない時）か、訂正可能報告ＣＥが１の時、以
外で１となればよいから、回路５９１〜５９３で作れ
る。
【００５３】図１８、図１９に、誤り訂正回路（ＥＣ）
６の詳細図を示す。誤り訂正回路６は、誤りバイト指示
ＥＤ０〜ＥＤ１５と誤りビット指示Ｅｂ０〜Ｅｂ３，Ｅ
５６〜Ｅ６３を入力とし各データビット毎の反転指示信
号を作るＡＮＤ回路６０００〜６０６３と、それらの反
転指示信号により読み出しデータｆｄ０〜ｆｄ６３を反
転するＥＯＲ回路６１００〜６１６３で構成できる。こ
れにより、例えば読み出しデータｆｄ０は、誤りバイト
指示ＥＤ０と誤りビット指示Ｅｂ０がともに１の時反転
される。また、読み出しデータｆｄ６３は、誤りバイト
指示ＥＤ１５と誤りビット指示Ｅ６３がともに１の時反
転される。
【００５４】
【発明の効果】本発明によれば、従来技術に比べ、より
すくないチェックビットで単一バイト誤り訂正・二ビッ
ト誤り検出の誤り検出・訂正方式が提供できる。図２０
に、本発明と従来技術によるＳbＥＣ−ＤＥＤ符号のチ
ェックビット長とデータビット長を比較して示す。特
に、実用的なｂ＝４、データビット長＝６４の場合に優
位である。実際、４ビット構成の記憶素子を使った場
合、チェックビット用に必要な記憶素子の数は従来技術
の４分の３で良い。
【００５５】
【図面の簡単な説明】
【図１】 本発明の実施例で用いる随伴行列Ｔとその冪
行列を示す図
【図２】 (80,68)Ｓ4ＥＣ−ＤＥＤ符号のパリティ検査
行列Ｈ1を示す図
【図３】 (80,68)Ｓ4ＥＣ−ＤＥＤ組織符号のパリティ
検査行列Ｈ2を示す図
【図４】 (76,64)Ｓ4ＥＣ−ＤＥＤ組織符号のパリティ
検査行列Ｈ3を示す図
【図５】 メモリに応用したブロック構成図
【図６】 パリティ検査行列Ｈ3のビット展開形を示す
図
【図７】 チェックビット生成回路の詳細図（１／２）
【図８】 チェックビット生成回路の詳細図（２／２）
【図９】 シンドローム生成回路の詳細図（１／２）
【図１０】シンドローム生成回路の詳細図（２／２）
【図１１】シンドローム・デコーダの詳細図（１／５）
【図１２】シンドローム・デコーダの詳細図（２／５）
【図１３】シンドローム・デコーダの詳細図（３／５）
【図１４】シンドローム・デコーダの詳細図（４／５）
【図１５】シンドローム・デコーダの詳細図（５／５）
【図１６】回路５００の詳細図
【図１７】回路５１０の詳細図
【図１８】誤り訂正回路の詳細図（１／２）
【図１９】誤り訂正回路の詳細図（２／２）
【図２０】ＳｂＥＣ−ＤＥＤ符号のチェックビット長と
データビット長を示す図
【符号の説明】
１……処理装置 ２……チェックビット生成回路 ３……記憶装置 ４……シンドローム生成回路 ５……シンドローム・デコーダ ６……誤り訂正回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数（ｂ）ビットのバイト複数個よりなる
    符号語を受信し、次の第１のパリティ検査行列Ｈ1 ただし、 ｒは２以上の整数、 ０はｂｘｂの全零行列、 Ｒ(M,r)は次の行列、 ここに、 Ｉはｂｘｂの単位行列、 ａ(0)，ａ(1)，…，ａ(n-1)は、Ｍを随伴行列の冪で表
    現されたガロワ体ＧＦ（２のｂ乗）の部分体ＧＦ（２の
    ｄ乗）の加法に関する剰余類とするとき、Ｍの（ｒ−
    １）次の直積の相異なる要素、 ｄはｂの約数、 ｎは２をｄ・(r-1)乗したものである にもとづき該受信符号語を復号する復号手段を有し、受
    信符号語中の単一バイト誤りを訂正し二ビット誤りを検
    出することを特徴とする誤り検出・訂正方式。
  2. 【請求項２】復号手段が該受信符号語から前記第１のパ
    リティ検査行列Ｈ1にもとづきシンドロームを生成する
    シンドローム生成手段、該シンドロームから誤りを検出
    する誤り検出手段、該シンドロームから誤り位置指摘信
    号を生成するシンドロームデコード手段、該誤り位置指
    摘信号にもとづき前記受信符号語中の誤りを訂正する誤
    り訂正手段より構成される請求項１記載の誤り検出・訂
    正方式。
  3. 【請求項３】複数（ｂ）ビットのバイト複数個よりなる
    被符号化情報を受信し、次の第１のパリティ検査行列Ｈ
    1 ただし、 ｒは２以上の整数、 ０はｂｘｂの全零行列、 Ｒ(M,r)は次の行列、 ここに、 Ｉはｂｘｂの単位行列、 ａ(0)，ａ(1)，…，ａ(n-1)は、Ｍを随伴行列の冪で表
    現されたガロワ体ＧＦ（２のｂ乗）の部分体ＧＦ（２の
    ｄ乗）の加法に関する剰余類とするとき、Ｍの（ｒ−
    １）次の直積の相異なる要素、 ｄはｂの約数、 ｎは２をｄ・(r-1)乗したものである に行基本変形を施して既約梯形標準形とした第２のパリ
    ティ検査行列Ｈ2にもとづき前記被符号化情報からチェ
    ックバイトを生成するチェックバイト生成手段、被符号
    化情報とチェックバイトよりなる符号語を受信し、該受
    信符号語から前記第１のパリティ検査行列Ｈ1にもとづ
    きシンドロームを生成するシンドローム生成手段、該シ
    ンドロームから誤りを検出する誤り検出手段、該シンド
    ロームから誤り位置指摘信号を生成するシンドロームデ
    コード手段、該誤り位置指摘信号にもとづき前記受信符
    号語中の誤りを訂正する誤り訂正手段を有し、受信符号
    語中の単一バイト誤りを訂正し二ビット誤りを検出する
    ことを特徴とする誤り検出・訂正方式。
  4. 【請求項４】複数（ｂ）ビットのバイト複数個よりなる
    被符号化情報を受信し、次の第１のパリティ検査行列Ｈ
    1 ただし、 ｒは２以上の整数、 ０はｂｘｂの全零行列、 Ｒ(M,r)は次の行列、 ここに、 Ｉはｂｘｂの単位行列、 ａ(0)，ａ(1)，…，ａ(n-1)は、Ｍを随伴行列の冪で表
    現されたガロワ体ＧＦ（２のｂ乗）の部分体ＧＦ（２の
    ｄ乗）の加法に関する剰余類とするとき、Ｍの（ｒ−
    １）次の直積の相異なる要素、 ｄはｂの約数、 ｎは２をｄ・(r-1)乗したものである に行基本変形を施して既約梯形標準形とした第２のパリ
    ティ検査行列Ｈ2にもとづき前記被符号化情報からチェ
    ックバイトを生成するチェックバイト生成手段、被符号
    化情報とチェックバイトよりなる符号語を受信し、該受
    信符号語から前記第２のパリティ検査行列Ｈ2にもとづ
    きシンドロームを生成するシンドローム生成手段、該シ
    ンドロームから誤りを検出する誤り検出手段、該シンド
    ロームから誤り位置指摘信号を生成するシンドロームデ
    コード手段、該誤り位置指摘信号にもとづき前記受信符
    号語中の誤りを訂正する誤り訂正手段を有し、受信符号
    語中の単一バイト誤りを訂正し二ビット誤りを検出する
    ことを特徴とする誤り検出・訂正方式。
  5. 【請求項５】複数（ｂ）ビットのバイト複数個よりなる
    被符号化情報を受信し、次の第１のパリティ検査行列Ｈ
    1 ただし、 ｒは２以上の整数、 ０はｂｘｂの全零行列、 Ｒ(M,r)は次の行列、 ここに、 Ｉはｂｘｂの単位行列、 ａ(0)，ａ(1)，…，ａ(n-1)は、Ｍを随伴行列の冪で表
    現されたガロワ体ＧＦ（２のｂ乗）の部分体ＧＦ（２の
    ｄ乗）の加法に関する剰余類とするとき、Ｍの（ｒ−
    １）次の直積の相異なる要素、 ｄはｂの約数、 ｎは２をｄ・(r-1)乗したものである に行基本変形を施して既約梯形標準形とした第２のパリ
    ティ検査行列Ｈ2を短縮化した第３のパリティ検査行列
    Ｈ3にもとづき前記被符号化情報からチェックバイトを
    生成するチェックバイト生成手段、被符号化情報とチェ
    ックバイトよりなる符号語を受信し、該受信符号語から
    前記第３のパリティ検査行列Ｈ3にもとづきシンドロー
    ムを生成するシンドローム生成手段、該シンドロームか
    ら誤りを検出する誤り検出手段、該シンドロームから誤
    り位置指摘信号を生成するシンドロームデコード手段、
    該誤り位置指摘信号にもとづき前記受信符号語中の誤り
    を訂正する誤り訂正手段を有し、受信符号語中の単一バ
    イト誤りを訂正し二ビット誤りを検出することを特徴と
    する誤り検出・訂正方式。
JP3325526A 1991-12-10 1991-12-10 誤り検出・訂正方式 Pending JPH05158722A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3325526A JPH05158722A (ja) 1991-12-10 1991-12-10 誤り検出・訂正方式
US07/986,478 US5563894A (en) 1991-12-10 1992-12-07 Error detecting and correcting method and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3325526A JPH05158722A (ja) 1991-12-10 1991-12-10 誤り検出・訂正方式

Publications (1)

Publication Number Publication Date
JPH05158722A true JPH05158722A (ja) 1993-06-25

Family

ID=18177863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3325526A Pending JPH05158722A (ja) 1991-12-10 1991-12-10 誤り検出・訂正方式

Country Status (2)

Country Link
US (1) US5563894A (ja)
JP (1) JPH05158722A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG76501A1 (en) * 1996-02-28 2000-11-21 Sun Microsystems Inc Error detection and correction method and apparatus for computer memory
US5878061A (en) * 1996-03-14 1999-03-02 Intel Corporation Providing serial data clock signal transitions with parity bits
FR2794584B1 (fr) * 1999-06-02 2001-09-14 France Telecom Procede de detection en aveugle du mode de codage de donnees numeriques
US6691278B1 (en) * 1999-10-13 2004-02-10 Maxtor Corporation Detecting errors in coded bit strings
US6751769B2 (en) 2000-06-06 2004-06-15 International Business Machines Corporation (146,130) error correction code utilizing address information
FR2814612B1 (fr) * 2000-09-26 2003-02-07 St Microelectronics Sa Code de detection et/ou de correction d'erreurs a haute efficacite
US6920601B1 (en) * 2002-04-08 2005-07-19 Sanera Systems Inc. Error correction for data communication
CN1762021A (zh) * 2003-03-19 2006-04-19 皇家飞利浦电子股份有限公司 在光盘上存储信息的方法
US20070283223A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with all checkbits transferred last
US20070283208A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with bus diagnostic features
US20070283207A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with bus timing improvements
US7721178B2 (en) * 2006-06-01 2010-05-18 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code
WO2008021930A2 (en) * 2006-08-11 2008-02-21 Distribution Control Systems Method of correcting message errors using cyclic redundancy checks
US8255741B2 (en) * 2009-06-30 2012-08-28 Oracle America, Inc. Facilitating error detection and correction after a memory component failure
US8621290B2 (en) * 2010-05-18 2013-12-31 Oracle International Corporation Memory system that supports probalistic component-failure correction with partial-component sparing
US8533557B2 (en) 2011-01-28 2013-09-10 Infineon Technologies Ag Device and method for error correction and protection against data corruption
US10621035B2 (en) * 2017-10-18 2020-04-14 Intel Corporation Techniques for correcting data errors in memory devices
DE102017125617B8 (de) * 2017-11-02 2020-08-27 Infineon Technologies Ag Bestimmung und verwendung von bytefehlerpositionssignalen
CN112688693B (zh) * 2020-12-14 2023-12-05 海光信息技术股份有限公司 一种内存多矩阵编码方法、纠错方法及相关装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4413339A (en) * 1981-06-24 1983-11-01 Digital Equipment Corporation Multiple error detecting and correcting system employing Reed-Solomon codes
JPH0760394B2 (ja) * 1986-12-18 1995-06-28 株式会社日立製作所 誤り訂正・検出方式
US4949342A (en) * 1987-04-14 1990-08-14 Matsushita Electric Industrial Co., Ltd. Code error detecting method
EP0329789B1 (en) * 1987-06-30 1995-02-08 Matsushita Electric Industrial Co., Ltd. Galois field arithmetic unit
US4849975A (en) * 1987-11-10 1989-07-18 International Business Machines Corporation Error correction method and apparatus

Also Published As

Publication number Publication date
US5563894A (en) 1996-10-08

Similar Documents

Publication Publication Date Title
JPH05158722A (ja) 誤り検出・訂正方式
US6041430A (en) Error detection and correction code for data and check code fields
Bossen b-Adjacent error correction
US5251219A (en) Error detection and correction circuit
KR20070103734A (ko) 에러 바이트 수를 제한한 바이트 내 복수개 스포티 바이트에러 정정ㆍ검출 방법 및 장치
US5856987A (en) Encoder and decoder for an SEC-DED-S4ED rotational code
US20050188292A1 (en) Method and apparatus for encoding special uncorrectable errors in an error correction code
US20180167088A1 (en) Error-Correcting Code Method and System with Hybrid Block Product Codes
JPH0831806B2 (ja) エラー訂正方法
US20100299575A1 (en) Method and system for detection and correction of phased-burst errors, erasures, symbol errors, and bit errors in a received symbol string
US20050149834A1 (en) (18, 9) Error correction code for double error correction and triple error detection
JPS6349245B2 (ja)
KR100617769B1 (ko) 채널 부호화 장치 및 방법
US20120317466A1 (en) Method and apparatus for data check processing
US10606697B2 (en) Method and apparatus for improved data recovery in data storage systems
US5459740A (en) Method and apparatus for implementing a triple error detection and double error correction code
JPS61139846A (ja) 誤り訂正・検出方式
JPH0736717A (ja) 単一記号エラーと単一ビット・エラー検出のためのエラー訂正方法及び装置
JPH0760394B2 (ja) 誤り訂正・検出方式
US20020188909A1 (en) Symbol level error correction codes which protect against memory chip and bus line failures
US6772390B2 (en) Erasure correction for ECC entities
RU164633U1 (ru) Устройство хранения и передачи информации с обнаружением ошибок
US10236913B2 (en) Error checking and correcting decoder
US7188294B2 (en) High-efficiency error detection and/or correction code
Dugar et al. A survey on Hamming codes for error detection