RU164633U1

RU164633U1 - Устройство хранения и передачи информации с обнаружением ошибок

Info

Publication number: RU164633U1
Application number: RU2016120624/08U
Authority: RU
Inventors: Александр Вениаминович Долговязов; Денис Александрович Корсунский; Дмитрий Сергеевич Кудрявцев; Владимир Львович Лебедев; Павел Романович Машевич; Александр Алексеевич Павлов; Николай Иванович Плис; Алексей Николаевич Царьков
Original assignee: Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date: 2016-05-26
Filing date: 2016-05-26
Publication date: 2016-09-10

Abstract

Устройство хранения и передачи информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r, rи r, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r, r, r, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит четвертый выход rвходного блока кодирования, четвертый выход rвыходного блока кодирования и четвертый выход rs контрольного

Description

Полезная модель устройства хранения и передачи информации с обнаружением ошибок относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы, устройств хранения и передачи информации.

Известно устройство памяти с обнаружением двойных ошибок [1], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕х2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1_П, r2_Ппутем сложения по модулю 2 информационных символов x1_С, x2_С, x3_C, y1_C, y2_C, y3_C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1_П=x1_C⊕x2_C⊕y1_C⊕y2_C; r2_П=x2_C⊕x3_C⊕y2_C⊕y3_C, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому и шестому входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка".

Недостатком устройства является низкая обнаруживающая способность двойных ошибок.

Наиболее близким по техническому решению является контролируемое устройство хранения и передачи информации [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1р, r_2р, r_3рблок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", входной блок кодирования, формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃ ⊕ y₄⊕ y₅⊕ y₆ ^⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p ^⊕ y_4р ^⊕ y_5р ^⊕ y_6p ^⊕ y_9р ^⊕ y_10p ^⊕ y_11р ^⊕ y_12p; r_2р=y_3р ^⊕ y_6р ^⊕ y_7р ^⊕ y_8р ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_3p=y_1p ^⊕ y_2р ^⊕ y_4Р ^⊕ y_5p ^⊕ y_7p ^⊕ y_8p ^⊕ y_10p ^⊕ y_11p, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р, r_3р, сформированных на выходах выходного блока 3 кодирования.

Недостатком устройства является недостаточная обнаруживающая способность двойных ошибок, так как обнаруживается не все двойные ошибки.

Целью полезной модели является повышение достоверности функционирования устройства за счет обнаружения 100% одиночных и максимального количества двойных ошибок при минимальной информационной избыточности.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁ r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка" отличающееся тем, что дополнительно содержит четвертый выход r₄ входного блока кодирования, четвертый выход r_4р выходного блока кодирования и четвертый выход r₄s контрольного разряда узла памяти, четвертый выход r₄ входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r_4р выходного блока кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к четвертому выходу r_4S узла памяти, причем входной блок кодирования, формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃ ⊕ y₄ ⊕ y₅ ⊕ y₆ ^⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁, значение контрольного разрядов r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇⊕ y₉ ⊕ y₁₀, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3p, r_4р, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p ^⊕ y_4р ^⊕ y_5р ^⊕ y_6p ^⊕ y_9р ^⊕ y_10p ^⊕ y_11р ^⊕ y_12p; r_2р=y_3р ^⊕ y_6р ^⊕ y_7р ^⊕ y_8р ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_3p=y_1p ^⊕ y_2р ^⊕ y_4p ^⊕ y_5p ^⊕ y_7p ^⊕ y_8p ^⊕ y_10p ^⊕ y_11p r₄=y₂ ^⊕ y₅ ^⊕ y₆ ^⊕ y₇ ^⊕ y₉ ^⊕ y₁₀, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р, r_3p, r_4р, сформированных на выходах выходного блока 3 кодирования.

На фиг. 1 представлена блок-схема полезной модели. Устройство хранения и передачи информации с обнаружением ошибок содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывании, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла 1 памяти, информационные входы 12 подключены к шестым входам узла 1 памяти и к входам входного кодирующего устройства 2, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока элементов 5 И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы блока 5 элементов И являются информационными выходами устройства, выход элемента 6 И является выходом сигнала "Ошибка" отличающееся тем, что дополнительно содержит четвертый выход r₄ входного блока 2 кодирования, четвертый выход r_4р выходного блока 3 кодирования и четвертый выход r₄s контрольного разряда узла 1 памяти, четвертый выход r₄ входного блока 2 кодирования подключен к восьмому входу узла 1 памяти, четвертый выход r_4р выходного блока 3 кодирования, подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к четвертый выходу r_4S узла 1 памяти, причем входной блок 2 кодирования, формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃ ⊕ y₄ ⊕ y₅ ⊕ y₆ ^⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разрядов r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁, значение контрольного разрядов r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇⊕ y₉ ⊕ y₁₀, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, r_4р, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p ^⊕ y_4р ^⊕ y_5р ^⊕ y_6p ^⊕ y_9р ^⊕ y_10p ^⊕ y_11р ^⊕ y_12p; r_2р=y_3р ^⊕ y_6р ^⊕ y_7р ^⊕ y_8р ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_3p=y_1p ^⊕ y_2р ^⊕ y_4p ^⊕ y_5p ^⊕ y_7p ^⊕ y_8p ^⊕ y_10p ^⊕ y_11p r_4p=y_2p ⊕ y_5p ⊕ y_6p ⊕ y_7p ⊕ y_9p ⊕ y_10p, блок 4 выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р, r_3p, r_4р, сформированных на выходах выходного блока 3 кодирования.

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов:

, полученных при кодировании исходной информации.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r₁, r₂, r₃, r₄, путем сложения по mod2 информационных символов в соответствии с правилом:

r₁=y₃ ⊕ y₄ ⊕ y₅ ⊕ y₆ ^⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂;

r₂=y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂;

r₃=y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁;

r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇ ⊕ y₉ ⊕ y₁₀.

Выходной блок 3 кодирования предназначен формирования значений проверочных контрольных разрядов r_1p, r_2р, r_3р, r_4р, путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r_1p=y_3p ^⊕ y_4р ^⊕ y_5р ^⊕ y_6p ^⊕ y_9р ^⊕ y_10p ^⊕ y_11р ^⊕ y_12p;

r_2р=y_3р ^⊕ y_6р ^⊕ y_7р ^⊕ y_8р ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p;

r_3p=y_1p ^⊕ y_2р ^⊕ y_4p ^⊕ y_5p ^⊕ y_7p ^⊕ y_8p ^⊕ y_10p ^⊕ y_11p.

r_4p=y_2p ⊕ y_5p ⊕ y_6p ⊕ y_7p ⊕ y_9p ⊕ y_10p.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r_1S, r_2S, r_3S и r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2р и r_3р, сформированных на выходах выходного блока 3 кодирования:

λ₁=r_1S⊕r_1р;

λ₂=r_2S⊕r_2p;

λ₃=r_3S⊕r_3р;

λ₄=r_4S⊕r_4р;

Нулевой результат суммы свидетельствует об отсутствии ошибки, и ее наличии в противном случае.

Выходы λ₁, λ₂, λ₃ и λ₄ блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает первый вход элемента 6 И.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает двенадцатиразрядное слово, имеющие в своих разрядах следующие значения:

.

Входной блок 2 кодирования сформирует значения контрольных разрядов:

В результате имеем кодовое слово:

(последние четыре разряда являются контрольными разрядами) которое, записывается в узле 1 памяти.

При считывании информации с узла 1 памяти, второй блок 3 кодирования, относительно принятой информации сформирует значения контрольных разрядов: R_p={r_1p, r_2p, r_3p, r_4p}={1011}

Если ошибок нет, то имеем результат: R=(1011), R_p=(1011), R_S=(1011), λ=(0000).

Пусть, произошла одиночная ошибка во первом информационном разряде:

.

На выходе второго блока 3 кодирования имеем результат: R_p=(1001), а с вторых выходов узла 1 памяти считывается значения переданных контрольных разрядов R_S=(1011),

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(0010).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала с входа 13 синхронизации, поступит на вход элемента 6 И, на выходе которого появится значение сигнала "Ошибка".

Аналогичным образом устройство работает при возникновении двойных ошибок.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Патент на изобретение №2403615 "Устройство хранения и передачи информации с обнаружением двойных ошибок" / Павлов А.А., Царьков А.Н. и др. от 27.01.2009 г.

2. Патент на полезную модель №161373 "Контролируемое устройство хранения и передачи информации" / Бутранов А.С., Павлов А.А., Царьков А.Н. и др. от 29.03.2016 г.

Приложение к заявке на полезную модель «Устройство хранения и передачи информации с обнаружением ошибок»

1. Введение

Одним из перспективных направлений обеспечения сбоеустойчивости устройств хранения и передачи информации является автоматическое обнаружение ошибок на основе алгебраических линейных кодов.

Для этих целей используются алгебраические линейные коды с синдромным декодированием (циклическая процедура кодирования и декодирование информации требует больших временных затрат).

Для устройств передачи информации, работающих в реальном масштабе времени, когда надежность канала передачи данных на много ниже аппаратной надежности передающего устройства, особенно важно обеспечить высокую скорость корректирующего кода (минимальное число контрольных разрядов).

При коррекции ошибки кратности t, для кодового расстояния d, необходимо обеспечить выполнение условия:

d≥2t+1.

В настоящее время для защиты устройств хранения информации широко используются коды, корректирующие одиночные и обнаруживающие двойные ошибки, в частности, совершенные систематические коды Хэмминга. В этом случае число контрольных разрядов r для кода, корректирующего одиночную ошибку, определяется выражением:

r=]log₂(n+1)[,

где n=k+r, k - число информационных разрядов.

В то же время, для обеспечении отказоустойчивости устройств хранения и передачи информации, существует необходимость разработки методов построения линейных кодов с синдромным декодированием для обнаружения одиночных и двойных ошибок при минимальной информационной избыточности.

2. Правила построения корректирующих кодов, обнаруживающих одиночные и двойные ошибки при минимальной избыточности

Для формирования контрольных разрядов корректирующего кода, обладающего указанными свойствами, вначале используем известную процедуру построения двумерного итеративного кода, которая заключается в следующем.

Правило 1. Двоичное слово Y, содержащие k информационных символов, разбивается на m=k/b информационных блоков (под информационным блоком будем понимать число информационных разрядов, не превышающих значение b). Пусть b кратно k.

Полученные информационные блоки представляют в виде информационной матрицы:

В результате имеем информационную матрицу, имеющую m-строк и b-столбцов. Пусть: z=(b+m) - нечетное число; m≥b+1.

Затем осуществляется кодирование информации по методу четности (путем сложения по mod 2 символов строк и столбцов полученной матрицы). В результате имеем матрицу кодирования двумерного итеративного кода, позволяющего обнаруживать и исправлять любую одиночную ошибку:

где {s₁, s₂, …, s_b} - вектор четности столбцов;

{s_b+1, s_b+2, …, s_z} - вектор четности строк.

Вектора четности строк и столбцов образуют совокупность проверок для контрольных разрядов итеративного кода

R_l={r₁, r₂, …, r_z}

или

R_l=r_h+r_u, r_h=log₂b, r_u=log₂(b+z+1).

При коррекции одиночной ошибки R_l=]log₂(n+1)[.

При получении кодовой комбинации относительно информационных разрядов повторно формируется значения контрольных разрядов

.

Разница между переданными значениями контрольных разрядов и полученными после приема информации образует синдром ошибки Е.

При этом разряды синдрома ошибки {e₁, е₂, …, е_b} (полученные относительно вектора четности столбцов) указывают ошибочный разряд в блоке информации, а разряды {е_b+1, е_b+2, …, e_z} (полученные относительно вектора четности строк) указывают модуль информации, имеющей ошибку.

Если разряды синдрома ошибки {e₁, e₂, …, e_b} имеют нулевые значения, а в разрядах {е_b+1, e_b+2, …, e_z} имеются единичные значения (и наоборот), то это свидетельствует о наличии ошибок в контрольных разрядах.

Недостатком рассмотренного корректирующего кода является большая избыточность.

Правило 2. Минимизация числа контрольных разрядов для предлагаемого метода кодирования информации осуществляется логарифмированием суммы строк и столбцов матрицы кодирования двумерного итеративного кода (2).

В этом случае число контрольных разрядов, определяется выражением:

В результате имеем совокупность контрольных разрядов:

На полученной совокупности контрольных разрядов, номера проверок S={s₁, s₂, …, s_z} (записанные в дясятичной системе счисления) представим в двоичной системе счисление, поставив в соответствие символы соответствующих проверок. В результате получим таблицу 1 кодирования информации для предлагаемого метода.

Примечания.

1. Совокупности проверок таблицы 1 F_g={f₁,f₂,…,f_g}, соответствуют проверкам на четность столбцов матрицы (2) кодирования (в таблице кодирования информации они выделены жирным шрифтом).

2. Для представления номеров векторов четности столбцов матрицы (2) кодирования в двоичной системе счисления требуется g-разрядов:

3. Совокупности проверок

характеризуют проверки на четность элементов столбцов таблицы 1 кодирования, которые не выделены жирным шрифтом.

Правило 3. Формирование исходных предварительных проверок для формирования значений контрольных разрядов осуществляется путем сложения по модулю 2 символов столбцов полученной таблицы кодирования.

В результате имеем совокупность исходных предварительных проверок для контрольных разрядов:

Свойство 1. Совокупность исходных предварительных проверок

, представляет собой двоичный код суммы (разности) между кодами номеров столбцов и кодами номеров строк матрицы кодирования.

Свойство 2. Проверки четности столбцов матрицы кодирования и кода четности строк матрицы кодирования включают у_ij-информационные разряды с одинаковым номером.

Свойство 3. При возникновении ошибки в у_ij-информационном разряде она не проявляется на исходных предварительных проверках.

Правило 4. Для выявления ошибок в у_ij-разряде, добавим к каждой исходной предварительной проверке добавим дополнительную проверку (проверку на четность столбцов матрицы (2) кодирования) с соответствующим номером.

В результате получим совокупность дополненных предварительных проверок

:

или

Используя матрицу кодирования (2) получим значения проверок:

Подставляя полученные значения в выражения (9), получим логические выражения проверок для кодирования информации (формирования значений контрольных разрядов).

Правило 5. Если совокупности проверок S_ri и S_rj, входящие в q-ю дополненную предварительную проверку

, содержат четное число одинаковых символов (информационных разрядов с одинаковым номером y_q), то оставляется один символ с этим номером (в противном случае данный ошибочный разряд не будет обнаруживаться).

В результате получим минимизированные дополненные проверки для формирования контрольных разрядов: R_m={r₁, r₂, …, r_w}.

Процедура декодирования включает следующие операции.

.

Разница между переданными значениями контрольных разрядов R и полученными после приема информации R^p _m образует предварительный синдром ошибки E_р

Свойство 4. Для полученного числа контрольных разрядов не все двойные ошибки обнаруживаются (предварительный синдром ошибки имеет нулевые значения разрядов).

Правило 6. Для увеличения процента обнаружения двойных ошибок, из каждого элемента множества не обнаруживаемых двойных ошибок выделим по одному информационному разряду и сформируем расширяющую проверку r_w+1, представляющую собой сумму по mod2 значений выбранных информационных разрядов.

В результате имеем множество передаваемых контрольных разрядов R={r₁, r₂, …, r_w, r_w+1}, множество формируемых контрольных разрядов

на которых формируется окончательный синдром ошибки:

Пример. Допустим, имеем двенадцать информационных разрядов, для которых построим матрицу кодирования:

Соответственно, проверки на четность строк и столбцов имеют вид:

s₁=(y₁ ⊕ y₄ ⊕ y₇ ⊕ y₁₀), s₂=(y₂ ⊕ y₅ ⊕ y₈ ⊕ y₁₁), s₃=(y₃ ⊕ y₆ ⊕ y₉ ⊕ y₁₂), s₄=(y₁⊕ y₂ ⊕ y₃), s₅=(y₄⊕ y₅ ⊕ y₆), s₆=(y₇ ⊕ y₈ ⊕ y₉), s₇=(y₁₀ ⊕ y₁₁ ⊕ y₁₂).

Количество строк и столбцов матрицы кодирования равно семи.

Требуемое число контрольных разрядов: w=log₂7=3, g=log₂3=2.

Кодирование информации предлагаемым методом имеет вид (см. таблицу 2).

Используя таблицу кодирования, получим исходные предварительные проверки:

Используя правило 4 построим дополненные исходные предварительные проверки для кодирования информации F^e _d:

Используя правило 5 осуществим минимизацию дополненных предварительных проверок для кодирования (декодирования) информации:

.

Используя правило 6 построим расширяющую проверку:

r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇ ⊕ y₉ ⊕ y₁₀

Допустим, имеем кодовое слово для двенадцати информационных разрядов:

В таблице 3 представлены значения синдромов при возникновении одиночных и двойных ошибок в информационных и контрольных разрядах относительно кодового слова, содержащего нулевые значения разрядов:

Примечания:

1. Нак контрольных разрядах r₁ r₂ r₃, из 134 возможных одиночных и двойных ошибок не обнаруживаются 11 двойных ошибок (предварительный синдром ошибок имеет нулевые значения), номера не обнаруживаемых ошибок выделены жирным шрифтом.

2. Не обнаруживаемые двойные ошибки под номерами 17 и 42 включают 2 информационный разряд, а под номерами 82 и 85 содержат 6 информационный разряд.

3. Для формирования дополнительной проверки r₄ выбираем 2, 5, а так же 6, 7, 9 и 10 информационные разряды.

При кодировании двенадцати информационных разрядов предлагаемым методом, для обнаружения двойных ошибок потребует четыре контрольных разряда (для рассматриваемого кодового слова не обнаруживается две двойных ошибки по номерами 49 и 52). При использовании кода Хэмминга (код-12,5), потребуется пять контрольных разряда.

Для построения кодирующего и декодирующего устройства, при использовании предлагаемого кода, потребуется 56 сумматоров по mod 2. При использовании кода Хэмминга (код-12,5), обнаруживающего одиночные и двойные ошибки, потребуется 60 сумматоров по mod 2.

Таким образом, использование предлагаемого метода кодирования информации по отношению к известным методам построения линейных кодов с синдромным декодированием позволяет минимизировать информационную и аппаратурную избыточность при незначительном снижении обнаруживающей способности.

Claims

Устройство хранения и передачи информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит четвертый выход r₄ входного блока кодирования, четвертый выход r_4р выходного блока кодирования и четвертый выход r₄s контрольного разряда узла памяти, четвертый выход r₄ входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r_4р выходного блока кодирования, подключен к третьему входу блока выявления ошибки, четвертый вход которого подключен к четвертому выходу r_4S узла памяти, причем входной блок кодирования, формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=y₃ ⊕ y₄ ⊕ y₅ ⊕ y₆ ^⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁, значение контрольного разряда r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇ ⊕ y₉ ⊕ y₁₀, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2р, r_3р, r_4р, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p ^⊕ y_4р ^⊕ y_5p ^⊕ y_6p ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_2р=y_3р ^⊕ y_6p ^⊕ y_7р ^⊕ y_8р ^⊕ y_9р ^⊕ y_10p ^⊕ y_11p ^⊕ y_12р; r_3р=y_1p ^⊕ y_2р ^⊕ y_4р ^⊕ y_5р ^⊕ y_7р ^⊕ y_8р ^⊕ y_10p ^⊕ y_11p, r₄=y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇ ⊕ y₉ ^⊕ y₁₀, блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла памяти, соответственно со значениями контрольных разрядов r_1p, r_2р, r_3р, r_4р, сформированных на выходах выходного блока кодирования.