RU2422923C1

RU2422923C1 - Устройство хранения и передачи информации повышенной достоверности функционирования

Info

Publication number: RU2422923C1
Application number: RU2010115406/08A
Authority: RU
Inventors: Павел Николаевич Осипенко (RU); Павел Николаевич Осипенко; Алексей Александрович Павлов (RU); Алексей Александрович Павлов; Павел Александрович Павлов (RU); Павел Александрович Павлов; Александр Алексеевич Павлов (RU); Александр Алексеевич Павлов; Олег Владимирович Хоруженко (RU); Олег Владимирович Хоруженко; Алексей Николаевич Царьков (RU); Алексей Николаевич Царьков
Original assignee: Межрегиональное общественное учреждение "Институт инженерной физики"
Priority date: 2010-04-20
Filing date: 2010-04-20
Publication date: 2011-06-27

Abstract

Изобретение относится к области телемеханики, автоматики и вычислительной техники, а именно к устройствам хранения и передачи информации повышенной достоверности функционирования. Техническим результатом является повышение достоверности функционирования устройства за счет обнаружения всех одиночных ошибок и максимального количества двойных ошибок при минимальных временных затратах. Устройство хранения и передачи информации повышенной достоверности функционирования содержит узел памяти, входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка». 1 ил., 1 табл.

Description

Устройств хранения и передачи информации повышенной достоверности функционирования относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы, устройств хранения и передачи информации.

Известно дублированное устройство памяти [1], содержащее исходный узел памяти, дублирующий узел памяти, входы исходного и дублирующего узлов памяти соединены с одинаковыми информационными входами, выходы исходного узла памяти являются информационными выходами устройства и кроме этого подключены к первым входам блока сравнения, вторые входы которого подключены к выходам дублирующего узла памяти, при несовпадении выходной информации с его выхода снимается сигнал "ошибка".

Недостатком устройства является большая аппаратурная избыточность.

Наиболее близким по техническому решению является устройство памяти с контролем на четность [2], содержащее узел памяти, входной блок формирования дополнительного разряда проверки на четность, выходной блок формирования дополнительного разряда проверки на четность, элемент неравнозначности, информационные входы устройства подключены к узлу памяти и к входам входного блока формирования дополнительного разряда проверки на четность, выходы узла памяти являются информационными выходами устройства и подключены к входам выходного блока формирования дополнительного разряда проверки на четность, выход которого подключен к первому входу элемента неравнозначности, второй вход элемента неравнозначности соединен с выходом входного блока формирования дополнительного разряда проверки на четность, и с его выхода снимается сигнал "ошибка".

Недостатком устройства является низкая достоверность функционирования устройства, так как обнаруживаются только одиночные (нечетные) ошибки, т.е. обнаруживается 50% возможных ошибок.

Целью изобретения является повышение достоверности функционирования устройства за счет обнаружения всех одиночных ошибок и максимального количества двойных ошибок при минимальных временных затратах (см. Приложение к заявке).

Поставленная цель достигается тем, что устройство, содержащее узел памяти, дополнительно содержит входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», причем входной блок кодирования формирует значения контрольных разрядов r1, r2 и r3 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=х1⊕х2⊕у1⊕у2; r2=х2⊕х3⊕у2⊕у3, r3=х1⊕х3⊕у1⊕у3, выходной блок кодирования формирует значения проверочных контрольных разрядов r1_П, r2_П r3_П путем сложения по модулю 2 информационных символов x1_C, х2_С, x3_C, у1_C, у2_C, у3_C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1_П=х1_C⊕х2_С⊕у1_C⊕у2_C, r2_П=х2_C⊕x3_C⊕у2_С⊕у3_С, r3_П=х1_С⊕х3_С⊕у1_С⊕у3_С, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные символы поступают на пятые входы узла памяти совместно с контрольными символами, полученными из информационных символов с помощью входного блока кодирования, вход синхронизации подключен к шестому входу узла памяти и к первым входам блока элементов И и элемента И, информационные символы с информационных выходов узла памяти поступают на вторые входы блока элементов И и на входы выходного блока кодирования, выходные символы выходного блока кодирования поступают на первые входы блока выявления ошибки, на вторые входы которого поступают контрольные символы с информационных выходов узла памяти, выходы блока выявления ошибки подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к второму входу элемента И, выходы блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала «ошибка».

На чертеже представлена блок-схема устройства. Устройство хранения и передачи информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, элемент 7 ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 сигнала "ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11 подключены соответственно к первому, второму, третьему и четвертому входам узла 1 памяти, информационные символы поступают на пятые входы узла 1 памяти совместно с контрольными символами, полученными из информационных символов с помощью входного блока 2 кодирования, вход 13 синхронизации подключен к шестому входу узла 1 памяти и к первым входам блока 5 элементов И и элемента 6 И, информационные символы с информационных выходов узла 1 памяти поступают на вторые входы блока 5 элементов И и на входы выходного блока 3 кодирования, выходные символы выходного блока 3 кодирования поступают на первые входы блока 4 выявления ошибки, на вторые входы которого поступают контрольные символы с информационных выходов узла 1 памяти, выходы блока 4 выявления ошибки подключены к входам элемента 7 ИЛИ, выход элемента ИЛИ подключен к второму входу элемента 6 И, выходы блока 14 элементов И являются информационными выходами устройства, выход элемента 6 И является выходом сигнала «ошибка».

Узел 1 памяти в данном случае представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых наборов:

У_К=х₁х₂х₃у₁у₂у₃r₁r₂r₃,

полученных при кодировании исходных двоичных наборов: У=х₁, х₂, х₃, у₁, у₂, у₃.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r₁, r₂ путем сложения по mod2 информационных символов в соответствии с правилом:

r₁=x₁⊕x₂⊕y₁⊕у₂;

r₂=х₂⊕х₃⊕у₂⊕у₃;

r₃=x₁⊕x₃⊕y₁⊕у₃.

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r_1П, r_2П, r_3П путем сложения по mod2 информационных символов (x_iC, у_iC), полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r_1П=x_1C⊕x_2С⊕у_1С⊕у_2С;

r_2П=х_2С⊕x_3C⊕у_2C⊕у_3C;

r_3П=х_1С⊕x_3C⊕у_1C⊕у_3C.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом наборе при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r_1C, r_2С и r_3C, считываемых со вторых выходов узла 1 памяти, соответственно со значениями контрольных разрядов r_1П, r_2П, r_3П, сформированных на выходах выходного блока 3 кодирования:

λ₁=r_1C⊕r_1П;

λ₂=r_2C⊕r_2П;

λ₃=r_3C⊕r_3П.

Нулевой результат суммы свидетельствует об отсутствии ошибки и ее наличии в противном случае.

Выходы λ₁, λ₂ и λ₃ блока 4 выявления ошибки объединены в один выход элементом 7 ИЛИ, значение сигнала на данном выходе поступает на второй вход элемента 6 И.

Считывание выходной информации с выходов устройства проводится при поступлении сигнала с входа 13 синхронизации на первые входы блока 5 элементов И и элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства на вход 8 "установки в нулевое состояние" подается единичный сигнал, который переводит устройство в нулевое состояние.

При записи информации в узел 1 памяти подаются единичные сигналы на вход 13 синхронизации, вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает кодовая комбинация: x₁x₂x₃y₁у₂у₃, соответствующая значению -000110.

В этом случае входной блок 2 кодирования формирует вектор r₁=х₁⊕х₂⊕y₁⊕у₂=0; r₂=х₂⊕х₃⊕у₂⊕у₃=1; r₃=х₁⊕х₃⊕у₁⊕у₃=1.

Соответственно в узел 1 памяти запишется информация: 000110011.

При считывании информации на вход 10 полезной модели подается сигнал, разрешающий считывание информации с узла 1 памяти. Если ошибки нет, то выходной блок 3 кодирования относительно информационных разрядов формирует значения: r_1П=0, r_2П=1, r_3П=1, которые равны соответственно значениям r_1С и r_2С, поэтому на выходе блока 4 выявления ошибки имеем значения: λ₁=0, λ₂=0, λ₃=0.

Допустим, произошла ошибка в первом информационном разряде: 1*00110011. В этом случае на выходах выходного блока 3 кодирования получим значения сигналов: r_1П=1; r_2П=1; r_3П=0. Так как значение r_1П≠r_1С (1≠0), r_3П≠r_3С (1≠0), то на выходе блока 4 выявления ошибки получим значения сигналов: λ₁=1, λ₂=0, λ₃=1, соответственно на выходе элемента 7 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала с входа 13 синхронизации поступит на выход элемента 6 И, что свидетельствует о возникновении ошибки. Аналогичным образом полезная модель работает при появлении других ошибок.

Таким образом, предлагаемый способ обнаружения ошибок по сравнению с традиционными методами позволят существенно повысить достоверность функционирования устройств хранения и передачи информации за счет обнаружения ошибок одиночных (нечетных) и двойных (четных) ошибок при минимальных временных затратах.

Источники информации

1. Б.М.Коган, И.Б.Мкртумян. Основы эксплуатации ЭВМ. М.: Энергоатом издат., 1988, 430 с., рис.4.17.

2. Щербаков Н.С. Самокорректирующееся дискретные устройства. М.: Машиностроение, 1975, 216 с., рис.28, 224 с., рис.39, рис.44.

Приложение у заявке на изобретение: «Устройство хранение и передачи информации повышенной достоверности функционирования»

Эффективность автоматизированных систем управления, информационных комплексов, средств вычислительной и измерительной техники, устройств хранения и передачи информации в значительной степени определяется достоверностью информации, которая обрабатывается в данных системах [1].

В свою очередь, достоверность функционирования цифровых устройств существенно зависит от выбранного метода обнаружения ошибок (обнаруживающей способности выбранного метода контроля информации и аппаратурных затрат, необходимых для реализации данного метода). В настоящее время для этой цели наиболее широко используется метод контроля на четность, который требует минимальных аппаратурных затрат для обнаружения ошибок двоичного набора. Недостатком данного метода является низкая обнаруживающая способность, так как обнаруживаются только нечетные ошибки. В то же время опыт эксплуатации дискретных устройств показывает, что наиболее вероятным событием является возникновение одиночных и двойных ошибок (соответственно на одиночные ошибки приходится 80-85%, на двойные ошибки 25-20% и ошибки прочей кратности до 2%) [1], т.е. основным недостатком метода контроля на четность является невозможность обнаружения двойных ошибок.

Гораздо большую обнаруживающую способность имеет метод контроля информации по mod3, однако реализация данного метода требует больших аппаратурных затрат на построение схем сверток и временных затрат, связанных с задержкой прохождения сигнала.

В связи с этим возникает необходимость в разработке метода контроля информации, обнаруживающего 100% одиночных ошибок и максимального количества двойных ошибок, при минимальных аппаратурных и временных затратах на декодирование.

Обоснование метода кодирования информации

Пусть исходный двоичный набор представлен тремя информационными разрядами:

Для обнаружения ошибок заданной кратности необходимо обеспечить выполнение условия для кодового расстояния d [1]:

где t - число ошибочных разрядов в кодовом наборе.

Для обнаружения двойной ошибки необходимо обеспечить кодовое расстояние d≥3, соответственно, для этой цели необходимо использовать два контрольных разряда.

Так как достоверность функционирования и скорость обработки контролируемой информации существенно зависит от аппаратурных затрат, связанных с формированием значений контрольных разрядов, возникает необходимость выбора метода кодирования информации, обеспечивающего минимальные аппаратурные затраты.

В связи с тем что контроль на четность по отношению к известным методам обнаружения ошибок требует минимальных временных и аппаратурных затрат, для обнаружения двойных ошибок целесообразно использовать метод кодирования информации, требующий для своей реализации аппаратурных и временных затрат, соизмеримых с затратами, необходимыми при использовании метода контроля на четность.

Проведенные для этой цели исследования показали, что для поставленной задачи целесообразно использовать следующие правила кодирования информации.

При кодировании двоичного набора с произвольным числом информационных разрядов (пусть число информационных разрядов кратно трем) разобьем двоичный набор на блоки информации, по три разряда в каждом блоке:

Формирование трех контрольных разрядов осуществим по правилу: r1=x₁⊕х₂; r₂=х₂⊕х₃; r₃=x₁⊕х₃.

В результате кодирования рассматриваемого двоичного набора предлагаемым методом получим кодовый набор:

или:

Пример: Пусть число информационных разрядов равно шести, тогда для рассматриваемого числа информационных разрядов имеем кодовый набор:

В табл.1 представлены ошибочные кодовые наборы для одиночных и двойных ошибок относительно безошибочного кодового набора: 000000000.

Примечание: Символом "*" обозначен признак обнаруживаемой ошибки в соответствующем контрольном разряде, символом "-" - не обнаруживаемой; жирным шрифтом выделена не обнаруживаемая двойная ошибка.

Анализ табл.1. показывает, что одиночные ошибки обнаруживаются 100%, из тридцати пяти двойных ошибок не обнаруживается одна ошибка (представленная 33 строкой таблицы). На кодирование двоичного набора предлагаемым методом потребуется девять сумматоров по mod2 (при контроле по методу четности - пять сумматоров по mod2). На декодирование кодового набора для предлагаемого метода потребуется двенадцать сумматоров по mod2 (при контроле на четность - шесть сумматоров по mod2).

Общие аппаратурные затраты для предлагаемого метода кодирования составят двадцать один сумматор по mod2, а для контроля на четность - одиннадцать сумматоров по mod2.

В этом случае для предлагаемого метода при декодировании информации на пути прохождения сигнала находится четыре сумматора по mod2 (формирование значений трех контрольных разрядов осуществляется параллельно), а для контроля на четность - шесть сумматоров по mod2.

Таким образом, предлагаемый метод обнаружения ошибок позволяет обнаруживать все одиночные ошибки и максимальное количество двойных ошибок при увеличении аппаратурных затрат в два раза по отношению к методу контроля на четность, при увеличении быстродействия устройства.

Таблица 1
№ п/п	Безошибочный кодовый набор 000000000	Признак ошибки			№ п/п	Безошибочный кодовый набор 000000000	Признак ошибки
	Ошибочный кодовый набор	r₁	r₂	r₃		Ошибочный кодовый набор	r₁	r₂	r₃
1	000000001	-	-	*	23	010000010	*	-	-
2	000000010	-	*	-	24	100000010	*	*	-
3	000000100	*	-	-	25	000001100	*	*	*
4	000001000	-	*	*	26	000010100	-	*	-
5	000010000	*	*	-	27	000100100	-	*	*
6	000100000	*	-	*	28	001000100	*	*	*
7	001000000	-	*	*	29	010000100	-	*	-
8	010000000	*	*	-	30	100000100	-	-	*
9	100000000	*	-	*	31	000011000	*	-	*
10	000000011	-	*	*	32	000101000	*	*	-
11	000000101	*	-	*	33	001001000	-	-	-
12	000001001	-	*	-	34	010001000	*	-	*
13	000010001	*	*	*	35	100001000	*	*	-
14	000100001	*	-	-	36	000110000	-	*	*
15	001000001	-	*	-	37	001010000	*	-	*
16	010000001	*	*	*	38	010010000	-	-	-
17	100000001	*	-	-	39	100010000	-	*	*
18	000000110	*	*	-	40	001100000	*	*	-
19	000001010	-	*	*	41	010100000	-	*	*
20	000010010	*	-	-	42	011000000	*	-	*
21	000000010	-	*	-	43	101000000	*	*	-
22	001000010	-	-	*	44	110000000	-	*	*

Claims

Устройство хранения и передачи информации повышенной достоверности функционирования, содержащее узел памяти, отличающееся тем, что оно дополнительно содержит входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, элемент ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», причем входной блок кодирования формирует значения контрольных разрядов r1, r2 и r3 путем сложения по модулю 2 информационных символов х1, х2, х3, у1, у2, у3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=х1⊕х2⊕у1⊕у2; r2=х2⊕х3⊕у2⊕у3, r3=х1⊕х3⊕у1⊕у3, выходной блок кодирования формирует значения проверочных контрольных разрядов r1_П, r2_П r3_П путем сложения по модулю 2 информационных символов x1_C, x2_C, x3_C, у1_C, у2_С, у3_C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1_п=х1_C⊕х2_C⊕у1_C⊕у2_C, r2_п=х2_C⊕х3_C⊕у2_C⊕у3_C, r3_п=х1_C⊕х3_C⊕у1_C⊕у3_C, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, информационные символы поступают на пятые входы узла памяти совместно с контрольными символами, полученными из информационных символов с помощью входного блока кодирования, вход синхронизации подключен к шестому входу узла памяти и к первым входам блока элементов И и элемента И, информационные символы с информационных выходов узла памяти поступают на вторые входы блока элементов И и на входы выходного блока кодирования, выходные символы выходного блока кодирования поступают на первые входы блока выявления ошибки, на вторые входы которого поступают контрольные символы с информационных выходов узла памяти, выходы блока выявления ошибки подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к второму входу элемента И, выходы блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала «ошибка».