JPH10308499A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10308499A JPH10308499A JP9117835A JP11783597A JPH10308499A JP H10308499 A JPH10308499 A JP H10308499A JP 9117835 A JP9117835 A JP 9117835A JP 11783597 A JP11783597 A JP 11783597A JP H10308499 A JPH10308499 A JP H10308499A
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Abstract
(57)【要約】
【課題】 同一セル面積で、従来よりも電荷蓄積容量が
大きく、リーク電流の小さいキャパシタを有する半導体
記憶装置を提供する。 【解決手段】 半導体基板１０１上に絶縁層１０２を形
成し、その上に下部電極１０３を形成する。その後、多
結晶高誘電体薄膜１０４を形成し、結晶粒界に発生する
空洞１０５を絶縁体１０６を堆積させて埋め込む。さら
に、絶縁体１０６を一部除去し、空洞１０５の下部電極
１０３側にのみ絶縁体１０６を残す。その後、上部電極
１０７を形成してキャパシタを構成する。この際、絶縁
体１０６により空洞１０５を埋め込むことでリーク電流
を小さくでき、且つ、上部電極１０７が空洞１０５の一
部に入り込む表面積を広くでき電荷蓄積容量の大きなキ
ャパシタを実現でき、従来に比べて小さいセル面積で半
導体記憶装置を構成でき、さらに高集積・大容量の半導
体記憶装置を提供することが可能となる。
大きく、リーク電流の小さいキャパシタを有する半導体
記憶装置を提供する。 【解決手段】 半導体基板１０１上に絶縁層１０２を形
成し、その上に下部電極１０３を形成する。その後、多
結晶高誘電体薄膜１０４を形成し、結晶粒界に発生する
空洞１０５を絶縁体１０６を堆積させて埋め込む。さら
に、絶縁体１０６を一部除去し、空洞１０５の下部電極
１０３側にのみ絶縁体１０６を残す。その後、上部電極
１０７を形成してキャパシタを構成する。この際、絶縁
体１０６により空洞１０５を埋め込むことでリーク電流
を小さくでき、且つ、上部電極１０７が空洞１０５の一
部に入り込む表面積を広くでき電荷蓄積容量の大きなキ
ャパシタを実現でき、従来に比べて小さいセル面積で半
導体記憶装置を構成でき、さらに高集積・大容量の半導
体記憶装置を提供することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷蓄積量を情報
として記憶する半導体記憶装置に関し、特に電荷蓄積容
量が大きく、なおかつリーク電流が小さい高誘電体薄膜
を容量膜とする半導体記憶装置及びその製造方法に関す
るものである。
として記憶する半導体記憶装置に関し、特に電荷蓄積容
量が大きく、なおかつリーク電流が小さい高誘電体薄膜
を容量膜とする半導体記憶装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】ＤＲＡＭの高密度化に伴うセルサイズの
縮小の一方で、キャパシタの電荷蓄積容量の維持は不可
欠である。従来、電荷蓄積容量の確保は、酸窒化シリコ
ンなどからなる容量膜の薄膜化や、電極の立体化による
面積増加により達成されてきたが、微細加工が困難にな
ってきたため、近年では、ＢａｘＳｒ１−ｘＴｉＯ３
（以下ＢＳＴと表記）などの多結晶の高誘電体材料およ
びそれを用いたキャパシタが研究、開発されている。
縮小の一方で、キャパシタの電荷蓄積容量の維持は不可
欠である。従来、電荷蓄積容量の確保は、酸窒化シリコ
ンなどからなる容量膜の薄膜化や、電極の立体化による
面積増加により達成されてきたが、微細加工が困難にな
ってきたため、近年では、ＢａｘＳｒ１−ｘＴｉＯ３
（以下ＢＳＴと表記）などの多結晶の高誘電体材料およ
びそれを用いたキャパシタが研究、開発されている。
【０００３】このような多結晶高誘電体薄膜材料を用い
ても、微小セルへの適用には薄膜化が必要条件である。
しかし、これら多結晶高誘電体薄膜材料の比誘電率の大
きさは結晶の粒径に強く依存し、薄膜化に伴って結晶粒
径が小さくなるため、比誘電率が低下することが知られ
ている。そこで、高い比誘電率を確保するために、多結
晶高誘電率材料を柱状に結晶成長させることによって、
粒径を大きくする方法が考えられる。
ても、微小セルへの適用には薄膜化が必要条件である。
しかし、これら多結晶高誘電体薄膜材料の比誘電率の大
きさは結晶の粒径に強く依存し、薄膜化に伴って結晶粒
径が小さくなるため、比誘電率が低下することが知られ
ている。そこで、高い比誘電率を確保するために、多結
晶高誘電率材料を柱状に結晶成長させることによって、
粒径を大きくする方法が考えられる。
【０００４】しかしながら、これらの柱状結晶の容量膜
を用いてキャパシタを形成したところ、結晶粒界に空洞
が生じ、リーク電流の大きいものまたは初期短絡不良の
ものが多くなり、歩留まりの点で極めて大きな課題とな
っていた。
を用いてキャパシタを形成したところ、結晶粒界に空洞
が生じ、リーク電流の大きいものまたは初期短絡不良の
ものが多くなり、歩留まりの点で極めて大きな課題とな
っていた。
【０００５】この課題を解決する従来技術として、容量
膜の形成後に、結晶粒界に発生する空洞を絶縁体で埋め
込むことによって、リーク電流を小さくする方法が特開
平８−３１９５１号公報に示されている。
膜の形成後に、結晶粒界に発生する空洞を絶縁体で埋め
込むことによって、リーク電流を小さくする方法が特開
平８−３１９５１号公報に示されている。
【０００６】
【発明が解決しようとする課題】ところが、さらに高集
積・大容量の半導体装置、特にＤＲＡＭ等の半導体記憶
装置を考えた場合、さらに小面積のキャパシタが必要に
なってくる。したがって、これらのキャパシタを実現す
るためには、単位面積当たりの電荷蓄積容量をさらに大
きくすることが必要になる。しかし、従来の技術では、
リーク電流を小さくすることは可能であるが、さらに大
きな電荷蓄積容量の確保は、薄膜化による比誘電率の低
下という問題があるため、材料的な面で限界に達する。
積・大容量の半導体装置、特にＤＲＡＭ等の半導体記憶
装置を考えた場合、さらに小面積のキャパシタが必要に
なってくる。したがって、これらのキャパシタを実現す
るためには、単位面積当たりの電荷蓄積容量をさらに大
きくすることが必要になる。しかし、従来の技術では、
リーク電流を小さくすることは可能であるが、さらに大
きな電荷蓄積容量の確保は、薄膜化による比誘電率の低
下という問題があるため、材料的な面で限界に達する。
【０００７】そこで本発明は、同一セル面積での電極面
積を増加させることによって、従来に比べて電荷蓄積容
量の大きいキャパシタを有する半導体記憶装置およびそ
の製造方法を提供することを目的とする。
積を増加させることによって、従来に比べて電荷蓄積容
量の大きいキャパシタを有する半導体記憶装置およびそ
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の発明は、多結晶構造を有する高誘電
体薄膜をキャパシタに有する半導体記憶装置であって、
高誘電体薄膜は結晶粒界の一部を絶縁体で埋め込まれ、
且つ結晶粒界の他の部分の少なくとも一部を導電体で埋
め込まれた構造を有することを特徴とする。この構造に
より、実効的な電極面積が増加し、従来と比較して電荷
蓄積容量が大きく、また、結晶粒界に発生する空洞ある
いは結晶粒界を絶縁体で埋め込むことによって、リーク
電流が小さいキャパシタを有する半導体記憶装置を提供
することができる。
め、本発明の第１の発明は、多結晶構造を有する高誘電
体薄膜をキャパシタに有する半導体記憶装置であって、
高誘電体薄膜は結晶粒界の一部を絶縁体で埋め込まれ、
且つ結晶粒界の他の部分の少なくとも一部を導電体で埋
め込まれた構造を有することを特徴とする。この構造に
より、実効的な電極面積が増加し、従来と比較して電荷
蓄積容量が大きく、また、結晶粒界に発生する空洞ある
いは結晶粒界を絶縁体で埋め込むことによって、リーク
電流が小さいキャパシタを有する半導体記憶装置を提供
することができる。
【０００９】本発明の第２の発明である半導体記憶装置
の製造方法は、高誘電体薄膜を形成した後、絶縁膜を堆
積し結晶粒界に発生する空洞部を絶縁体で埋め込む工程
と、空洞部にある絶縁体の一部を除去する工程と、高誘
電体薄膜上に導電体を堆積し空洞部の他の部分を導電体
で埋め込む工程を有することを特徴とする。以上の構成
により、空洞の上部側に電極が入り込むことによって、
表面積を広くすることが可能となり、同一セル面積で従
来と比較して電荷蓄積容量が約１０％大きく、リーク電
流が２桁程度小さいキャパシタを有する半導体記憶装置
を提供することができる。
の製造方法は、高誘電体薄膜を形成した後、絶縁膜を堆
積し結晶粒界に発生する空洞部を絶縁体で埋め込む工程
と、空洞部にある絶縁体の一部を除去する工程と、高誘
電体薄膜上に導電体を堆積し空洞部の他の部分を導電体
で埋め込む工程を有することを特徴とする。以上の構成
により、空洞の上部側に電極が入り込むことによって、
表面積を広くすることが可能となり、同一セル面積で従
来と比較して電荷蓄積容量が約１０％大きく、リーク電
流が２桁程度小さいキャパシタを有する半導体記憶装置
を提供することができる。
【００１０】本発明の第３の発明である半導体記憶装置
の製造方法は、酸化されて絶縁体となる元素をあらかじ
め添加した高誘電体薄膜を形成する工程と、その後、熱
処理によってあらかじめ添加しておいた元素を結晶粒界
に沿って酸化物の形で偏析させることによって、結晶粒
界全体を絶縁体によって覆う工程と、絶縁膜および空洞
部にある絶縁体の一部を除去する工程と、高誘電体薄膜
上に導電膜を堆積し空洞部の他の部分を導電体で埋め込
む工程を有することを特徴とする。以上の構成により、
空洞の上部側に電極が入り込むことによって、表面積を
広くすることが可能となり、同一セル面積で従来と比較
して電荷蓄積容量が約１０％大きく、リーク電流が２桁
以上小さいキャパシタを有する半導体記憶装置を提供す
ることができる。
の製造方法は、酸化されて絶縁体となる元素をあらかじ
め添加した高誘電体薄膜を形成する工程と、その後、熱
処理によってあらかじめ添加しておいた元素を結晶粒界
に沿って酸化物の形で偏析させることによって、結晶粒
界全体を絶縁体によって覆う工程と、絶縁膜および空洞
部にある絶縁体の一部を除去する工程と、高誘電体薄膜
上に導電膜を堆積し空洞部の他の部分を導電体で埋め込
む工程を有することを特徴とする。以上の構成により、
空洞の上部側に電極が入り込むことによって、表面積を
広くすることが可能となり、同一セル面積で従来と比較
して電荷蓄積容量が約１０％大きく、リーク電流が２桁
以上小さいキャパシタを有する半導体記憶装置を提供す
ることができる。
【００１１】本発明の第４の発明である半導体記憶装置
の製造方法は、高誘電体薄膜を形成した後、導電膜を堆
積し結晶粒界に発生する空洞部を導電体で埋め込む工程
と、導電膜および空洞部にある導電体の一部を除去する
工程と、導電体の少なくとも一部を酸化することによっ
て絶縁体にする工程と、高誘電体薄膜上に導電膜を堆積
し空洞部の他の部分を導電体で埋め込む工程を有するこ
とを特徴とする。以上の構成により、空洞の上部側に電
極が入り込むことによって、表面積を広くすることが可
能となり、同一セル面積で従来と比較して電荷蓄積容量
が約２０％大きく、リーク電流が２桁程度小さいキャパ
シタを有する半導体記憶装置を提供することができる。
の製造方法は、高誘電体薄膜を形成した後、導電膜を堆
積し結晶粒界に発生する空洞部を導電体で埋め込む工程
と、導電膜および空洞部にある導電体の一部を除去する
工程と、導電体の少なくとも一部を酸化することによっ
て絶縁体にする工程と、高誘電体薄膜上に導電膜を堆積
し空洞部の他の部分を導電体で埋め込む工程を有するこ
とを特徴とする。以上の構成により、空洞の上部側に電
極が入り込むことによって、表面積を広くすることが可
能となり、同一セル面積で従来と比較して電荷蓄積容量
が約２０％大きく、リーク電流が２桁程度小さいキャパ
シタを有する半導体記憶装置を提供することができる。
【００１２】
（第１の実施の形態）まず本発明の第１の実施の形態に
よって形成される半導体記憶装置の構造断面図を図１に
示す。これは、多結晶高誘電体薄膜１０４の結晶粒界の
一部を絶縁体１０６で埋め込み、他の部分の少なくとも
一部を上部電極１０７で埋め込まれた構造を有するもの
である。
よって形成される半導体記憶装置の構造断面図を図１に
示す。これは、多結晶高誘電体薄膜１０４の結晶粒界の
一部を絶縁体１０６で埋め込み、他の部分の少なくとも
一部を上部電極１０７で埋め込まれた構造を有するもの
である。
【００１３】この構造より、上部電極１０７が結晶粒界
にまで入り込み、実効的な電極面積が増加する。したが
って、従来と比較して電荷蓄積容量を大きくすることが
できる。また、結晶粒界に発生する空洞１０５を絶縁体
１０６で埋め込むことによって、リーク電流を小さくす
ることができる。この構造により、リーク電流が小さ
く、且つ電荷蓄積容量の大きなキャパシタを実現でき、
従来に比べて小さいセル面積で半導体記憶装置を構成で
きる。次に、第１の実施の形態を図２（ａ）〜（ｄ）を
参照して説明する。
にまで入り込み、実効的な電極面積が増加する。したが
って、従来と比較して電荷蓄積容量を大きくすることが
できる。また、結晶粒界に発生する空洞１０５を絶縁体
１０６で埋め込むことによって、リーク電流を小さくす
ることができる。この構造により、リーク電流が小さ
く、且つ電荷蓄積容量の大きなキャパシタを実現でき、
従来に比べて小さいセル面積で半導体記憶装置を構成で
きる。次に、第１の実施の形態を図２（ａ）〜（ｄ）を
参照して説明する。
【００１４】図２（ａ）〜（ｄ）は半導体記憶装置の製
造工程のうちのキャパシタ部の製造工程を示しており、
本発明の第１の実施の形態の前提として、キャパシタの
製作の前までは従来公知の工程を実行する。例えば、Ｓ
ｉなどからなる基板１０１上に例えばＳｉＯ２からなる
絶縁層１０２を形成し、例えば、密着層として例えばＴ
ｉ膜をスパッタ法によって約２０ｎｍ形成した後に１０
０ｎｍの膜厚の例えばＰｔ膜をスパッタによって堆積し
て下部電極１０３を形成する。
造工程のうちのキャパシタ部の製造工程を示しており、
本発明の第１の実施の形態の前提として、キャパシタの
製作の前までは従来公知の工程を実行する。例えば、Ｓ
ｉなどからなる基板１０１上に例えばＳｉＯ２からなる
絶縁層１０２を形成し、例えば、密着層として例えばＴ
ｉ膜をスパッタ法によって約２０ｎｍ形成した後に１０
０ｎｍの膜厚の例えばＰｔ膜をスパッタによって堆積し
て下部電極１０３を形成する。
【００１５】その後、例えばＭＯＣＶＤ法やスパッタ法
などによって、良好な配向性を持った例えば（Ｂａ，Ｓ
ｒ）ＴｉＯ３からなる多結晶高誘電体薄膜１０４を約２
５ｎｍの膜厚に堆積する。その際、基板温度を例えば約
６５０℃以上とし、柱状に結晶化した多結晶高誘電体薄
膜１０４を成長させる。柱状で結晶化したＢＳＴの誘電
率は約２００であった。
などによって、良好な配向性を持った例えば（Ｂａ，Ｓ
ｒ）ＴｉＯ３からなる多結晶高誘電体薄膜１０４を約２
５ｎｍの膜厚に堆積する。その際、基板温度を例えば約
６５０℃以上とし、柱状に結晶化した多結晶高誘電体薄
膜１０４を成長させる。柱状で結晶化したＢＳＴの誘電
率は約２００であった。
【００１６】その後、例えばＮｂ２Ｏ５からなる絶縁体
１０６を約５ｎｍ以上形成し、図２（ｂ）で示されるよ
うに結晶粒界に発生する空洞１０５を埋め込む。なお、
本発明の第１の実施の形態では、結晶粒界に発生する空
洞部の下部電極１０３側まで絶縁体１０６を形成するた
め、例えば（Ｃ３Ｈ５Ｏ）５Ｎｂを昇温し、例えばＡｒ
ガスなどの不活性ガスによりバブリングを行うことで気
体ガスを形成し、これを用いてＭＯＣＶＤ法により膜を
形成することによって、絶縁体１０６を形成している。
その後絶縁体１０６を、例えば異方性を強めたドライエ
ッチングによって一部を残して約５ｎｍだけ選択的に除
去する。Ｎｂ２Ｏ５膜用のエッチングガスとしてはＣＦ
４／Ｈ２混合ガスやＣＨＦ６などを用いれば、ＢＳＴに
対するエッチング速度の選択比を非常に大きくとること
が可能であった。そのため、図２（ｃ）のように多結晶
高誘電体薄膜にはほとんど影響を与えずに絶縁体を選択
的にエッチングすることができる。
１０６を約５ｎｍ以上形成し、図２（ｂ）で示されるよ
うに結晶粒界に発生する空洞１０５を埋め込む。なお、
本発明の第１の実施の形態では、結晶粒界に発生する空
洞部の下部電極１０３側まで絶縁体１０６を形成するた
め、例えば（Ｃ３Ｈ５Ｏ）５Ｎｂを昇温し、例えばＡｒ
ガスなどの不活性ガスによりバブリングを行うことで気
体ガスを形成し、これを用いてＭＯＣＶＤ法により膜を
形成することによって、絶縁体１０６を形成している。
その後絶縁体１０６を、例えば異方性を強めたドライエ
ッチングによって一部を残して約５ｎｍだけ選択的に除
去する。Ｎｂ２Ｏ５膜用のエッチングガスとしてはＣＦ
４／Ｈ２混合ガスやＣＨＦ６などを用いれば、ＢＳＴに
対するエッチング速度の選択比を非常に大きくとること
が可能であった。そのため、図２（ｃ）のように多結晶
高誘電体薄膜にはほとんど影響を与えずに絶縁体を選択
的にエッチングすることができる。
【００１７】その後、例えば（ＣＨ３Ｃ５Ｈ４）（ＣＨ
３）３Ｐｔを昇華させて気体ガスを形成し、これを用い
てＭＯＣＶＤ法により膜を形成することによって約１０
０ｎｍ堆積し上部電極１０７を形成した後、公知のリソ
グラフィ技術によりキャパシタを形成する。この際上部
電極１０７は多結晶高誘電体薄膜１０４の結晶粒界に発
生する空洞１０５に入り込み、表面積の大きいキャパシ
タを構成することができた。
３）３Ｐｔを昇華させて気体ガスを形成し、これを用い
てＭＯＣＶＤ法により膜を形成することによって約１０
０ｎｍ堆積し上部電極１０７を形成した後、公知のリソ
グラフィ技術によりキャパシタを形成する。この際上部
電極１０７は多結晶高誘電体薄膜１０４の結晶粒界に発
生する空洞１０５に入り込み、表面積の大きいキャパシ
タを構成することができた。
【００１８】以上の構成により、本発明の第１の実施の
形態では、表面積を約１０％増加することができた。こ
の効果により、初期絶縁不良が極めて少なく、且つ電荷
蓄積容量の大きなキャパシタを実現でき、従来に比べて
小さいセル面積で半導体記憶装置を構成できる。したが
って、従来の半導体記憶装置より、さらに高集積・大容
量の半導体記憶装置を提供することが可能となる。
形態では、表面積を約１０％増加することができた。こ
の効果により、初期絶縁不良が極めて少なく、且つ電荷
蓄積容量の大きなキャパシタを実現でき、従来に比べて
小さいセル面積で半導体記憶装置を構成できる。したが
って、従来の半導体記憶装置より、さらに高集積・大容
量の半導体記憶装置を提供することが可能となる。
【００１９】（第２の実施の形態）次に、本発明の第２
の実施の形態を図３（ａ）〜（ｃ）で説明する。まず、
本発明の第１の実施の形態と同様にして下部電極１０３
上に、多結晶高誘電体薄膜１０４、および絶縁体１０６
を形成する。その後、酸素雰囲気中で例えば約７００℃
と、成膜温度よりも高い温度で熱処理することによっ
て、多結晶高誘電体薄膜１０４の結晶粒界に沿って絶縁
体１０６を拡散させることによって、結晶粒界全体を絶
縁体１０６によって覆う。
の実施の形態を図３（ａ）〜（ｃ）で説明する。まず、
本発明の第１の実施の形態と同様にして下部電極１０３
上に、多結晶高誘電体薄膜１０４、および絶縁体１０６
を形成する。その後、酸素雰囲気中で例えば約７００℃
と、成膜温度よりも高い温度で熱処理することによっ
て、多結晶高誘電体薄膜１０４の結晶粒界に沿って絶縁
体１０６を拡散させることによって、結晶粒界全体を絶
縁体１０６によって覆う。
【００２０】以下、本発明の第１の実施の形態と同様に
絶縁体１０６をエッチングし、上部電極１０７を形成し
てキャパシタを形成する。この際、図３（ｃ）のよう
に、上部電極１０７は多結晶高誘電体薄膜１０４の結晶
粒界に発生する空洞１０５に入り込み、表面積の大きい
キャパシタを構成することができた。
絶縁体１０６をエッチングし、上部電極１０７を形成し
てキャパシタを形成する。この際、図３（ｃ）のよう
に、上部電極１０７は多結晶高誘電体薄膜１０４の結晶
粒界に発生する空洞１０５に入り込み、表面積の大きい
キャパシタを構成することができた。
【００２１】以上の構成により、本発明の第２の実施の
形態では、表面積を約１０％増加することができる上、
多結晶高誘電体薄膜１０４上部から絶縁体１０６を拡散
させて結晶粒界を埋め込むことによって、リーク電流が
２桁程度小さくすることができた。この効果により、リ
ーク電流が小さく、且つ電荷蓄積容量の大きなキャパシ
タを実現でき、従来に比べて小さいセル面積で半導体記
憶装置を構成できる。したがって、従来の半導体記憶装
置より、さらに高集積・大容量の半導体記憶装置を提供
することが可能となる。
形態では、表面積を約１０％増加することができる上、
多結晶高誘電体薄膜１０４上部から絶縁体１０６を拡散
させて結晶粒界を埋め込むことによって、リーク電流が
２桁程度小さくすることができた。この効果により、リ
ーク電流が小さく、且つ電荷蓄積容量の大きなキャパシ
タを実現でき、従来に比べて小さいセル面積で半導体記
憶装置を構成できる。したがって、従来の半導体記憶装
置より、さらに高集積・大容量の半導体記憶装置を提供
することが可能となる。
【００２２】（第３の実施の形態）次に、本発明の第３
の実施の形態を図４（ａ）〜（ｄ）で説明する。まず、
本発明の第１の実施の形態と同様にして形成した下部電
極１０３上に、ＭＯＣＶＤ法やスパッタ法などによっ
て、良好な配向性を持ち、例えばＮｂなどの酸化されて
絶縁体となる元素をあらかじめ添加した例えばＢＳＴな
どの多結晶高誘電体薄膜４０１を約２５ｎｍの膜厚に堆
積する。その際、基板温度は約６５０℃以上で膜形成を
行い、柱状に結晶化した、酸化されて絶縁体となる元素
をあらかじめ添加した多結晶高誘電体薄膜３０１を成長
させる。
の実施の形態を図４（ａ）〜（ｄ）で説明する。まず、
本発明の第１の実施の形態と同様にして形成した下部電
極１０３上に、ＭＯＣＶＤ法やスパッタ法などによっ
て、良好な配向性を持ち、例えばＮｂなどの酸化されて
絶縁体となる元素をあらかじめ添加した例えばＢＳＴな
どの多結晶高誘電体薄膜４０１を約２５ｎｍの膜厚に堆
積する。その際、基板温度は約６５０℃以上で膜形成を
行い、柱状に結晶化した、酸化されて絶縁体となる元素
をあらかじめ添加した多結晶高誘電体薄膜３０１を成長
させる。
【００２３】その後、酸素雰囲気中で例えば約７００℃
以上と、成膜温度よりも高い温度で熱処理することによ
って、多結晶高誘電体薄膜４０１においてあらかじめ添
加した元素を結晶粒界に沿って酸化物の形で偏析させる
ことによって、結晶粒界全体を絶縁体１０６によって覆
う。なお、熱処理の前、もしくは後に本発明の第１の実
施の形態と同様に絶縁体１０６を堆積して、結晶粒界に
発生する空洞１０５を絶縁体１０６で完全に埋め込んで
も構わない。
以上と、成膜温度よりも高い温度で熱処理することによ
って、多結晶高誘電体薄膜４０１においてあらかじめ添
加した元素を結晶粒界に沿って酸化物の形で偏析させる
ことによって、結晶粒界全体を絶縁体１０６によって覆
う。なお、熱処理の前、もしくは後に本発明の第１の実
施の形態と同様に絶縁体１０６を堆積して、結晶粒界に
発生する空洞１０５を絶縁体１０６で完全に埋め込んで
も構わない。
【００２４】以下、本発明の第１の実施の形態と同様に
絶縁体１０６をエッチングし、上部電極１０７を形成し
てキャパシタを形成する。この際、図４（ｄ）のよう
に、上部電極１０７は多結晶高誘電体薄膜４０１の結晶
粒界に発生する空洞１０５に入り込み、表面積の大きい
キャパシタを構成することができた。
絶縁体１０６をエッチングし、上部電極１０７を形成し
てキャパシタを形成する。この際、図４（ｄ）のよう
に、上部電極１０７は多結晶高誘電体薄膜４０１の結晶
粒界に発生する空洞１０５に入り込み、表面積の大きい
キャパシタを構成することができた。
【００２５】以上の構成により、本発明の第３の実施の
形態では、表面積を約１０％増加することができる上、
絶縁体１０６を多結晶高誘電体薄膜４０１から偏析させ
て、結晶粒界全体に埋め込むことによって、リーク電流
が２桁以上小さくすることができた。この効果により、
リーク電流が小さく、且つ電荷蓄積容量の大きなキャパ
シタを実現でき、従来に比べて小さいセル面積で半導体
記憶装置を構成できる。したがって、従来の半導体記憶
装置より、さらに高集積・大容量の半導体記憶装置を提
供することが可能となる。
形態では、表面積を約１０％増加することができる上、
絶縁体１０６を多結晶高誘電体薄膜４０１から偏析させ
て、結晶粒界全体に埋め込むことによって、リーク電流
が２桁以上小さくすることができた。この効果により、
リーク電流が小さく、且つ電荷蓄積容量の大きなキャパ
シタを実現でき、従来に比べて小さいセル面積で半導体
記憶装置を構成できる。したがって、従来の半導体記憶
装置より、さらに高集積・大容量の半導体記憶装置を提
供することが可能となる。
【００２６】（第４の実施の形態）次に、本発明の第４
の実施の形態を図５（ａ）〜（ｅ）で説明する。まず、
本発明の第１の実施の形態と同様にして形成した下部電
極１０３上に、ＭＯＣＶＤ法やスパッタ法などによっ
て、良好な配向性を持った例えばＢＳＴなどの多結晶高
誘電体薄膜１０４を約２５ｎｍの膜厚に堆積する。その
際、基板温度は約６５０℃以上と高温にし、柱状に結晶
化した多結晶高誘電体薄膜１０４を成長させる。柱状で
結晶化したＢＳＴの誘電率は約２００であった。
の実施の形態を図５（ａ）〜（ｅ）で説明する。まず、
本発明の第１の実施の形態と同様にして形成した下部電
極１０３上に、ＭＯＣＶＤ法やスパッタ法などによっ
て、良好な配向性を持った例えばＢＳＴなどの多結晶高
誘電体薄膜１０４を約２５ｎｍの膜厚に堆積する。その
際、基板温度は約６５０℃以上と高温にし、柱状に結晶
化した多結晶高誘電体薄膜１０４を成長させる。柱状で
結晶化したＢＳＴの誘電率は約２００であった。
【００２７】その後、例えばＡｌなどの導電体５０１を
約５ｎｍ以上形成し、図５（ｂ）で示されるように結晶
粒界に発生する空洞１０５を埋め込む。なお、本発明の
第４の実施の形態では、結晶粒界に発生する空洞部の下
部電極１０３側まで導電体５０１を形成するため、例え
ば（Ｃ２Ｈ７Ａｌ）２を昇華させて気体ガスを形成し、
これを用いてＭＯＣＶＤ法により膜を形成することによ
り、導電体５０１を形成している。その後導電体５０１
を、例えば異方性を強めたドライエッチングによって一
部を残して約５ｎｍだけ選択的に除去する。Ａｌ２Ｏ３
膜用のエッチングガスとしてはＣＦ４／Ｈ２混合ガスや
ＣＨＦ６などを用いれば、ＢＳＴに対するエッチング速
度の選択比を非常に大きくとることが可能であった。そ
のため、図５（ｃ）のように多結晶高誘電体薄膜１０４
にはほとんど影響を与えずに導電体５０１を選択的にエ
ッチングすることができる。
約５ｎｍ以上形成し、図５（ｂ）で示されるように結晶
粒界に発生する空洞１０５を埋め込む。なお、本発明の
第４の実施の形態では、結晶粒界に発生する空洞部の下
部電極１０３側まで導電体５０１を形成するため、例え
ば（Ｃ２Ｈ７Ａｌ）２を昇華させて気体ガスを形成し、
これを用いてＭＯＣＶＤ法により膜を形成することによ
り、導電体５０１を形成している。その後導電体５０１
を、例えば異方性を強めたドライエッチングによって一
部を残して約５ｎｍだけ選択的に除去する。Ａｌ２Ｏ３
膜用のエッチングガスとしてはＣＦ４／Ｈ２混合ガスや
ＣＨＦ６などを用いれば、ＢＳＴに対するエッチング速
度の選択比を非常に大きくとることが可能であった。そ
のため、図５（ｃ）のように多結晶高誘電体薄膜１０４
にはほとんど影響を与えずに導電体５０１を選択的にエ
ッチングすることができる。
【００２８】その後、酸素雰囲気中約４００℃で熱処理
することによって、導電体５０１の少なくとも一部を酸
化することによって絶縁体５０２を形成する。
することによって、導電体５０１の少なくとも一部を酸
化することによって絶縁体５０２を形成する。
【００２９】以下、本発明の第１の実施の形態と同様に
上部電極１０７を形成してキャパシタを形成する。この
際、図５（ｄ）のように、上部電極１０７および導電体
５０１は多結晶高誘電体薄膜４０１の結晶粒界に発生す
る空洞１０５に入り込み、表面積の大きいキャパシタを
構成することができた。
上部電極１０７を形成してキャパシタを形成する。この
際、図５（ｄ）のように、上部電極１０７および導電体
５０１は多結晶高誘電体薄膜４０１の結晶粒界に発生す
る空洞１０５に入り込み、表面積の大きいキャパシタを
構成することができた。
【００３０】以上の構成により、本発明の第４の実施の
形態では、上部電極１０７だけでなく下部電極１０３も
導電体４０１により面積を増加させることにより、表面
積を約２０％増加することができた。この効果により、
リーク電流が小さく、且つ電荷蓄積容量の大きなキャパ
シタを実現でき、従来に比べて小さいセル面積で半導体
記憶装置を構成できる。したがって、従来の半導体記憶
装置より、さらに高集積・大容量の半導体記憶装置を提
供することが可能となる。
形態では、上部電極１０７だけでなく下部電極１０３も
導電体４０１により面積を増加させることにより、表面
積を約２０％増加することができた。この効果により、
リーク電流が小さく、且つ電荷蓄積容量の大きなキャパ
シタを実現でき、従来に比べて小さいセル面積で半導体
記憶装置を構成できる。したがって、従来の半導体記憶
装置より、さらに高集積・大容量の半導体記憶装置を提
供することが可能となる。
【００３１】なお本発明の第１〜４の実施の形態におい
て、これらの電極面積増加手法は、ＢＳＴ以外の高誘電
体にも適用できることは言うまでもない。例えば、Ｓｒ
ＴｉＯ３、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３などを
構成要素として含んでいても構わない。さらに、結晶粒
界を埋め込む絶縁体としては、Ｎｂ２Ｏ５の他にも、Ｂ
ＳＴに対するエッチング速度の選択比が非常に大きいＡ
ｌ２Ｏ３，ＨｆＯ，ＭｎＯ２，ＳｉＯ２，Ｔａ２Ｏ５，
ＴｉＯ２，Ｙ２Ｏ３，ＺｒＯ２などを用いることができ
る。また、絶縁体や導電体のエッチングはドライエッチ
ングを用いたが、ウエットエッチングによってもＢＳＴ
に対する選択比を大きくとることができる。
て、これらの電極面積増加手法は、ＢＳＴ以外の高誘電
体にも適用できることは言うまでもない。例えば、Ｓｒ
ＴｉＯ３、ＢａＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３などを
構成要素として含んでいても構わない。さらに、結晶粒
界を埋め込む絶縁体としては、Ｎｂ２Ｏ５の他にも、Ｂ
ＳＴに対するエッチング速度の選択比が非常に大きいＡ
ｌ２Ｏ３，ＨｆＯ，ＭｎＯ２，ＳｉＯ２，Ｔａ２Ｏ５，
ＴｉＯ２，Ｙ２Ｏ３，ＺｒＯ２などを用いることができ
る。また、絶縁体や導電体のエッチングはドライエッチ
ングを用いたが、ウエットエッチングによってもＢＳＴ
に対する選択比を大きくとることができる。
【００３２】
【発明の効果】以上、本発明の第１の発明の半導体記憶
装置は、キャパシタを構成する多結晶高誘電体薄膜の結
晶粒界に発生する空洞を絶縁体で埋め込んだ後に、一部
結晶粒界の絶縁体を除去し、その後上部電極を形成する
ことによって、空洞の上部側に電極が入り込むことによ
って、表面積を広くすることが可能となり、同一セル面
積で従来と比較して大きい電荷蓄積容量を得ることがで
きる。この効果により、本発明のキャパシタを有する半
導体記憶装置においては、リーク電流が小さく、なおか
つ電荷蓄積容量の大きなキャパシタを形成することが可
能となる。したがって、さらに高集積・大容量の半導体
記憶装置を提供することが可能となる。
装置は、キャパシタを構成する多結晶高誘電体薄膜の結
晶粒界に発生する空洞を絶縁体で埋め込んだ後に、一部
結晶粒界の絶縁体を除去し、その後上部電極を形成する
ことによって、空洞の上部側に電極が入り込むことによ
って、表面積を広くすることが可能となり、同一セル面
積で従来と比較して大きい電荷蓄積容量を得ることがで
きる。この効果により、本発明のキャパシタを有する半
導体記憶装置においては、リーク電流が小さく、なおか
つ電荷蓄積容量の大きなキャパシタを形成することが可
能となる。したがって、さらに高集積・大容量の半導体
記憶装置を提供することが可能となる。
【００３３】また、本発明の第２の発明の半導体記憶装
置の製造方法は、多結晶高誘電体薄膜薄膜上に絶縁体を
堆積させ、結晶粒界に発生する空洞部を埋め込んだ後、
熱処理によって絶縁体を結晶粒界に沿って拡散させ結晶
粒界を絶縁体で覆うことによって、リーク電流を２桁程
度小さくすることができる。その後、一部結晶粒界の絶
縁体を除去し、その後上部電極を形成することによって
空洞および結晶粒界上部に電極が入り込み、表面積を広
くすることができ、同一セル面積で約１０％大きい電荷
蓄積容量を得ることができる。この効果により、本発明
のキャパシタを有する半導体記憶装置の製造方法によ
り、リーク電流が小さく、なおかつ電荷蓄積容量の大き
なキャパシタを形成することが可能となる。したがっ
て、さらに高集積・大容量の半導体記憶装置を提供する
ことが可能となる。
置の製造方法は、多結晶高誘電体薄膜薄膜上に絶縁体を
堆積させ、結晶粒界に発生する空洞部を埋め込んだ後、
熱処理によって絶縁体を結晶粒界に沿って拡散させ結晶
粒界を絶縁体で覆うことによって、リーク電流を２桁程
度小さくすることができる。その後、一部結晶粒界の絶
縁体を除去し、その後上部電極を形成することによって
空洞および結晶粒界上部に電極が入り込み、表面積を広
くすることができ、同一セル面積で約１０％大きい電荷
蓄積容量を得ることができる。この効果により、本発明
のキャパシタを有する半導体記憶装置の製造方法によ
り、リーク電流が小さく、なおかつ電荷蓄積容量の大き
なキャパシタを形成することが可能となる。したがっ
て、さらに高集積・大容量の半導体記憶装置を提供する
ことが可能となる。
【００３４】また、本発明の第３の発明の半導体記憶装
置の製造方法は、酸化されて絶縁体となる元素をあらか
じめ添加した多結晶高誘電体薄膜薄膜を堆積し、その上
に絶縁体を堆積させた後、熱処理によってあらかじめ添
加した元素を結晶粒界に沿って酸化物の形で偏析させる
ことによって、結晶粒界全体を絶縁体によって覆うこと
によって、リーク電流を２桁以上小さくすることができ
る。その後、一部結晶粒界の絶縁体を除去し、上部電極
を形成することによって、空洞および結晶粒界上部に電
極が入り込み、表面積を広くすることができ、同一セル
面積で約１０％大きい電荷蓄積容量を得ることができ
る。この効果により、本発明のキャパシタを有する半導
体記憶装置の製造方法により、リーク電流が小さく、な
おかつ電荷蓄積容量の大きなキャパシタを形成すること
が可能となる。したがって、さらに高集積・大容量の半
導体記憶装置を提供することが可能となる。
置の製造方法は、酸化されて絶縁体となる元素をあらか
じめ添加した多結晶高誘電体薄膜薄膜を堆積し、その上
に絶縁体を堆積させた後、熱処理によってあらかじめ添
加した元素を結晶粒界に沿って酸化物の形で偏析させる
ことによって、結晶粒界全体を絶縁体によって覆うこと
によって、リーク電流を２桁以上小さくすることができ
る。その後、一部結晶粒界の絶縁体を除去し、上部電極
を形成することによって、空洞および結晶粒界上部に電
極が入り込み、表面積を広くすることができ、同一セル
面積で約１０％大きい電荷蓄積容量を得ることができ
る。この効果により、本発明のキャパシタを有する半導
体記憶装置の製造方法により、リーク電流が小さく、な
おかつ電荷蓄積容量の大きなキャパシタを形成すること
が可能となる。したがって、さらに高集積・大容量の半
導体記憶装置を提供することが可能となる。
【００３５】また、本発明の第４の発明の半導体記憶装
置の製造方法は、多結晶高誘電体薄膜薄膜を堆積し、そ
の上に導電体を堆積させた後、一部結晶粒界の導電体を
除去し、表面を酸化させることによって、絶縁体を形成
する。その後、上部電極を形成することによって、空洞
の上下部に電極が入り込み、表面積を広くすることがで
き、同一セル面積で約２０％大きい電荷蓄積容量を得る
ことができる。この効果により、本発明のキャパシタを
有する半導体記憶装置の製造方法により、リーク電流が
小さく、なおかつ電荷蓄積容量の大きなキャパシタを形
成することが可能となる。したがって、さらに高集積・
大容量の半導体記憶装置を提供することが可能となる。
置の製造方法は、多結晶高誘電体薄膜薄膜を堆積し、そ
の上に導電体を堆積させた後、一部結晶粒界の導電体を
除去し、表面を酸化させることによって、絶縁体を形成
する。その後、上部電極を形成することによって、空洞
の上下部に電極が入り込み、表面積を広くすることがで
き、同一セル面積で約２０％大きい電荷蓄積容量を得る
ことができる。この効果により、本発明のキャパシタを
有する半導体記憶装置の製造方法により、リーク電流が
小さく、なおかつ電荷蓄積容量の大きなキャパシタを形
成することが可能となる。したがって、さらに高集積・
大容量の半導体記憶装置を提供することが可能となる。
【図１】本発明の第１の実施の形態である半導体記憶装
置のキャパシタ部の断面図
置のキャパシタ部の断面図
【図２】本発明の第１の実施の形態である半導体記憶装
置のキャパシタ部の製造工程を示す要部断面図
置のキャパシタ部の製造工程を示す要部断面図
【図３】本発明の第２の実施の形態である半導体記憶装
置のキャパシタ部の製造工程を示す要部断面図
置のキャパシタ部の製造工程を示す要部断面図
【図４】本発明の第３の実施の形態である半導体記憶装
置のキャパシタ部の製造工程を示す要部断面図
置のキャパシタ部の製造工程を示す要部断面図
【図５】本発明の第４の実施の形態である半導体記憶装
置のキャパシタ部の製造工程を示す要部断面図
置のキャパシタ部の製造工程を示す要部断面図
【符号の説明】 １０１ 半導体基板 １０２ 絶縁層 １０３ 下部電極 １０４ 多結晶高誘電体薄膜 １０５ 空洞 １０６ 空洞または結晶粒界を埋め込むための絶縁体 １０７ 上部電極
Claims (11)
- 【請求項１】 多結晶構造を有する高誘電体薄膜をキャ
パシタに有する半導体記憶装置であって、前記高誘電体
薄膜は結晶粒界の一部を絶縁体で埋め込まれ、且つ前記
結晶粒界の他の部分の少なくとも一部を導電体で埋め込
まれた構造を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記高誘電体薄膜が柱状結晶構造を有す
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記高誘電体薄膜はＢａ，Ｓｒ，Ｃａ，
Ｐｂ，Ｌａ，Ｙ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｎｂ，Ａｌ
の群の少なくとも１種類以上の元素を含むことを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項４】 前記高誘電体薄膜は化学式ＡＢＯ３で表
され、ＡはＢａ，Ｓｒ，Ｃａ，Ｐｂ，Ｌａ，Ｙ，Ｈｆの
群の少なくとも１種類以上の元素を含み、ＢはＴｉ，Ｚ
ｒ，Ｔａ，Ｎｂ，Ａｌの群の少なくとも１種類以上の元
素を含むことを特徴とする請求項３に記載の半導体記憶
装置。 - 【請求項５】 前記高誘電体薄膜がｘを実数とすると
き、化学式ＢａｘＳｒ１−ｘＴｉＯ３で表される請求項
４に記載の半導体記憶装置。 - 【請求項６】 前記絶縁体は、それぞれＮｂ，Ａｌ，Ｈ
ｆ，Ｍｎ，Ｓｉ，Ｔａ，Ｔｉ，Ｙ，Ｚｒの群の少なくと
も１つ以上の元素の酸化物、或いはこれらを含むことを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項７】 高誘電体薄膜を形成した後、絶縁体を堆
積し結晶粒界に発生する空洞部を前記絶縁体で埋め込む
工程と、前記絶縁体の一部を除去する工程と、前記高誘
電体薄膜上に導電体を堆積し前記空洞部の少なくとも一
部を前記導電体で埋め込む工程とを含む半導体記憶装置
の製造方法。 - 【請求項８】 前記結晶粒界に発生する前記空洞部を前
記絶縁体で埋め込む工程の後、さらに、熱処理によって
前記絶縁体を前記結晶粒界へ拡散させる工程を含む請求
項７に記載の半導体記憶装置の製造方法。 - 【請求項９】 高誘電体薄膜にあらかじめ、酸化されて
絶縁体となる元素を添加しておき、前記高誘電体薄膜上
に前記絶縁膜を堆積した後、熱処理によって前記元素の
酸化物である絶縁体を結晶粒界へ偏析させる工程と、前
記結晶粒界にある前記絶縁体の一部を除去する工程と、
前記高誘電体薄膜上に導電体を堆積し前記空洞部の少な
くとも一部を前記導電体で埋め込む工程とを含む半導体
記憶装置の製造方法。 - 【請求項１０】 前記熱処理を酸化雰囲気中で行うこと
を特徴とする請求項９に記載の半導体記憶装置の製造方
法。 - 【請求項１１】 高誘電体薄膜を形成した後、導電体を
堆積し結晶粒界に発生する空洞部を前記導電体で埋め込
む工程と、前記導電体の一部を除去する工程と、その
後、前記導電体の少なくとも一部を酸化して絶縁体とす
る工程と、前記高誘電体薄膜上に導電膜を堆積し前記空
洞部の他の部分を前記導電体で埋め込む工程とを含む半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117835A JPH10308499A (ja) | 1997-05-08 | 1997-05-08 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117835A JPH10308499A (ja) | 1997-05-08 | 1997-05-08 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308499A true JPH10308499A (ja) | 1998-11-17 |
Family
ID=14721436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117835A Pending JPH10308499A (ja) | 1997-05-08 | 1997-05-08 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10308499A (ja) |
-
1997
- 1997-05-08 JP JP9117835A patent/JPH10308499A/ja active Pending
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