JPH10284706A - 半導体基板の製造方法及び半導体製造装置 - Google Patents
半導体基板の製造方法及び半導体製造装置Info
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- JPH10284706A JPH10284706A JP8383397A JP8383397A JPH10284706A JP H10284706 A JPH10284706 A JP H10284706A JP 8383397 A JP8383397 A JP 8383397A JP 8383397 A JP8383397 A JP 8383397A JP H10284706 A JPH10284706 A JP H10284706A
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- layer
- substrate
- semiconductor
- impurity concentration
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Abstract
(57)【要約】
【課題】多孔質Ｓｉを犠牲層に用いた張り合わせ型ＳＯ
Ｉの製造方法において、極薄で平坦な無転位の活性層を
形成する方法を提供すること。 【解決手段】高濃度に不純物を添加したバルク、すなわ
ち多孔質でない、Ｓｉ単結晶基板６上に、ＳＯＩ構造の
活性層として、Ｓｉ単結晶層３をエピタキシャル成長さ
せ、その上に酸化膜５ｃを形成し、別のＳｉ基板４上に
形成したＳｉ酸化膜５ａと張り合わせてから、Ｓｉ単結
晶基板６を研削、研磨、多孔質化、エッチングすること
によって除去してＳＯＩ構造を形成する。
Ｉの製造方法において、極薄で平坦な無転位の活性層を
形成する方法を提供すること。 【解決手段】高濃度に不純物を添加したバルク、すなわ
ち多孔質でない、Ｓｉ単結晶基板６上に、ＳＯＩ構造の
活性層として、Ｓｉ単結晶層３をエピタキシャル成長さ
せ、その上に酸化膜５ｃを形成し、別のＳｉ基板４上に
形成したＳｉ酸化膜５ａと張り合わせてから、Ｓｉ単結
晶基板６を研削、研磨、多孔質化、エッチングすること
によって除去してＳＯＩ構造を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体バイポーラ及
びＭＯＳ（metal-oxide-semiconductor）集積回路製造
用極薄ＳＯＩ（silicon-on-insulator）基板を製造する
ための半導体基板の製造方法と、その方法に用いる半導
体製造装置に関するものである。
びＭＯＳ（metal-oxide-semiconductor）集積回路製造
用極薄ＳＯＩ（silicon-on-insulator）基板を製造する
ための半導体基板の製造方法と、その方法に用いる半導
体製造装置に関するものである。
【０００２】
【従来の技術】従来、ＳＯＩの製作方法としては、例え
ば阿部等の応用物理１９９４年、第６３巻第１１号、１
０８０頁-１０９２頁に詳述されているように、多くの
方法が提案されている。
ば阿部等の応用物理１９９４年、第６３巻第１１号、１
０８０頁-１０９２頁に詳述されているように、多くの
方法が提案されている。
【０００３】多孔質Ｓｉを犠牲層に用いる酸化物の埋め
込み型ＳＯＩ基板製作方法は１９８２年に本発明者等に
より出願され、特許登録されている（特許第１４６５５
５５号）。
込み型ＳＯＩ基板製作方法は１９８２年に本発明者等に
より出願され、特許登録されている（特許第１４６５５
５５号）。
【０００４】また、多孔質Ｓｉを犠牲層に用いた張り合
わせ型ＳＯＩの製作方法としては、これまでに、T. Yon
ehara, K. Sakaguchi, and N. Sato 等による Appl. Ph
ys.Lett., 64, 2108, 1994 に報告されたものがある。
図３はこの方法を説明する図である。
わせ型ＳＯＩの製作方法としては、これまでに、T. Yon
ehara, K. Sakaguchi, and N. Sato 等による Appl. Ph
ys.Lett., 64, 2108, 1994 に報告されたものがある。
図３はこの方法を説明する図である。
【０００５】図３において、ホウ素を高濃度（１×１０
19ｃｍ-3）に添加した高濃度ｐ型Ｓｉ基板１（図３
（ａ））を用いて、陽極化成をすることにより基板表面
に約１０μｍの多孔質Ｓｉ層２を形成してから（図３
（ｂ））、その上に０．１μｍのエピタキシャルＳｉ層
３を成長させる（図３（ｃ））。多孔質Ｓｉ層２は単結
晶であっても、その表面には結晶欠陥が存在するため、
約１０3ｃｍ-2程度の積層欠陥がエピタキシャル成長層
３中に発生する。また、１０００℃以上の高温でエピタ
キシャル成長が行われるため、この段階で多孔質Ｓｉ層
２の内部構造の再配列が起き、これによって、多孔質Ｓ
ｉ層２と高濃度ｐ型Ｓｉ基板１との界面の凹凸が大きく
なるという問題が生じる。続いて、図３（ｃ）の状態の
基板を、Ｓｉ酸化膜５ａ及び５ｂが形成されている張り
合わせ用Ｓｉ基板４と張り合わせ、１１８０℃、５分間
の結合熱処理によって図３（ｄ）あるいは（ｅ）
（（ｄ）の上下を反対にしたもの）の状態とする。この
高温の熱処理の段階でも、多孔質Ｓｉは再配列を起こ
し、疎な構造となり、多孔質Ｓｉ層２と、活性層となる
べきエピタキシャルＳｉ層３との界面での微細な凹凸が
大きくなるという問題が生じる。また、高温熱処理で多
孔質Ｓｉ層２に含まれるホウ素がエピタキシャルＳｉ層
３に拡散し、エピタキシャルＳｉ層３におけるホウ素の
濃度が約２×１０18ｃｍ-3となるという問題が生じる。
続いて、図３（ｅ）の状態の高濃度ｐ型Ｓｉ基板１を研
磨法で除去して図３（ｆ）の状態とし、多孔質Ｓｉ層２
が露出するようにする。最後に、ＨＦ−Ｈ2Ｏ2混液を用
いたエッチングによって多孔質Ｓｉ層２を除去して、Ｓ
ＯＩ構造（図３（ｇ））とする。このエッチング工程に
おいて、多孔質Ｓｉ対エピタキシャルＳｉのエッチング
速度比（選択比）は１０5：１であるので、エッチング
はエピタキシャルＳｉが露出した段階で停止する。
19ｃｍ-3）に添加した高濃度ｐ型Ｓｉ基板１（図３
（ａ））を用いて、陽極化成をすることにより基板表面
に約１０μｍの多孔質Ｓｉ層２を形成してから（図３
（ｂ））、その上に０．１μｍのエピタキシャルＳｉ層
３を成長させる（図３（ｃ））。多孔質Ｓｉ層２は単結
晶であっても、その表面には結晶欠陥が存在するため、
約１０3ｃｍ-2程度の積層欠陥がエピタキシャル成長層
３中に発生する。また、１０００℃以上の高温でエピタ
キシャル成長が行われるため、この段階で多孔質Ｓｉ層
２の内部構造の再配列が起き、これによって、多孔質Ｓ
ｉ層２と高濃度ｐ型Ｓｉ基板１との界面の凹凸が大きく
なるという問題が生じる。続いて、図３（ｃ）の状態の
基板を、Ｓｉ酸化膜５ａ及び５ｂが形成されている張り
合わせ用Ｓｉ基板４と張り合わせ、１１８０℃、５分間
の結合熱処理によって図３（ｄ）あるいは（ｅ）
（（ｄ）の上下を反対にしたもの）の状態とする。この
高温の熱処理の段階でも、多孔質Ｓｉは再配列を起こ
し、疎な構造となり、多孔質Ｓｉ層２と、活性層となる
べきエピタキシャルＳｉ層３との界面での微細な凹凸が
大きくなるという問題が生じる。また、高温熱処理で多
孔質Ｓｉ層２に含まれるホウ素がエピタキシャルＳｉ層
３に拡散し、エピタキシャルＳｉ層３におけるホウ素の
濃度が約２×１０18ｃｍ-3となるという問題が生じる。
続いて、図３（ｅ）の状態の高濃度ｐ型Ｓｉ基板１を研
磨法で除去して図３（ｆ）の状態とし、多孔質Ｓｉ層２
が露出するようにする。最後に、ＨＦ−Ｈ2Ｏ2混液を用
いたエッチングによって多孔質Ｓｉ層２を除去して、Ｓ
ＯＩ構造（図３（ｇ））とする。このエッチング工程に
おいて、多孔質Ｓｉ対エピタキシャルＳｉのエッチング
速度比（選択比）は１０5：１であるので、エッチング
はエピタキシャルＳｉが露出した段階で停止する。
【０００６】従来方式において、エピタキシャルＳｉ層
の結晶欠陥を完全に除去しようとすると、高温の熱処理
が必要となり、この熱処理によって不純物の拡散が起こ
るため、多孔質Ｓｉとバルク（すなわち多孔質でない）
Ｓｉとの湿式エッチングの選択比が１に近づき、それと
同時に、高温熱処理の前に多孔質Ｓｉが形成されている
ため、多孔質Ｓｉと活性層すなわちエピタキシャルＳｉ
層との界面の凹凸が大きくなり、ＳＯＩの極薄化が困難
となる。今後、活性層の厚さが約０．１μｍより小さい
ことが要求されるようになるので、それに応ずるために
は、高温熱処理による界面凹凸の増大を伴う従来法は適
当でない。また、従来法によって無転位の活性層を形成
することはきわめて困難である。
の結晶欠陥を完全に除去しようとすると、高温の熱処理
が必要となり、この熱処理によって不純物の拡散が起こ
るため、多孔質Ｓｉとバルク（すなわち多孔質でない）
Ｓｉとの湿式エッチングの選択比が１に近づき、それと
同時に、高温熱処理の前に多孔質Ｓｉが形成されている
ため、多孔質Ｓｉと活性層すなわちエピタキシャルＳｉ
層との界面の凹凸が大きくなり、ＳＯＩの極薄化が困難
となる。今後、活性層の厚さが約０．１μｍより小さい
ことが要求されるようになるので、それに応ずるために
は、高温熱処理による界面凹凸の増大を伴う従来法は適
当でない。また、従来法によって無転位の活性層を形成
することはきわめて困難である。
【０００７】これまでの多孔質Ｓｉ形成用装置はＳｉウ
エーハの裏面を陽極とし、ウエーハの表面を電解液に接
触させ、電解液中に対向陰極を浸し、電流をウエーハの
裏面から表面へ流して、表面を多孔質化するものであっ
た。そのため、ウエーハの裏面と表面との間に絶縁層が
介在する場合には多孔質Ｓｉの形成は困難であった。
エーハの裏面を陽極とし、ウエーハの表面を電解液に接
触させ、電解液中に対向陰極を浸し、電流をウエーハの
裏面から表面へ流して、表面を多孔質化するものであっ
た。そのため、ウエーハの裏面と表面との間に絶縁層が
介在する場合には多孔質Ｓｉの形成は困難であった。
【０００８】
【発明が解決しようとする課題】本発明の第１の目的
は、多孔質Ｓｉを犠牲層に用いた張り合わせ型ＳＯＩの
製作方法において、活性層すなわちエピタキシャルＳｉ
層を無転位とし、かつ、活性層表面の凹凸を低減し、Ｓ
ＯＩの活性層を均一かつ極薄化する方法および高不純物
濃度基板からの不純物の拡散を抑制する方法を提供する
ことである。
は、多孔質Ｓｉを犠牲層に用いた張り合わせ型ＳＯＩの
製作方法において、活性層すなわちエピタキシャルＳｉ
層を無転位とし、かつ、活性層表面の凹凸を低減し、Ｓ
ＯＩの活性層を均一かつ極薄化する方法および高不純物
濃度基板からの不純物の拡散を抑制する方法を提供する
ことである。
【０００９】本発明の第２の目的は、Ｓｉウエーハの裏
面と表面との間に絶縁層が介在しても、Ｓｉ表面に多孔
質Ｓｉを形成することを可能とする半導体製造装置を提
供することである。
面と表面との間に絶縁層が介在しても、Ｓｉ表面に多孔
質Ｓｉを形成することを可能とする半導体製造装置を提
供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、バルク（すなわち多孔質でな
い）Ｓｉ単結晶基板上に、ＳＯＩ構造の活性層として、
Ｓｉ単結晶層をエピタキシャル成長させ、その上に酸化
膜を形成し、その酸化膜を別のＳｉ基板上に形成したＳ
ｉ酸化膜と張り合わせてから、はじめに用いたバルクＳ
ｉ単結晶基板を除去してＳＯＩ構造を形成する。
に、本発明においては、バルク（すなわち多孔質でな
い）Ｓｉ単結晶基板上に、ＳＯＩ構造の活性層として、
Ｓｉ単結晶層をエピタキシャル成長させ、その上に酸化
膜を形成し、その酸化膜を別のＳｉ基板上に形成したＳ
ｉ酸化膜と張り合わせてから、はじめに用いたバルクＳ
ｉ単結晶基板を除去してＳＯＩ構造を形成する。
【００１１】この方法においては、活性層をバルク単結
晶の上にエピタキシャル成長させるので、活性層の無転
位化が容易に図れる。本発明における他の大きな特徴
は、ＳＯＩ基板製造の最終工程で多孔質Ｓｉの形成が行
えるように、新たに発明した装置を用いている点であ
る。この場合に、多孔質Ｓｉは熱処理を一切受けないた
め、多孔質Ｓｉ層と活性層との界面の荒れは非常に小さ
いという特徴がある。さらに、従来技術で用いられた高
不純物濃度基板の不純物はホウ素であるが、本発明にお
いてはアンチモンを用いるため、拡散係数を一桁程度低
減でき、熱拡散による活性層中の不純物濃度の増大を抑
制できる特徴がある。また、本発明の多孔質Ｓｉ形成用
半導体製造装置は、Ｓｉの片側表面の一部から同じ表面
の他の一部に電流を流して多孔質化を行なうので、Ｓｉ
ウエーハ裏面と表面との間に絶縁層が介在しても、多孔
質化を行なうことができるという特徴を有している。
晶の上にエピタキシャル成長させるので、活性層の無転
位化が容易に図れる。本発明における他の大きな特徴
は、ＳＯＩ基板製造の最終工程で多孔質Ｓｉの形成が行
えるように、新たに発明した装置を用いている点であ
る。この場合に、多孔質Ｓｉは熱処理を一切受けないた
め、多孔質Ｓｉ層と活性層との界面の荒れは非常に小さ
いという特徴がある。さらに、従来技術で用いられた高
不純物濃度基板の不純物はホウ素であるが、本発明にお
いてはアンチモンを用いるため、拡散係数を一桁程度低
減でき、熱拡散による活性層中の不純物濃度の増大を抑
制できる特徴がある。また、本発明の多孔質Ｓｉ形成用
半導体製造装置は、Ｓｉの片側表面の一部から同じ表面
の他の一部に電流を流して多孔質化を行なうので、Ｓｉ
ウエーハ裏面と表面との間に絶縁層が介在しても、多孔
質化を行なうことができるという特徴を有している。
【００１２】以上説明したように、本発明の実施によっ
て、無転位かつ極薄の活性層を有するＳＯＩ構造を製造
することが可能となる。
て、無転位かつ極薄の活性層を有するＳＯＩ構造を製造
することが可能となる。
【００１３】
【発明の実施の形態】図１は本発明の実施例を説明する
図である。
図である。
【００１４】図１（ａ）において、６は約６×１０17ｃ
ｍ-3〜１０19ｃｍ-3の濃度のアンチモンまたは砒素を添
加した高濃度ｎ型Ｓｉ基板である。従来の、モノシラン
を用いた常圧エピタキシャル成長法により、燐添加のｎ
型Ｓｉ（０．１〜数Ω・ｃｍ）を高濃度ｎ型Ｓｉ基板６
の上にエピタキシャル成長させて、０．１〜１μｍのエ
ピタキシャルＳｉ層３を形成し、その上に、熱酸化によ
って、５０ｎｍ程度のＳｉ酸化膜５ｃを成長させて、図
１（ｂ）の状態とする。ＣＭＯＳ集積回路では、エピタ
キシャル成長層として、低濃度のホウ素を添加したｐ型
Ｓｉを用いる。なお、エピタキシャルＳｉ層３は無転位
である。図１（ｂ）の状態の基板に、約０．１から０．
２μｍ程度のＳｉ酸化膜５ａ及び５ｂを成長させた張り
合わせ用Ｓｉ基板４を張り合わせて、図１（ｃ）の状態
とする。張り合わせの方法は従来と変わらない。すなわ
ち、室温で表面どうしを密着させてから約８００℃以上
で約１〜２時間程度結合熱処理を行う。次に、従来法に
使用されている平面研削機を用いて高濃度ｎ型Ｓｉ基板
６を数十μｍ程度まで薄くしてから、化学機械研磨法で
約２μｍ程度まで薄くして、図１（ｄ）の状態とする。
この場合に、高濃度ｎ型Ｓｉ基板６に厚さむらがあって
も、この後の工程によって、高濃度ｎ型Ｓｉのみが選択
的に除去されるので、支障は生じない。次に、後に説明
する多孔質Ｓｉ形成用半導体製造装置（図２）を用い
て、図１（ｄ）の状態における高濃度ｎ型Ｓｉ基板６を
多孔質Ｓｉ層２とし、図１（ｅ）の状態とする。この場
合に、高濃度ｎ型Ｓｉ基板６のみが選択的に多孔質化さ
れ、エピタキシャルＳｉ層３は多孔質化されない。な
お、Ｓｉ層３の多孔質化は化学反応のみを用いても可能
であるが、前記の多孔質Ｓｉ形成用半導体製造装置（図
２）を用いれば、これを高精度かつ容易に行うことがで
きる。最後に、多孔質化された高濃度ｎ型Ｓｉ基板（図
１（ｅ）の２）を、室温において、約１０〜３０％のＫ
ＯＨ水溶液で溶解除去し、図１（ｆ）の状態のＳＯＩ構
造とする。この場合に、エピタキシャルＳｉ層３は約１
０〜３０％のＫＯＨ水溶液にほとんど溶解しないので、
多孔質化された高濃度ｎ型Ｓｉ基板（図１（ｅ）の２）
を完全に除去し、しかもエピタキシャルＳｉ層３をその
まま基板上に残すことができる。多孔質Ｓｉ層２と活性
層すなわちエピタキシャルＳｉ層３との界面の凹凸は、
多孔質Ｓｉ層２の生成後に熱処理工程を使用していない
ので、非常に小さい。多孔質Ｓｉ層２の除去後のエピタ
キシャルＳｉ層３の表面の凹凸を更に高精度に制御する
場合は、上記アルカリ系エッチング液と酸系のフッ化水
素酸、硝酸、酢酸、純水の混液を用いた処理を必要に応
じて導入する。図１のエピタキシャルＳｉ層３がｐ型の
低不純物濃度半導体である場合においても、同じ構造を
実現できることは明らかである。
ｍ-3〜１０19ｃｍ-3の濃度のアンチモンまたは砒素を添
加した高濃度ｎ型Ｓｉ基板である。従来の、モノシラン
を用いた常圧エピタキシャル成長法により、燐添加のｎ
型Ｓｉ（０．１〜数Ω・ｃｍ）を高濃度ｎ型Ｓｉ基板６
の上にエピタキシャル成長させて、０．１〜１μｍのエ
ピタキシャルＳｉ層３を形成し、その上に、熱酸化によ
って、５０ｎｍ程度のＳｉ酸化膜５ｃを成長させて、図
１（ｂ）の状態とする。ＣＭＯＳ集積回路では、エピタ
キシャル成長層として、低濃度のホウ素を添加したｐ型
Ｓｉを用いる。なお、エピタキシャルＳｉ層３は無転位
である。図１（ｂ）の状態の基板に、約０．１から０．
２μｍ程度のＳｉ酸化膜５ａ及び５ｂを成長させた張り
合わせ用Ｓｉ基板４を張り合わせて、図１（ｃ）の状態
とする。張り合わせの方法は従来と変わらない。すなわ
ち、室温で表面どうしを密着させてから約８００℃以上
で約１〜２時間程度結合熱処理を行う。次に、従来法に
使用されている平面研削機を用いて高濃度ｎ型Ｓｉ基板
６を数十μｍ程度まで薄くしてから、化学機械研磨法で
約２μｍ程度まで薄くして、図１（ｄ）の状態とする。
この場合に、高濃度ｎ型Ｓｉ基板６に厚さむらがあって
も、この後の工程によって、高濃度ｎ型Ｓｉのみが選択
的に除去されるので、支障は生じない。次に、後に説明
する多孔質Ｓｉ形成用半導体製造装置（図２）を用い
て、図１（ｄ）の状態における高濃度ｎ型Ｓｉ基板６を
多孔質Ｓｉ層２とし、図１（ｅ）の状態とする。この場
合に、高濃度ｎ型Ｓｉ基板６のみが選択的に多孔質化さ
れ、エピタキシャルＳｉ層３は多孔質化されない。な
お、Ｓｉ層３の多孔質化は化学反応のみを用いても可能
であるが、前記の多孔質Ｓｉ形成用半導体製造装置（図
２）を用いれば、これを高精度かつ容易に行うことがで
きる。最後に、多孔質化された高濃度ｎ型Ｓｉ基板（図
１（ｅ）の２）を、室温において、約１０〜３０％のＫ
ＯＨ水溶液で溶解除去し、図１（ｆ）の状態のＳＯＩ構
造とする。この場合に、エピタキシャルＳｉ層３は約１
０〜３０％のＫＯＨ水溶液にほとんど溶解しないので、
多孔質化された高濃度ｎ型Ｓｉ基板（図１（ｅ）の２）
を完全に除去し、しかもエピタキシャルＳｉ層３をその
まま基板上に残すことができる。多孔質Ｓｉ層２と活性
層すなわちエピタキシャルＳｉ層３との界面の凹凸は、
多孔質Ｓｉ層２の生成後に熱処理工程を使用していない
ので、非常に小さい。多孔質Ｓｉ層２の除去後のエピタ
キシャルＳｉ層３の表面の凹凸を更に高精度に制御する
場合は、上記アルカリ系エッチング液と酸系のフッ化水
素酸、硝酸、酢酸、純水の混液を用いた処理を必要に応
じて導入する。図１のエピタキシャルＳｉ層３がｐ型の
低不純物濃度半導体である場合においても、同じ構造を
実現できることは明らかである。
【００１５】図２は、図１（ｄ）の状態における高濃度
ｎ型Ｓｉ基板６を多孔質Ｓｉ層とする工程に用いた多孔
質Ｓｉ形成用半導体製造装置を説明する図である。
ｎ型Ｓｉ基板６を多孔質Ｓｉ層とする工程に用いた多孔
質Ｓｉ形成用半導体製造装置を説明する図である。
【００１６】図２において、１０１は多孔質化されるＳ
ｉウエーハであり、多孔質化される面を下に向けている
（フェースダウン方式）。装置を改造すれば、上を向い
ている面を多孔質化することもできる（フェースアップ
方式）。１０２はテフロンステージであり、Ｓｉウエー
ハ１０１を下に押す役割をもっている。１０３は同心円
状に配置された耐フッ化水素酸性Ｏリングであり、陽極
部分と陰極部分との間を絶縁する役割をもっている。１
０５は二重円筒型のテフロン反応槽であり、１１１はこ
の二重円筒構造と白金電極１１０とを支持するテフロン
支持体である。テフロン反応槽１０５とＳｉウエーハ１
０１と耐フッ化水素酸性Ｏリング１０３とによって閉じ
られた空間は電解液１０４で満たされている。電解液と
して、通常、５０％ＨＦを用いるが、このほかに、希釈
したフッ化水素酸、ＮＨ4Ｆ系の液、アルカリ系液等も
用いることができる。１０９は電解液タンクであり、電
解液１０４は小型ポンプ１０７の働きによって、送り出
しテフロン配管１０８及び戻りテフロン配管１０６を経
由して、反応槽１０５と電解液タンク１０９との間を往
復する。テフロン支持体１１１は放射状の構造体であ
り、電解液の流れを妨げるものではない。多孔質Ｓｉの
形成は、反応槽１０５の内側円筒と耐フッ化水素酸性Ｏ
リング１０３とによって二つの部分に隔離された電解液
１０４を一対の液体電極とし、約１Ｈｚ以下の交流電源
１１２から白金電極１１０を経由してＳｉウエーハ１０
１に電流を流すことによって行われる。白金電極１１０
の端子電圧は、通常、約０．３Ｖ以下に制御される。こ
のような制御により、約６×１０17ｃｍ-3未満の不純物
濃度の活性層は多孔質化されず、高不純物濃度の領域の
みが多孔質化される。従って、高不純物濃度の領域がす
べて多孔質化されると、それ以上の多孔質化は進行しな
い。
ｉウエーハであり、多孔質化される面を下に向けている
（フェースダウン方式）。装置を改造すれば、上を向い
ている面を多孔質化することもできる（フェースアップ
方式）。１０２はテフロンステージであり、Ｓｉウエー
ハ１０１を下に押す役割をもっている。１０３は同心円
状に配置された耐フッ化水素酸性Ｏリングであり、陽極
部分と陰極部分との間を絶縁する役割をもっている。１
０５は二重円筒型のテフロン反応槽であり、１１１はこ
の二重円筒構造と白金電極１１０とを支持するテフロン
支持体である。テフロン反応槽１０５とＳｉウエーハ１
０１と耐フッ化水素酸性Ｏリング１０３とによって閉じ
られた空間は電解液１０４で満たされている。電解液と
して、通常、５０％ＨＦを用いるが、このほかに、希釈
したフッ化水素酸、ＮＨ4Ｆ系の液、アルカリ系液等も
用いることができる。１０９は電解液タンクであり、電
解液１０４は小型ポンプ１０７の働きによって、送り出
しテフロン配管１０８及び戻りテフロン配管１０６を経
由して、反応槽１０５と電解液タンク１０９との間を往
復する。テフロン支持体１１１は放射状の構造体であ
り、電解液の流れを妨げるものではない。多孔質Ｓｉの
形成は、反応槽１０５の内側円筒と耐フッ化水素酸性Ｏ
リング１０３とによって二つの部分に隔離された電解液
１０４を一対の液体電極とし、約１Ｈｚ以下の交流電源
１１２から白金電極１１０を経由してＳｉウエーハ１０
１に電流を流すことによって行われる。白金電極１１０
の端子電圧は、通常、約０．３Ｖ以下に制御される。こ
のような制御により、約６×１０17ｃｍ-3未満の不純物
濃度の活性層は多孔質化されず、高不純物濃度の領域の
みが多孔質化される。従って、高不純物濃度の領域がす
べて多孔質化されると、それ以上の多孔質化は進行しな
い。
【００１７】添加する不純物の濃度が６×１０17ｃｍ-3
未満では、表面準位と伝導帯とのトンネリングを介した
電子及び正孔対の発生割合が殆ど０となり、光照射を行
なわないと、正孔をＳｉ表面に均一に発生させることが
できない。そのために多孔質Ｓｉは生成しない。多孔質
Ｓｉが生成しないような活性層の不純物濃度の下限はＳ
ｉのエピタキシャル成長の際の濃度下限であり、最低の
濃度で約１０13ｃｍ-3である。一方、高不純物濃度領域
のみ多孔質化される理由は、Ｓｉ表面に６×１０17ｃｍ
-3以上の高濃度に燐、砒素及びアンチモン等のｎ型不純
物を添加することにより、表面準位と伝導帯との間のト
ンネリング及び価電子帯と表面準位との間で電子の遷移
が起き、光照射しなくても価電子帯に正孔が発生するこ
とにある。また、添加する不純物の濃度の上限はＳｉ中
のｎ型不純物の固溶限界濃度であり、例えば、燐及び砒
素では約１０21ｃｍ-3である。また、Ｏリング１０３に
接触したＳｉ表面領域には多孔質Ｓｉが形成されにくい
が、表面より深い領域からの回り込みで、多孔質Ｓｉの
生成が進む。Ｏリング１０３に接触した領域が多孔質化
に時間を要する場合には、内側円筒の直径が異なる二つ
の反応槽を用いて、二段階方式の多孔質化を行なうこと
により、この問題を解決することができる。
未満では、表面準位と伝導帯とのトンネリングを介した
電子及び正孔対の発生割合が殆ど０となり、光照射を行
なわないと、正孔をＳｉ表面に均一に発生させることが
できない。そのために多孔質Ｓｉは生成しない。多孔質
Ｓｉが生成しないような活性層の不純物濃度の下限はＳ
ｉのエピタキシャル成長の際の濃度下限であり、最低の
濃度で約１０13ｃｍ-3である。一方、高不純物濃度領域
のみ多孔質化される理由は、Ｓｉ表面に６×１０17ｃｍ
-3以上の高濃度に燐、砒素及びアンチモン等のｎ型不純
物を添加することにより、表面準位と伝導帯との間のト
ンネリング及び価電子帯と表面準位との間で電子の遷移
が起き、光照射しなくても価電子帯に正孔が発生するこ
とにある。また、添加する不純物の濃度の上限はＳｉ中
のｎ型不純物の固溶限界濃度であり、例えば、燐及び砒
素では約１０21ｃｍ-3である。また、Ｏリング１０３に
接触したＳｉ表面領域には多孔質Ｓｉが形成されにくい
が、表面より深い領域からの回り込みで、多孔質Ｓｉの
生成が進む。Ｏリング１０３に接触した領域が多孔質化
に時間を要する場合には、内側円筒の直径が異なる二つ
の反応槽を用いて、二段階方式の多孔質化を行なうこと
により、この問題を解決することができる。
【００１８】
【発明の効果】以上説明したように、本発明は集積回路
の活性層となるエピタキシャル層の成長を多孔質Ｓｉ上
でなく、通常のバルク単結晶Ｓｉ上で行なっているた
め、無転位の結晶品質が得られるので、本発明を集積回
路の製造に適用することによって高性能集積回路の歩留
まり向上が図れる。また、エピタキシャルＳｉ層成長時
のアンチモンの濃度を約１０18〜１０19ｃｍ-3程度に抑
制するとオートドーピングが少なくなり、アンチモンの
拡散係数が小さいため、外方拡散も少なく、その結果、
素子の特性劣化がなくなる。また、本発明においては、
張り合わせたＳｉ基板の研削の基準平面に対する平行精
度が低くても差し支えがない。現状では、応用物理１９
９４年、第６３巻第１１号、１０８０頁〜１０９２頁に
記載されているように、多孔質Ｓｉ層の厚みは２μｍ±
０．３μｍレベルが達成されているが、本発明の場合に
は２μｍ±１μｍであっても何等問題は生じない。その
ため、研削や研磨に高精度な技術を必要としない。その
分、研削、研磨の低コスト化が図れる。多孔質Ｓｉとエ
ピタキシャルＳｉ層との界面の凹凸が少ないため、活性
層は厚さが均一で、且つ０．１μｍ以下の極薄膜化が図
れるため、完全空乏のＣＭＯＳが高歩留まりで製作でき
る。また、本発明は極薄のＳＯＩを形成するのに特殊で
高価な装置を必要とせず、ＳＯＩ基板製作の低コスト化
が図れる。
の活性層となるエピタキシャル層の成長を多孔質Ｓｉ上
でなく、通常のバルク単結晶Ｓｉ上で行なっているた
め、無転位の結晶品質が得られるので、本発明を集積回
路の製造に適用することによって高性能集積回路の歩留
まり向上が図れる。また、エピタキシャルＳｉ層成長時
のアンチモンの濃度を約１０18〜１０19ｃｍ-3程度に抑
制するとオートドーピングが少なくなり、アンチモンの
拡散係数が小さいため、外方拡散も少なく、その結果、
素子の特性劣化がなくなる。また、本発明においては、
張り合わせたＳｉ基板の研削の基準平面に対する平行精
度が低くても差し支えがない。現状では、応用物理１９
９４年、第６３巻第１１号、１０８０頁〜１０９２頁に
記載されているように、多孔質Ｓｉ層の厚みは２μｍ±
０．３μｍレベルが達成されているが、本発明の場合に
は２μｍ±１μｍであっても何等問題は生じない。その
ため、研削や研磨に高精度な技術を必要としない。その
分、研削、研磨の低コスト化が図れる。多孔質Ｓｉとエ
ピタキシャルＳｉ層との界面の凹凸が少ないため、活性
層は厚さが均一で、且つ０．１μｍ以下の極薄膜化が図
れるため、完全空乏のＣＭＯＳが高歩留まりで製作でき
る。また、本発明は極薄のＳＯＩを形成するのに特殊で
高価な装置を必要とせず、ＳＯＩ基板製作の低コスト化
が図れる。
【図１】本発明の張り合わせ型ＳＯＩの製作工程図であ
る。
る。
【図２】本発明の多孔質Ｓｉ形成用半導体製造装置の断
面図である。
面図である。
【図３】従来の張り合わせ型ＳＯＩの製作工程図であ
る。
る。
１…高濃度ｐ型Ｓｉ基板、２…多孔質Ｓｉ層、３…エピ
タキシャルＳｉ層、４…張り合わせ用Ｓｉ基板、５ａ、
５ｂ、５ｃ…Ｓｉ酸化膜、６…高濃度ｎ型Ｓｉ基板、１
０１…Ｓｉウエーハ、１０２…テフロンステージ、１０
３…耐フッ化水素酸性Ｏリング、１０４…電解液、１０
５…テフロン反応槽、１０６…戻りテフロン配管、１０
７…小型ポンプ、１０８…送り出しテフロン配管、１０
９…電解液タンク、１１０…白金電極、１１１…テフロ
ン支持体、１１２…交流電源。
タキシャルＳｉ層、４…張り合わせ用Ｓｉ基板、５ａ、
５ｂ、５ｃ…Ｓｉ酸化膜、６…高濃度ｎ型Ｓｉ基板、１
０１…Ｓｉウエーハ、１０２…テフロンステージ、１０
３…耐フッ化水素酸性Ｏリング、１０４…電解液、１０
５…テフロン反応槽、１０６…戻りテフロン配管、１０
７…小型ポンプ、１０８…送り出しテフロン配管、１０
９…電解液タンク、１１０…白金電極、１１１…テフロ
ン支持体、１１２…交流電源。
Claims (6)
- 【請求項１】第１の不純物濃度の第１の半導体基板上に
前記第１の不純物濃度よりも小さな第２の不純物濃度で
エピタキシャル成長した半導体層の表面に酸化膜を形成
し、前記酸化膜の表面と第２の半導体基板上に形成した
酸化膜の表面とを張り合わせた後、前記第１の半導体基
板を、順次、研削あるいは研削及び研磨し、多孔質化
し、エッチングすることによって除去し、ＳＯＩ構造を
形成することを特徴とする半導体基板の製造方法。 - 【請求項２】請求項１において、前記第１の半導体基板
の多孔質化を陽極反応を用いて行うことを特徴とする半
導体基板の製造方法。 - 【請求項３】請求項１において、前記第１の半導体はｎ
型であり、前記第１の不純物濃度は６×１０17ｃｍ-3以
上１０21ｃｍ-3未満であることを特徴とする半導体基板
の製造方法。 - 【請求項４】請求項１において、前記第２の不純物濃度
は１０13ｃｍ-3以上６×１０17ｃｍ-3未満であることを
特徴とする半導体基板の製造方法。 - 【請求項５】試料に形成された不純物濃度層を多孔質化
する半導体製造装置において、電解液が満たされ且つ電
気的に分離された複数の反応槽を有し、前記電解液中に
電極を設け、前記電極が電源に接続されて、前記電解液
が陽極と陰極を形成し、前記不純物濃度層の表面が前記
電解液に接触することを特徴とする半導体製造装置。 - 【請求項６】請求項４において、前記電源として交流電
源を用いることを特徴とする半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383397A JPH10284706A (ja) | 1997-04-02 | 1997-04-02 | 半導体基板の製造方法及び半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383397A JPH10284706A (ja) | 1997-04-02 | 1997-04-02 | 半導体基板の製造方法及び半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284706A true JPH10284706A (ja) | 1998-10-23 |
Family
ID=13813708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8383397A Pending JPH10284706A (ja) | 1997-04-02 | 1997-04-02 | 半導体基板の製造方法及び半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434537B1 (ko) * | 1999-03-31 | 2004-06-05 | 삼성전자주식회사 | 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법 |
-
1997
- 1997-04-02 JP JP8383397A patent/JPH10284706A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434537B1 (ko) * | 1999-03-31 | 2004-06-05 | 삼성전자주식회사 | 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법 |
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