JPH10284538A - Ｉｃパッケージの構造 - Google Patents
Ｉｃパッケージの構造Info
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- JPH10284538A JPH10284538A JP8373897A JP8373897A JPH10284538A JP H10284538 A JPH10284538 A JP H10284538A JP 8373897 A JP8373897 A JP 8373897A JP 8373897 A JP8373897 A JP 8373897A JP H10284538 A JPH10284538 A JP H10284538A
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ＩＣチップ８０１をインターポーザー基板８
２１に実装し、外部接続端子８３４がグリッド状に配置
されたＩＣパッケージにおいて、インターポーザー基板
８２１の下面の回路パターン８３８が緻密になり、外部
接続パッド電極８３４のグリッド間隔が広がり、インタ
ーポーザー基板の面積が大きくなる。 【解決手段】 ＩＣチップ１０１のパッド１０２に形成
した半田バンプ１０７のグリッドピッチと、インターポ
ーザー基板１２１の下面の外部接続端子１３４のグリッ
ドピッチをほぼ等しくして、インターポーザー基板１２
１の下面の回路パターンが緻密にならないように構成し
た。
２１に実装し、外部接続端子８３４がグリッド状に配置
されたＩＣパッケージにおいて、インターポーザー基板
８２１の下面の回路パターン８３８が緻密になり、外部
接続パッド電極８３４のグリッド間隔が広がり、インタ
ーポーザー基板の面積が大きくなる。 【解決手段】 ＩＣチップ１０１のパッド１０２に形成
した半田バンプ１０７のグリッドピッチと、インターポ
ーザー基板１２１の下面の外部接続端子１３４のグリッ
ドピッチをほぼ等しくして、インターポーザー基板１２
１の下面の回路パターンが緻密にならないように構成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップをイン
ターポーザー基板に実装したＩＣパッケージの構造に関
する。
ターポーザー基板に実装したＩＣパッケージの構造に関
する。
【０００２】
【従来の技術】以下図面にもとづいて従来技術を説明す
る。図９（ａ）は従来のチップスケールパッケージにお
けるインターポーザー基板の上面を示す図、図９（ｂ）
は従来のチップスケールパッケージにおけるインターポ
ーザー基板の下面を示す図である。図９（ａ）及び図９
（ｂ）では説明を簡単にするため表面のレジストを省略
している。また、図８は、図９（ａ）、図９（ｂ）に示
したインターポーザー基板にＩＣチップを実装して従来
のチップスケールパッケージを構成した状態のＡ−Ａ’
部分の断面図である。
る。図９（ａ）は従来のチップスケールパッケージにお
けるインターポーザー基板の上面を示す図、図９（ｂ）
は従来のチップスケールパッケージにおけるインターポ
ーザー基板の下面を示す図である。図９（ａ）及び図９
（ｂ）では説明を簡単にするため表面のレジストを省略
している。また、図８は、図９（ａ）、図９（ｂ）に示
したインターポーザー基板にＩＣチップを実装して従来
のチップスケールパッケージを構成した状態のＡ−Ａ’
部分の断面図である。
【０００３】図８において８０１はＩＣチップであり、
８０２はＩＣチップの上面に形成されたパッドである。
以降、ＩＣチップについてはパッドが形成される面を上
面として説明する。パッド８０２にはＩＣチップ８０１
をインターポーザー基板に接続するための半田バンプ８
０７が外周位置すなわちペリフェラル位置に形成されて
いる。
８０２はＩＣチップの上面に形成されたパッドである。
以降、ＩＣチップについてはパッドが形成される面を上
面として説明する。パッド８０２にはＩＣチップ８０１
をインターポーザー基板に接続するための半田バンプ８
０７が外周位置すなわちペリフェラル位置に形成されて
いる。
【０００４】８２１はインターポーザー基板であり、次
のように構成されている。８２２は基材であり、その上
面にはＩＣチップ８０１のパッド８０２に形成された半
田バンプ８０７に対応してペリフェラル状に配置された
ＩＣ接続パッド電極８２７が形成され、このＩＣ接続パ
ッド電極８２７にはＩＣチップ８０１のパッド８０２に
形成された半田バンプ８０７が実装される。さらに基材
８２２の上面は、ＩＣ接続パッド電極８２７の半田バン
プ８０７を実装する部分を除き、表面がレジスト８３２
で覆われている。
のように構成されている。８２２は基材であり、その上
面にはＩＣチップ８０１のパッド８０２に形成された半
田バンプ８０７に対応してペリフェラル状に配置された
ＩＣ接続パッド電極８２７が形成され、このＩＣ接続パ
ッド電極８２７にはＩＣチップ８０１のパッド８０２に
形成された半田バンプ８０７が実装される。さらに基材
８２２の上面は、ＩＣ接続パッド電極８２７の半田バン
プ８０７を実装する部分を除き、表面がレジスト８３２
で覆われている。
【０００５】基材８２２の下面には外部接続パッド電極
８２８が形成されている。この外部接続パッド電極８２
８は、チップスケールパッケージ８１を実装する基板に
適する位置に１ｍｍ以下のピッチで且つグリッド状に配
置されている。また、ＩＣ接続パッド電極８２７とそれ
に対応する外部接続パッド電極８２８とは、スルーホー
ル８３０及び図９（ａ）に示したインターポーザー基板
８２１の上面に形成された配線パターン８３７とインタ
ーポーザー基板８２１の下面に形成された配線パターン
８３８により接続されている。さらに基材８２２の下面
は、外部接続パッド電極８２８の外部接続端子８３４を
形成する部分を除き、表面がレジスト８３３で覆われて
いる。チップスケールパッケージ８１は、外部接続パッ
ド電極８２８に半田バンプにより形成された外部接続端
子８３４によって図示しない他の基板に実装される。
８２８が形成されている。この外部接続パッド電極８２
８は、チップスケールパッケージ８１を実装する基板に
適する位置に１ｍｍ以下のピッチで且つグリッド状に配
置されている。また、ＩＣ接続パッド電極８２７とそれ
に対応する外部接続パッド電極８２８とは、スルーホー
ル８３０及び図９（ａ）に示したインターポーザー基板
８２１の上面に形成された配線パターン８３７とインタ
ーポーザー基板８２１の下面に形成された配線パターン
８３８により接続されている。さらに基材８２２の下面
は、外部接続パッド電極８２８の外部接続端子８３４を
形成する部分を除き、表面がレジスト８３３で覆われて
いる。チップスケールパッケージ８１は、外部接続パッ
ド電極８２８に半田バンプにより形成された外部接続端
子８３４によって図示しない他の基板に実装される。
【０００６】ＩＣチップ８０１とインターポーザー基板
８２１の間は封止樹脂８５０により封止されている。
８２１の間は封止樹脂８５０により封止されている。
【０００７】
【発明が解決しようとする課題】図９（ａ）、図９
（ｂ）に示すように従来のチップスケールパッケージ８
１に使用しているインターポーザー基板８２１では、上
面のＩＣ接続パッド電極８２７とそれに対応する下面の
外部接続パッド電極８３４は、上面の配線パターン８３
７と下面の配線パターン８３８及びスルーホール８３０
により接続されている。外部接続パッド電極８３４のグ
リッドピッチは１ｍｍ以下の小さなピッチであるが、例
えば図９（ｂ）に示すように外部接続パッド電極８３４
ａと８３４ｂ間に配線パターン８３８ａを配線している
ため、下面の回路パターンが緻密になっている。図８、
図９は外部接続パッド電極８３４が１ｍｍ以下のピッチ
で、且つ５行５列のグリッド状に配置された例である
が、さらに外部接続パッド電極数が増えると、それにと
もなって上面及び下面の配線数も増え、特に下面の配線
数が増えると外部接続パッド電極間に複数の配線パター
ンを配線する必要が生じ、その結果、各グリッド間の間
隔が広がってインターポーザー基板の面積が大きくな
り、小型パッケージの効果がなくなる。
（ｂ）に示すように従来のチップスケールパッケージ８
１に使用しているインターポーザー基板８２１では、上
面のＩＣ接続パッド電極８２７とそれに対応する下面の
外部接続パッド電極８３４は、上面の配線パターン８３
７と下面の配線パターン８３８及びスルーホール８３０
により接続されている。外部接続パッド電極８３４のグ
リッドピッチは１ｍｍ以下の小さなピッチであるが、例
えば図９（ｂ）に示すように外部接続パッド電極８３４
ａと８３４ｂ間に配線パターン８３８ａを配線している
ため、下面の回路パターンが緻密になっている。図８、
図９は外部接続パッド電極８３４が１ｍｍ以下のピッチ
で、且つ５行５列のグリッド状に配置された例である
が、さらに外部接続パッド電極数が増えると、それにと
もなって上面及び下面の配線数も増え、特に下面の配線
数が増えると外部接続パッド電極間に複数の配線パター
ンを配線する必要が生じ、その結果、各グリッド間の間
隔が広がってインターポーザー基板の面積が大きくな
り、小型パッケージの効果がなくなる。
【０００８】本発明の目的は上記課題を解決し、インタ
ーポーザー基板の回路パターンを簡素化して、より小型
のＩＣパッケージを提供することである。
ーポーザー基板の回路パターンを簡素化して、より小型
のＩＣパッケージを提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、請求項１に記載の発明では、ＩＣチ
ップをインターポーザー基板に実装したＩＣパッケージ
において、前記ＩＣチップはグリッド状に配置された接
続用の半田バンプを有し、前記インターポーザー基板は
グリッド状に配置された複数の外部接続端子を有してお
り、前記半田バンプのピッチと前記インターポーザー基
板の外部接続端子のピッチとがほぼ等しいことを特徴と
する。また、請求項２に記載の発明では、請求項１に記
載の発明において、インターポーザー基板の外部接続端
子のピッチは１ｍｍ以下であることを特徴とする。ま
た、請求項３に記載の発明では、請求項１または２に記
載の発明において、ＩＣチップの半田バンプ用パッドは
既製の外周位置よりＩＣチップ上で再配線されてグリッ
ド状に再配置されていることを特徴とする。また、請求
項４に記載の発明では、請求項３に記載の発明におい
て、最外周のＩＣチップの半田バンプ用パッドは、その
中心が所定のグリッド中心位置よりも内側の隣り合うグ
リッド側にずれて再配置されていることを特徴とする。
また、請求項５に記載の発明では、請求項１から４に記
載の発明において、インターポーザー基板は片面基板で
構成されていることを特徴とする。また、請求項６に記
載の発明では、請求項５に記載の発明において、インタ
ーポーザー基板は一方の面にＩＣチップ接続用のパッド
電極が形成され、他方の面には前記パッド電極を露出す
るとともに外部接続端子用の導電部材を埋設するための
デバイスホールが形成された片面基板であることを特徴
とする。また、請求項７に記載の発明では、請求項５に
記載の発明において、インターポーザー基板は一方の面
に外部接続端子を形成するための外部接続パッド電極を
有し、他方の面には前記パッド電極を露出するととも
に、前記ＩＣチップを接続するためのデバイスホールが
形成された片面基板であることを特徴とする。また、請
求項８に記載の発明では、請求項１から４に記載の発明
において、インターポーザー基板は一方の面にＩＣチッ
プ接続用のパッド電極が形成され、他方の面には外部接
続パッド電極を有し、前記ＩＣチップ接続用のパッド電
極と前記外部接続パッド電極は穴埋めされたスルーホー
ル上にあることを特徴とする。また、請求項９に記載の
発明では、請求項１から８に記載の発明において、イン
ターポーザー基板はフレキシブル基板であることを特徴
とする。
の本発明の特徴は、請求項１に記載の発明では、ＩＣチ
ップをインターポーザー基板に実装したＩＣパッケージ
において、前記ＩＣチップはグリッド状に配置された接
続用の半田バンプを有し、前記インターポーザー基板は
グリッド状に配置された複数の外部接続端子を有してお
り、前記半田バンプのピッチと前記インターポーザー基
板の外部接続端子のピッチとがほぼ等しいことを特徴と
する。また、請求項２に記載の発明では、請求項１に記
載の発明において、インターポーザー基板の外部接続端
子のピッチは１ｍｍ以下であることを特徴とする。ま
た、請求項３に記載の発明では、請求項１または２に記
載の発明において、ＩＣチップの半田バンプ用パッドは
既製の外周位置よりＩＣチップ上で再配線されてグリッ
ド状に再配置されていることを特徴とする。また、請求
項４に記載の発明では、請求項３に記載の発明におい
て、最外周のＩＣチップの半田バンプ用パッドは、その
中心が所定のグリッド中心位置よりも内側の隣り合うグ
リッド側にずれて再配置されていることを特徴とする。
また、請求項５に記載の発明では、請求項１から４に記
載の発明において、インターポーザー基板は片面基板で
構成されていることを特徴とする。また、請求項６に記
載の発明では、請求項５に記載の発明において、インタ
ーポーザー基板は一方の面にＩＣチップ接続用のパッド
電極が形成され、他方の面には前記パッド電極を露出す
るとともに外部接続端子用の導電部材を埋設するための
デバイスホールが形成された片面基板であることを特徴
とする。また、請求項７に記載の発明では、請求項５に
記載の発明において、インターポーザー基板は一方の面
に外部接続端子を形成するための外部接続パッド電極を
有し、他方の面には前記パッド電極を露出するととも
に、前記ＩＣチップを接続するためのデバイスホールが
形成された片面基板であることを特徴とする。また、請
求項８に記載の発明では、請求項１から４に記載の発明
において、インターポーザー基板は一方の面にＩＣチッ
プ接続用のパッド電極が形成され、他方の面には外部接
続パッド電極を有し、前記ＩＣチップ接続用のパッド電
極と前記外部接続パッド電極は穴埋めされたスルーホー
ル上にあることを特徴とする。また、請求項９に記載の
発明では、請求項１から８に記載の発明において、イン
ターポーザー基板はフレキシブル基板であることを特徴
とする。
【００１０】
【発明の実施の形態】以下、図面により本発明の実施の
形態を詳述する。図１（ａ）は本発明の第１の実施の形
態におけるＩＣパッケージの断面図、図１（ｂ）は本発
明の第１の実施の形態におけるインターポーザー基板の
要部断面図、図１（ｃ）は本発明の第１の実施の形態に
おける外部接続端子の形成状態を示した断面図、図２は
本発明の第１の実施の形態におけるＩＣチップの平面図
である。従来技術の図８、図９と同じ構成要素には同じ
番号を付けてその説明を省略する。図１（ａ）におい
て、１１は本発明のＩＣパッケージであるチップスケー
ルパッケージを示している。１０１はＩＣチップであ
り、その上面にはパッド１０２が形成されている。ま
た、パッド１０２には半田バンプ１０７が形成されてい
る。図２に示すように、半田バンプ１０７は１ｍｍ以下
のピッチで且つグリッド状に５行５列に配置されてい
る。図１（ａ）において、１２２はインターポーザー基
板１２１の基材であり、その上面にはＩＣチップ１０１
のパッド１０２に形成された半田バンプ１０７とほぼ同
じピッチで配置されたＩＣ接続パッド電極１２７が形成
されている。このＩＣ接続パッド電極１２７にはＩＣチ
ップ１０１のパッド１０２に形成された半田バンプ１０
７が接続される。
形態を詳述する。図１（ａ）は本発明の第１の実施の形
態におけるＩＣパッケージの断面図、図１（ｂ）は本発
明の第１の実施の形態におけるインターポーザー基板の
要部断面図、図１（ｃ）は本発明の第１の実施の形態に
おける外部接続端子の形成状態を示した断面図、図２は
本発明の第１の実施の形態におけるＩＣチップの平面図
である。従来技術の図８、図９と同じ構成要素には同じ
番号を付けてその説明を省略する。図１（ａ）におい
て、１１は本発明のＩＣパッケージであるチップスケー
ルパッケージを示している。１０１はＩＣチップであ
り、その上面にはパッド１０２が形成されている。ま
た、パッド１０２には半田バンプ１０７が形成されてい
る。図２に示すように、半田バンプ１０７は１ｍｍ以下
のピッチで且つグリッド状に５行５列に配置されてい
る。図１（ａ）において、１２２はインターポーザー基
板１２１の基材であり、その上面にはＩＣチップ１０１
のパッド１０２に形成された半田バンプ１０７とほぼ同
じピッチで配置されたＩＣ接続パッド電極１２７が形成
されている。このＩＣ接続パッド電極１２７にはＩＣチ
ップ１０１のパッド１０２に形成された半田バンプ１０
７が接続される。
【００１１】図１（ｂ）において、基材１２２にはＩＣ
接続パッド電極１２７にほぼ対応した位置にデバイスホ
ール１２９が形成されている。デバイスホール１２９は
レーザー加工またはプレス加工により穴開けされてい
る。インターポーザー基板１２１の下面側のデバイスホ
ール１２９の部分では、基材１２２の上面に形成された
ＩＣ接続パッド電極１２７が露出している。
接続パッド電極１２７にほぼ対応した位置にデバイスホ
ール１２９が形成されている。デバイスホール１２９は
レーザー加工またはプレス加工により穴開けされてい
る。インターポーザー基板１２１の下面側のデバイスホ
ール１２９の部分では、基材１２２の上面に形成された
ＩＣ接続パッド電極１２７が露出している。
【００１２】デバイスホール１２９には図１（ａ）に示
すように、外部接続用の導電部材である外部接続端子１
３４を形成し、ＩＣ接続パッド電極１２７とは電気的に
接続されている。ここで、外部接続端子１３４の形成方
法について説明する。図１（ｃ）に示すように、インタ
ーポーザー基板１２１のデバイスホールに半田ペースト
を印刷・溶融することにより半田１３５を埋設した後、
半田１３５に半田ボール１３６を溶融して接着すること
で外部接続端子１３４を形成する。このように半田１３
５を埋設することで、デバイスホール内に不要な空間を
作らずに外部接続端子１３４を形成することができる。
すように、外部接続用の導電部材である外部接続端子１
３４を形成し、ＩＣ接続パッド電極１２７とは電気的に
接続されている。ここで、外部接続端子１３４の形成方
法について説明する。図１（ｃ）に示すように、インタ
ーポーザー基板１２１のデバイスホールに半田ペースト
を印刷・溶融することにより半田１３５を埋設した後、
半田１３５に半田ボール１３６を溶融して接着すること
で外部接続端子１３４を形成する。このように半田１３
５を埋設することで、デバイスホール内に不要な空間を
作らずに外部接続端子１３４を形成することができる。
【００１３】本発明によるＩＣパッケージは、インター
ポーザー基板１２３の外部接続端子１３４によって、図
示しない他の基板に実装される。
ポーザー基板１２３の外部接続端子１３４によって、図
示しない他の基板に実装される。
【００１４】図１に示したＩＣケールパッケージの構造
では、インターポーザー基板１２１は片面基板で構成さ
れ、しかも基材１２２の上面にはＩＣ接続パッド電極１
２７を形成しているだけであり、他の回路パターンは設
けられていない。従って図８、図９に示す従来のチップ
スケールパッケージ８１のインターポーザー基板８２１
のスルーホール８３０、及び上面の配線パターン８３７
と下面の配線パターン８３８が不要となり、インターポ
ーザー基板の回路パターンが簡素化され、より小型のＩ
Ｃパッケージを構成することができる効果がある。
では、インターポーザー基板１２１は片面基板で構成さ
れ、しかも基材１２２の上面にはＩＣ接続パッド電極１
２７を形成しているだけであり、他の回路パターンは設
けられていない。従って図８、図９に示す従来のチップ
スケールパッケージ８１のインターポーザー基板８２１
のスルーホール８３０、及び上面の配線パターン８３７
と下面の配線パターン８３８が不要となり、インターポ
ーザー基板の回路パターンが簡素化され、より小型のＩ
Ｃパッケージを構成することができる効果がある。
【００１５】また、チップスケールパッケージを定義す
る場合、その構成要素の一つである外部接続端子のピッ
チは、１ｍｍ以下に設定される場合がある。図１に示す
ようにＩＣケールパッケージを構成することにより、外
部接続端子間に配線パターンを設ける必要がないため、
外部接続端子の端子数が増えてもそのピッチを１ｍｍ以
下とし、且つグリッド状に配置することができる。従っ
て、外部接続端子の端子数にかかわらず外部接続端子の
ピッチが１ｍｍ以下で且つグリッド状に配置されたチッ
プスケールパッケージを構成することができる。
る場合、その構成要素の一つである外部接続端子のピッ
チは、１ｍｍ以下に設定される場合がある。図１に示す
ようにＩＣケールパッケージを構成することにより、外
部接続端子間に配線パターンを設ける必要がないため、
外部接続端子の端子数が増えてもそのピッチを１ｍｍ以
下とし、且つグリッド状に配置することができる。従っ
て、外部接続端子の端子数にかかわらず外部接続端子の
ピッチが１ｍｍ以下で且つグリッド状に配置されたチッ
プスケールパッケージを構成することができる。
【００１６】図３は、本発明の第１の実施の形態におい
て、インターポーザー基板を他の片面基板で構成したチ
ップスケールパッケージの要部断面図である。図３にお
いて、３２１はインターポーザー基板であり、下面には
外部接続パッド電極３２８が形成されている。この外部
接続パッド電極３２８には半田バンプにより外部接続端
子３３４が形成されている。
て、インターポーザー基板を他の片面基板で構成したチ
ップスケールパッケージの要部断面図である。図３にお
いて、３２１はインターポーザー基板であり、下面には
外部接続パッド電極３２８が形成されている。この外部
接続パッド電極３２８には半田バンプにより外部接続端
子３３４が形成されている。
【００１７】基材３２２にはＩＣチップ１０１のパッド
１０２に形成された半田バンプ１０７にほぼ対応した位
置に、レーザー加工によりデバイスホールが形成され、
このデバイスホール内には半田３３５が埋設されてい
る。半田３３５が埋設されていない状態では、インター
ポーザー基板３２１のデバイスホールの上面では、基材
３２１の下面に形成された外部接続パッド電極３２８が
露出している。さらに半田３３５の上面には、半田バン
プ１０７が接続される。このように、第１の実施の形態
において、図３に示した片面基板のインターポーザー基
板によりチップスケールパッケージを構成することがで
きる。つまり、インターポーザー基板の電極を下面に形
成した、図１と逆の電極の構成にしてもよい。この構成
では、インターポーザー基板の上面には露出した回路パ
ターンは存在せず、下面の電極は全て半田で覆われてい
るのでインターポーザー基板にレジストを形成する必要
がないという効果がある。
１０２に形成された半田バンプ１０７にほぼ対応した位
置に、レーザー加工によりデバイスホールが形成され、
このデバイスホール内には半田３３５が埋設されてい
る。半田３３５が埋設されていない状態では、インター
ポーザー基板３２１のデバイスホールの上面では、基材
３２１の下面に形成された外部接続パッド電極３２８が
露出している。さらに半田３３５の上面には、半田バン
プ１０７が接続される。このように、第１の実施の形態
において、図３に示した片面基板のインターポーザー基
板によりチップスケールパッケージを構成することがで
きる。つまり、インターポーザー基板の電極を下面に形
成した、図１と逆の電極の構成にしてもよい。この構成
では、インターポーザー基板の上面には露出した回路パ
ターンは存在せず、下面の電極は全て半田で覆われてい
るのでインターポーザー基板にレジストを形成する必要
がないという効果がある。
【００１８】図４は、本発明の第１の実施の形態におい
て、インターポーザー基板を両面基板で構成したチップ
スケールパッケージの要部断面図である。図４におい
て、４２１はインターポーザー基板である。インターポ
ーザー基板４２１の基材４２２の半田バンプ１０７にほ
ぼ対応した位置にドリルなどにより穴を開けた後、基材
４２２の穴の周辺部に銅箔４２３を形成し、その上から
第１のメッキ層４２４を形成し、スルーホールを形成し
ている。
て、インターポーザー基板を両面基板で構成したチップ
スケールパッケージの要部断面図である。図４におい
て、４２１はインターポーザー基板である。インターポ
ーザー基板４２１の基材４２２の半田バンプ１０７にほ
ぼ対応した位置にドリルなどにより穴を開けた後、基材
４２２の穴の周辺部に銅箔４２３を形成し、その上から
第１のメッキ層４２４を形成し、スルーホールを形成し
ている。
【００１９】また、スルーホール内は図に示すように穴
埋め材４３１で穴埋めしている。穴埋め材４３１のスル
ーホールの上面に露出している部分および第１のメッキ
層４２４の上面に、ＩＣ接続パッド電極となる第２のメ
ッキ層４２５を形成している。また、穴埋め材４３１の
スルーホールの下面に露出している部分および第１のメ
ッキ層４２４の下面には、外部接続パッド電極となる第
２のメッキ層４２６を形成している。第２のメッキ層４
２５の半田バンプ１０７を実装する部分を除いて、表面
はレジスト４３２で覆われている。同様に、第２のメッ
キ層４２６の外部接続端子４３４を形成する部分を除い
て表面はレジスト４３３で覆われている。このように、
第１の実施の形態において、図４に示した両面基板のイ
ンターポーザー基板によりチップスケールパッケージを
構成することができる。
埋め材４３１で穴埋めしている。穴埋め材４３１のスル
ーホールの上面に露出している部分および第１のメッキ
層４２４の上面に、ＩＣ接続パッド電極となる第２のメ
ッキ層４２５を形成している。また、穴埋め材４３１の
スルーホールの下面に露出している部分および第１のメ
ッキ層４２４の下面には、外部接続パッド電極となる第
２のメッキ層４２６を形成している。第２のメッキ層４
２５の半田バンプ１０７を実装する部分を除いて、表面
はレジスト４３２で覆われている。同様に、第２のメッ
キ層４２６の外部接続端子４３４を形成する部分を除い
て表面はレジスト４３３で覆われている。このように、
第１の実施の形態において、図４に示した両面基板のイ
ンターポーザー基板によりチップスケールパッケージを
構成することができる。
【００２０】図３、図４に示したインターポーザー基板
を本発明の第１の実施の形態に適用した場合も、図８、
図９に示す従来のチップスケールパッケージ８１のイン
ターポーザー基板８２１のスルーホール８３０、及び上
面の配線パターン８３７と下面の配線パターン８３８が
不要となり、インターポーザー基板の回路パターンが簡
素化され、より小型のＩＣパッケージを構成することが
できる効果がある。
を本発明の第１の実施の形態に適用した場合も、図８、
図９に示す従来のチップスケールパッケージ８１のイン
ターポーザー基板８２１のスルーホール８３０、及び上
面の配線パターン８３７と下面の配線パターン８３８が
不要となり、インターポーザー基板の回路パターンが簡
素化され、より小型のＩＣパッケージを構成することが
できる効果がある。
【００２１】第１の実施の形態では、インターポーザー
基板の基材は図１、図３、図４のいずれの例もリジッド
基板で構成した例であるが、フレキシブル基板により構
成することもできる。
基板の基材は図１、図３、図４のいずれの例もリジッド
基板で構成した例であるが、フレキシブル基板により構
成することもできる。
【００２２】また、本発明では図１から図４に示した第
１の実施の形態に限らず、上記効果を逸脱しない範囲
で、ＩＣチップのパッドに形成された半田バンプと外部
接続パッド電極の全てがほぼ同じピッチでなくてもかま
わない。同様に、上記効果を逸脱しない範囲で、インタ
ーポーザー基板の上面及び下面に電極や回路パターンを
設けてもかまわない。
１の実施の形態に限らず、上記効果を逸脱しない範囲
で、ＩＣチップのパッドに形成された半田バンプと外部
接続パッド電極の全てがほぼ同じピッチでなくてもかま
わない。同様に、上記効果を逸脱しない範囲で、インタ
ーポーザー基板の上面及び下面に電極や回路パターンを
設けてもかまわない。
【００２３】次に図５を用いて本発明の第２の実施の形
態を説明する。図５（ａ）は本発明の第２の実施の形態
における、再配線構造を示す平面図であり、図５（ｂ）
はその要部断面図である。図５（ａ）において、５０１
はＩＣチップであり、通常パッドの再配線を行っていな
い状態での既製のＩＣパッドであるオリジナルパッド８
０２はペリフェラル位置に配置して形成されている。こ
れをＩＣチップ５０１上で１ｍｍ以下のピッチで且つグ
リッド状にある新パッド５０３に再配線している。
態を説明する。図５（ａ）は本発明の第２の実施の形態
における、再配線構造を示す平面図であり、図５（ｂ）
はその要部断面図である。図５（ａ）において、５０１
はＩＣチップであり、通常パッドの再配線を行っていな
い状態での既製のＩＣパッドであるオリジナルパッド８
０２はペリフェラル位置に配置して形成されている。こ
れをＩＣチップ５０１上で１ｍｍ以下のピッチで且つグ
リッド状にある新パッド５０３に再配線している。
【００２４】図５（ｂ）においてＩＣチップ５０１の上
面にはオリジナルパッド８０２の部分を除いて絶縁層５
０５が形成されている。絶縁層５０５の上面にはオリジ
ナルパッド８０２から新パッド５０３の位置に再配線し
ている回路パターン５０４が形成されている。さらにそ
の上から回路パターン５０４の新パッド５０３となる部
分を除いて絶縁層５０６が形成されている。新パッド５
０３には半田バンプ８０７が形成され、この半田バンプ
８０７により図示していないインターポーザー基板に実
装される。
面にはオリジナルパッド８０２の部分を除いて絶縁層５
０５が形成されている。絶縁層５０５の上面にはオリジ
ナルパッド８０２から新パッド５０３の位置に再配線し
ている回路パターン５０４が形成されている。さらにそ
の上から回路パターン５０４の新パッド５０３となる部
分を除いて絶縁層５０６が形成されている。新パッド５
０３には半田バンプ８０７が形成され、この半田バンプ
８０７により図示していないインターポーザー基板に実
装される。
【００２５】通常、ＩＣチップ上で再配線せずに回路基
板に実装する場合は、オリジナルパッドは、ワイヤーボ
ンディングにより回路基板に接続している。このワイヤ
ーボンディングによる実装では、オリジナルパッドに衝
撃が加わるため、既製のパッドは外周位置に配置し、そ
の下には半導体素子は配置しないようにしている。この
ように、既製の外周位置にパッドが配置されていたＩＣ
チップを、ＩＣチップ上でパッドを再配線してグリッド
上に再配置することにより、第１の実施の形態に示すＩ
Ｃパッケージを構成することができる。
板に実装する場合は、オリジナルパッドは、ワイヤーボ
ンディングにより回路基板に接続している。このワイヤ
ーボンディングによる実装では、オリジナルパッドに衝
撃が加わるため、既製のパッドは外周位置に配置し、そ
の下には半導体素子は配置しないようにしている。この
ように、既製の外周位置にパッドが配置されていたＩＣ
チップを、ＩＣチップ上でパッドを再配線してグリッド
上に再配置することにより、第１の実施の形態に示すＩ
Ｃパッケージを構成することができる。
【００２６】図７は本発明の第２の実施の形態におい
て、ＩＣチップの半田バンプ用パッドの他の再配置を用
いて構成したチップスケールパッケージの断面図であ
る。説明を簡単にするため、ＩＣチップの既製のパッド
や再配線パターン、絶縁層は省略している。また、図６
（ａ）は図７のチップスケールパッケージに用いられる
ＩＣチップの平面図、図６（ｂ）は図７のチップスケー
ルパッケージに用いられるインターポーザー基板の上面
を示す図であである。
て、ＩＣチップの半田バンプ用パッドの他の再配置を用
いて構成したチップスケールパッケージの断面図であ
る。説明を簡単にするため、ＩＣチップの既製のパッド
や再配線パターン、絶縁層は省略している。また、図６
（ａ）は図７のチップスケールパッケージに用いられる
ＩＣチップの平面図、図６（ｂ）は図７のチップスケー
ルパッケージに用いられるインターポーザー基板の上面
を示す図であである。
【００２７】図７において、６０１はＩＣチップであ
り、ＩＣチップ６０１の上面にはパッド６０２ａ及び６
０２ｂが形成されている。このパッド６０２ａ及び６０
２ｂは、前述の第２の実施の形態によって既成の外周位
置よりＩＣチップ上で再配線されて、図６（ａ）に示す
ごとく、１ｍｍ以下のピッチで且つグリッド状に５行５
列に再配置されている。６０２ｂは５行５列のパッドの
うち、中心部に３行３列に形成された９個のパッドであ
り、６０２ａは５行５列のパッドのうち、最外周に形成
された１６個のパッドである。
り、ＩＣチップ６０１の上面にはパッド６０２ａ及び６
０２ｂが形成されている。このパッド６０２ａ及び６０
２ｂは、前述の第２の実施の形態によって既成の外周位
置よりＩＣチップ上で再配線されて、図６（ａ）に示す
ごとく、１ｍｍ以下のピッチで且つグリッド状に５行５
列に再配置されている。６０２ｂは５行５列のパッドの
うち、中心部に３行３列に形成された９個のパッドであ
り、６０２ａは５行５列のパッドのうち、最外周に形成
された１６個のパッドである。
【００２８】図６（ａ）において、Ｘ１からＸ５は、中
心部の３行３列のパッド６０２ｂの列側のグリッドピッ
チと同ピッチで５列分再配置した場合のピッチを示した
線であり、Ｙ１からＹ５は、中心部の３行３列のパッド
の行側のグリッドピッチと同ピッチで５行分再配置した
場合のピッチを示した線である。５行５列のパッド６０
２のうち、最外周に位置する１６個のパッド６０２ａは
列側のピッチを示す線Ｘ１及びＸ５よりもＸ２及びＸ４
側にずれて再配置され、行側のピッチを示す線Ｙ１及び
Ｙ５よりもＹ２及びＹ４側にずれて再配置されている。
すなわち、最外周のＩＣチップの半田バンプ用パッド
は、その中心が所定のグリッド中心位置よりも内側の隣
り合うグリッド側にずれて配置されている。
心部の３行３列のパッド６０２ｂの列側のグリッドピッ
チと同ピッチで５列分再配置した場合のピッチを示した
線であり、Ｙ１からＹ５は、中心部の３行３列のパッド
の行側のグリッドピッチと同ピッチで５行分再配置した
場合のピッチを示した線である。５行５列のパッド６０
２のうち、最外周に位置する１６個のパッド６０２ａは
列側のピッチを示す線Ｘ１及びＸ５よりもＸ２及びＸ４
側にずれて再配置され、行側のピッチを示す線Ｙ１及び
Ｙ５よりもＹ２及びＹ４側にずれて再配置されている。
すなわち、最外周のＩＣチップの半田バンプ用パッド
は、その中心が所定のグリッド中心位置よりも内側の隣
り合うグリッド側にずれて配置されている。
【００２９】パッド６０２ａ、６０２ｂには、図７に示
すごとく半田バンプ６０７ａ、６０７ｂが形成され、イ
ンターポーザー基板６２１のＩＣ接続パッド電極６２７
Ａ及び６２７Ｂに電気的に接続される。図６（ｂ）にお
いて、６２１はインターポーザー基板であり、その上面
には５行５列にＩＣ接続パッド電極６２７が形成されて
いる。６２７Ｂは５行５列のＩＣ接続パッド電極のう
ち、中心部に３行３列に形成されたＩＣ接続パッド電極
であり、６２７Ａは５行５列のＩＣ接続パッド電極のう
ち最外周に形成された１６個のＩＣ接続パッド電極であ
る。実線で示した円内６２７ｂ及び６２７ａはＩＣ接続
パッド電極６２７Ｂ及び６２７Ａの、半田バンプ６０７
ｂ及び半田バンプ６０７ａを実装する部分であり、ま
た、点線で示した円内で且つ実線で示した円外はレジス
ト８３２で覆われている部分である。
すごとく半田バンプ６０７ａ、６０７ｂが形成され、イ
ンターポーザー基板６２１のＩＣ接続パッド電極６２７
Ａ及び６２７Ｂに電気的に接続される。図６（ｂ）にお
いて、６２１はインターポーザー基板であり、その上面
には５行５列にＩＣ接続パッド電極６２７が形成されて
いる。６２７Ｂは５行５列のＩＣ接続パッド電極のう
ち、中心部に３行３列に形成されたＩＣ接続パッド電極
であり、６２７Ａは５行５列のＩＣ接続パッド電極のう
ち最外周に形成された１６個のＩＣ接続パッド電極であ
る。実線で示した円内６２７ｂ及び６２７ａはＩＣ接続
パッド電極６２７Ｂ及び６２７Ａの、半田バンプ６０７
ｂ及び半田バンプ６０７ａを実装する部分であり、ま
た、点線で示した円内で且つ実線で示した円外はレジス
ト８３２で覆われている部分である。
【００３０】ｘ１からｘ５は、５行５列のＩＣ接続パッ
ド電極６２７の列側のグリッドピッチを示した線であ
り、ｙ１からｙ５は、５行５列のＩＣ接続パッド電極の
行側のグリッドピッチを示した線である。半田バンプ６
０７ｂを実装する部分６２７ｂは、全て６２７と同一の
グリッド上に配置されているが、半田バンプ６０７ａを
実装する部分６２７ａは、列側のピッチを示す線ｘ１及
びｘ５よりもｘ２及びｘ４側にずれて配置され、同様に
行側のピッチを示す線ｙ１及びｙ５よりもｙ２及びｙ４
側にずれて配置されている。また、第１の実施の形態で
説明したように、外部接続端子６３４ａ、６３４ｂが、
インターポーザー基板のデバイスホール部に１ｍｍ以下
のピッチで且つグリッド上に５行５列に形成されてい
る。
ド電極６２７の列側のグリッドピッチを示した線であ
り、ｙ１からｙ５は、５行５列のＩＣ接続パッド電極の
行側のグリッドピッチを示した線である。半田バンプ６
０７ｂを実装する部分６２７ｂは、全て６２７と同一の
グリッド上に配置されているが、半田バンプ６０７ａを
実装する部分６２７ａは、列側のピッチを示す線ｘ１及
びｘ５よりもｘ２及びｘ４側にずれて配置され、同様に
行側のピッチを示す線ｙ１及びｙ５よりもｙ２及びｙ４
側にずれて配置されている。また、第１の実施の形態で
説明したように、外部接続端子６３４ａ、６３４ｂが、
インターポーザー基板のデバイスホール部に１ｍｍ以下
のピッチで且つグリッド上に５行５列に形成されてい
る。
【００３１】このように、インターポーザー基板のＩＣ
接続パッド電極は全て１ｍｍ以下の同ピッチで且つグリ
ッド上に形成し、最外周のＩＣ接続パッド電極の半田バ
ンプ実装部だけを、その中心が所定のグリッド中心位置
よりも隣り合うグリッド側にずれて配置することで、外
部接続端子を１ｍｍ以下の同ピッチで且つグリッド上に
配置することができる。
接続パッド電極は全て１ｍｍ以下の同ピッチで且つグリ
ッド上に形成し、最外周のＩＣ接続パッド電極の半田バ
ンプ実装部だけを、その中心が所定のグリッド中心位置
よりも隣り合うグリッド側にずれて配置することで、外
部接続端子を１ｍｍ以下の同ピッチで且つグリッド上に
配置することができる。
【００３２】図５に示すごとく、ＩＣチップ５０１の既
製の外周位置、すなわちペリフェラル位置のオリジナル
パッド８０２を、ＩＣチップ５０１上で再配線してグリ
ッド上の新パッド５０３に再配置する場合、パッド数が
増えると既製のオリジナルパッド８０２と再配置された
新パッド５０３との間に回路パターン５０４ａや５０４
ｂを形成する必要が生じる。また、さらにパッド数が増
えると、オリジナルパッドと再配置されたグリッド上の
パッドの間に配線する回路パターンも増える。一方、パ
ッドの数が増えると、ＩＣチップの面積、再配線が可能
な回路パターンの太さやピッチ、外部接続端子のピッチ
などの条件から、ＩＣチップのパッドの再配置するグリ
ッド位置が決定され、オリジナルパッドと再配置された
グリッド上のパッドとの距離が短いために、この間の再
配線の回路パターンが緻密になったり、また、再配線の
回路パターンを形成することが不可能な場合も生じる。
製の外周位置、すなわちペリフェラル位置のオリジナル
パッド８０２を、ＩＣチップ５０１上で再配線してグリ
ッド上の新パッド５０３に再配置する場合、パッド数が
増えると既製のオリジナルパッド８０２と再配置された
新パッド５０３との間に回路パターン５０４ａや５０４
ｂを形成する必要が生じる。また、さらにパッド数が増
えると、オリジナルパッドと再配置されたグリッド上の
パッドの間に配線する回路パターンも増える。一方、パ
ッドの数が増えると、ＩＣチップの面積、再配線が可能
な回路パターンの太さやピッチ、外部接続端子のピッチ
などの条件から、ＩＣチップのパッドの再配置するグリ
ッド位置が決定され、オリジナルパッドと再配置された
グリッド上のパッドとの距離が短いために、この間の再
配線の回路パターンが緻密になったり、また、再配線の
回路パターンを形成することが不可能な場合も生じる。
【００３３】図６、図７に示したように、最外周のＩＣ
チップの半田バンプ用パッドをその中心が所定のグリッ
ド中心位置よりも内側の隣り合うグリッド側にずれて配
置することにより、図５（ａ）に示した既製のパッドと
再配置された最外周のパッドとの距離ＬＸ及びＬＹが長
くなり、その間に再配線の回路パターンを形成すること
が容易になったり、より多くの再配線のための回路パタ
ーンを形成することができるようになる。
チップの半田バンプ用パッドをその中心が所定のグリッ
ド中心位置よりも内側の隣り合うグリッド側にずれて配
置することにより、図５（ａ）に示した既製のパッドと
再配置された最外周のパッドとの距離ＬＸ及びＬＹが長
くなり、その間に再配線の回路パターンを形成すること
が容易になったり、より多くの再配線のための回路パタ
ーンを形成することができるようになる。
【００３４】
【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、ＩＣパッケージのＩＣチップの半田バ
ンプのピッチとインターポーザー基板の外部端子のピッ
チとをほぼ等しく構成しているので、インターポーザー
基板の上面と下面の配線パターン及びスルーホールが不
要となり、従ってインターポーザー基板の回路パターン
が緻密にならず、インターポーザー基板を小さくするこ
とができる効果がある。また、その結果として、インタ
ーポーザー基板がより安価になるともに、信頼性及び歩
留まりが向上する効果がある。
た発明によれば、ＩＣパッケージのＩＣチップの半田バ
ンプのピッチとインターポーザー基板の外部端子のピッ
チとをほぼ等しく構成しているので、インターポーザー
基板の上面と下面の配線パターン及びスルーホールが不
要となり、従ってインターポーザー基板の回路パターン
が緻密にならず、インターポーザー基板を小さくするこ
とができる効果がある。また、その結果として、インタ
ーポーザー基板がより安価になるともに、信頼性及び歩
留まりが向上する効果がある。
【００３５】また、請求項１のように構成することで、
外部接続端子間に回路パターンを設ける必要がないた
め、外部接続端子の端子数にかかわらず、外部接続端子
のピッチを１ｍｍ以下にすることができる効果がある。
外部接続端子間に回路パターンを設ける必要がないた
め、外部接続端子の端子数にかかわらず、外部接続端子
のピッチを１ｍｍ以下にすることができる効果がある。
【００３６】また、請求項２に記載した発明によれば、
外部接続端子のピッチを１ｍｍ以下にすることで、より
小さなチップスケールパッケージを構成することができ
る。
外部接続端子のピッチを１ｍｍ以下にすることで、より
小さなチップスケールパッケージを構成することができ
る。
【００３７】また、請求項３に記載した発明によれば、
ＩＣチップの既製の外周位置のパッドを、ＩＣチップ上
で再配線してグリッド上に再配置することで、インター
ポーザー基板上に緻密な回路パターンを設けずに、請求
項１に記載したＩＣパッケージを構成することができる
という効果がある。
ＩＣチップの既製の外周位置のパッドを、ＩＣチップ上
で再配線してグリッド上に再配置することで、インター
ポーザー基板上に緻密な回路パターンを設けずに、請求
項１に記載したＩＣパッケージを構成することができる
という効果がある。
【００３８】また、請求項４に記載した発明によれば、
ＩＣチップの既製の外周位置のパッドを、ＩＣチップ上
で再配線してグリッド上に再配置する場合、再配置され
た最外周のグリッド上のパッドを内側の隣り合うグリッ
ド側にずれて配置することにより、外周位置の既製のパ
ッドと再配置された最外周のグリッド上のパッドとの距
離が長くなり、その間に再配線の回路パターンを形成す
ることが容易になったり、より多くの再配線のための回
路パターンを形成することができるようになるという効
果がある。
ＩＣチップの既製の外周位置のパッドを、ＩＣチップ上
で再配線してグリッド上に再配置する場合、再配置され
た最外周のグリッド上のパッドを内側の隣り合うグリッ
ド側にずれて配置することにより、外周位置の既製のパ
ッドと再配置された最外周のグリッド上のパッドとの距
離が長くなり、その間に再配線の回路パターンを形成す
ることが容易になったり、より多くの再配線のための回
路パターンを形成することができるようになるという効
果がある。
【００３９】また、請求項５に記載した発明によれば、
インターポーザー基板が片面基板で構成されているた
め、構造が簡単でより安価に構成できるという効果があ
る。
インターポーザー基板が片面基板で構成されているた
め、構造が簡単でより安価に構成できるという効果があ
る。
【００４０】また、請求項６に記載した発明によれば、
片面基板で構成されたインターポーザー基板のデバイス
ホールをレーザー加工ではなくより安価なプレス加工で
加工することができ、インターポーザー基板がより安価
に製造できるという効果がある。
片面基板で構成されたインターポーザー基板のデバイス
ホールをレーザー加工ではなくより安価なプレス加工で
加工することができ、インターポーザー基板がより安価
に製造できるという効果がある。
【００４１】また、請求項７に記載した発明によれば、
上面は露出したパターンは存在せず、下面は電極が全て
半田で覆われているので、片面基板で構成されたインタ
ーポーザー基板にレジストを形成する必要がなく、イン
ターポーザー基板がより安価に構成できるという効果が
ある。
上面は露出したパターンは存在せず、下面は電極が全て
半田で覆われているので、片面基板で構成されたインタ
ーポーザー基板にレジストを形成する必要がなく、イン
ターポーザー基板がより安価に構成できるという効果が
ある。
【００４２】また、請求項８に記載した発明によれば、
片面基板で構成されたインターポーザー基板のデバイス
ホールを、レーザー加工やプレス加工ではなくドリルを
使用した一般的な方法で加工することができ、インター
ポーザー基板がより安価に製造することができるという
効果がある。
片面基板で構成されたインターポーザー基板のデバイス
ホールを、レーザー加工やプレス加工ではなくドリルを
使用した一般的な方法で加工することができ、インター
ポーザー基板がより安価に製造することができるという
効果がある。
【００４３】また、請求項９に記載した発明によれば、
フレキシブル基板でチップスケールパッケージを構成す
ることで、リジッド基板で構成したＩＣパッケージに比
較して薄くできるという効果がある。
フレキシブル基板でチップスケールパッケージを構成す
ることで、リジッド基板で構成したＩＣパッケージに比
較して薄くできるという効果がある。
【図１】本発明の第１の実施の形態におけるＩＣパッケ
ージの断面図及びインターポーザー基板の要部断面図と
外部接続端子の形成状態を示した断面図である。
ージの断面図及びインターポーザー基板の要部断面図と
外部接続端子の形成状態を示した断面図である。
【図２】本発明の第１の実施の形態におけるＩＣチップ
の平面図である。
の平面図である。
【図３】本発明の第１の実施の形態において、インター
ポーザー基板を他の片面基板で構成したチップスケール
パッケージの要部断面図である。
ポーザー基板を他の片面基板で構成したチップスケール
パッケージの要部断面図である。
【図４】本発明の第１の実施の形態において、インター
ポーザー基板を両面基板で構成したチップスケールパッ
ケージの要部断面図である。
ポーザー基板を両面基板で構成したチップスケールパッ
ケージの要部断面図である。
【図５】本発明の第２の実施の形態における、再配線構
造を示す平面図とその断面図である。
造を示す平面図とその断面図である。
【図６】図７のチップスケールパッケージに用いられる
ＩＣチップの平面図、及び図７のチップスケールパッケ
ージに用いられるインターポーザー基板の上面を示す図
である。
ＩＣチップの平面図、及び図７のチップスケールパッケ
ージに用いられるインターポーザー基板の上面を示す図
である。
【図７】本発明の第２の実施の形態において、ＩＣチッ
プの半田バンプ用パッドの他の再配置を用いて構成した
チップスケールパッケージの断面図である。
プの半田バンプ用パッドの他の再配置を用いて構成した
チップスケールパッケージの断面図である。
【図８】従来のチップスケールパッケージの断面図であ
る。
る。
【図９】従来のチップスケールパッケージにおけるイン
ターポーザー基板の上面を示す図と下面を示す図であ
る。
ターポーザー基板の上面を示す図と下面を示す図であ
る。
１１、７１、８１ チップスケールパッケージ １０１、５０１、６０１、８０１ ＩＣチップ １０２、６０２ａ、６０２ｂ パッド ８０２ 既製パッド ５０３ 新パッド ５０４ 配線パターン ５０５ レジスト ５０６ レジスト １０７、６０７、６０７ａ、６０７ｂ、６０７ａ１、８
０７ 半田バンプ ６０８Ｘ、６０８Ｙ ＩＣチップの側面 １２１、３２１、４２１、６２１、８２１ インターポ
ーザー基板 １２２、３２２、４２２、６２２、８２２ 基材 ４２３ 銅箔 ４２４ 第１のメッキ層 ４２５ 第２のメッキ層 ４２６ 第２のメッキ層 １２７、４２７、６２７、６２７Ａ、６２７Ｂ、６２７
ａ、６２７ｂ ８２７ＩＣ接続パッド電極 ３２８、４２８、８２８ 外部接続パッド電極 １２９ デバイスホール ８３０ スルーホール ４３１ 穴埋め材 ８３２、８３３、４３２、４３３ レジスト １３４、３３４、４３４、６３４ａ、６３４ｂ、８３
４、８３４ａ、８３４ｂ外部接続端子 １３５、３３５ 半田 １３６ 半田ボール ８３７ 上面配線パターン 838、838a 下面配線パターン ８５０ 封止樹脂
０７ 半田バンプ ６０８Ｘ、６０８Ｙ ＩＣチップの側面 １２１、３２１、４２１、６２１、８２１ インターポ
ーザー基板 １２２、３２２、４２２、６２２、８２２ 基材 ４２３ 銅箔 ４２４ 第１のメッキ層 ４２５ 第２のメッキ層 ４２６ 第２のメッキ層 １２７、４２７、６２７、６２７Ａ、６２７Ｂ、６２７
ａ、６２７ｂ ８２７ＩＣ接続パッド電極 ３２８、４２８、８２８ 外部接続パッド電極 １２９ デバイスホール ８３０ スルーホール ４３１ 穴埋め材 ８３２、８３３、４３２、４３３ レジスト １３４、３３４、４３４、６３４ａ、６３４ｂ、８３
４、８３４ａ、８３４ｂ外部接続端子 １３５、３３５ 半田 １３６ 半田ボール ８３７ 上面配線パターン 838、838a 下面配線パターン ８５０ 封止樹脂
Claims (9)
- 【請求項１】 ＩＣチップをインターポーザー基板に実
装したＩＣパッケージにおいて、前記ＩＣチップはグリ
ッド状に配置された接続用の半田バンプを有し、前記イ
ンターポーザー基板はグリッド状に配置された複数の外
部接続端子を有しており、前記半田バンプのピッチと前
記インターポーザー基板の外部接続端子のピッチとがほ
ぼ等しいことを特徴とするＩＣパッケージの構造。 - 【請求項２】 インターポーザー基板の外部接続端子の
ピッチは１ｍｍ以下であることを特徴とする請求項１記
載のＩＣパッケージの構造。 - 【請求項３】 ＩＣチップの半田バンプ用パッドは、既
製の外周位置よりＩＣチップ上で再配線されてグリッド
状に再配置されていることを特徴とする請求項１または
２記載のＩＣパッケージの構造。 - 【請求項４】 最外周のＩＣチップの半田バンプ用パッ
ドは、その中心が所定のグリッド中心位置よりも内側の
隣り合うグリッド側にずれて再配置されていることを特
徴とする請求項３記載のＩＣパッケージの構造。 - 【請求項５】 インターポーザー基板は片面基板で構成
されていることを特徴とする請求項１から４記載のＩＣ
パッケージの構造。 - 【請求項６】 インターポーザー基板は一方の面にＩＣ
チップ接続用のパッド電極が形成され、他方の面には前
記パッド電極を露出するとともに外部接続端子用の導電
部材を埋設するためのデバイスホールが形成された片面
基板であることを特徴とする請求項５記載のＩＣパッケ
ージの構造。 - 【請求項７】 インターポーザー基板は一方の面に外部
接続端子を形成するための外部接続パッド電極を有し、
他方の面には前記パッド電極を露出するとともに、前記
ＩＣチップを接続するためのデバイスホールが形成され
た片面基板であることを特徴とする請求項５記載のＩＣ
パッケージの構造。 - 【請求項８】 インターポーザー基板は一方の面にＩＣ
チップ接続用のパッド電極が形成され、他方の面には外
部接続パッド電極を有し、前記ＩＣチップ接続用のパッ
ド電極と前記外部接続パッド電極は穴埋めされたスルー
ホール上にあることを特徴とする請求項１から４記載の
ＩＣパッケージの構造。 - 【請求項９】 インターポーザー基板はフレキシブル基
板であることを特徴とする請求項１から８記載のＩＣパ
ッケージの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8373897A JP3681855B2 (ja) | 1997-04-02 | 1997-04-02 | Ｉｃパッケージの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8373897A JP3681855B2 (ja) | 1997-04-02 | 1997-04-02 | Ｉｃパッケージの構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284538A true JPH10284538A (ja) | 1998-10-23 |
| JP3681855B2 JP3681855B2 (ja) | 2005-08-10 |
Family
ID=13810872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8373897A Expired - Lifetime JP3681855B2 (ja) | 1997-04-02 | 1997-04-02 | Ｉｃパッケージの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3681855B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884463B2 (en) | 2008-11-25 | 2011-02-08 | Shinko Electric Industries Co., Ltd. | Wiring board, semiconductor device and semiconductor element |
| JP2016532302A (ja) * | 2014-07-28 | 2016-10-13 | インテル・コーポレーション | 密なパッケージ配線を有するマルチチップモジュールの半導体チップパッケージ |
-
1997
- 1997-04-02 JP JP8373897A patent/JP3681855B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7884463B2 (en) | 2008-11-25 | 2011-02-08 | Shinko Electric Industries Co., Ltd. | Wiring board, semiconductor device and semiconductor element |
| JP2016532302A (ja) * | 2014-07-28 | 2016-10-13 | インテル・コーポレーション | 密なパッケージ配線を有するマルチチップモジュールの半導体チップパッケージ |
| US10256211B2 (en) | 2014-07-28 | 2019-04-09 | Intel Corporation | Multi-chip-module semiconductor chip package having dense package wiring |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3681855B2 (ja) | 2005-08-10 |
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