JPH10271102A

JPH10271102A - クロック切換装置

Info

Publication number: JPH10271102A
Application number: JP9073336A
Authority: JP
Inventors: Susumu Ishikawa; 享石川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-03-26
Filing date: 1997-03-26
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】複数の従属基準クロックの位相差が大きい場
合のクロックの切換えを障害として誤検出することをな
くす。クロックの切換時の瞬断を防止する。【解決手段】選択回路で選択されたクロック信号の位
相がＰＬＯの入力周波数の許容偏差内を超えたときに位
相調整タイミング信号を生成する位相調整タイミング信
号生成回路を有する。また、選択回路とＰＬＯとの間に
設けられ、位相調整タイミング信号による所定のタイミ
ング毎に、ＰＬＯに入力される位相調整クロック信号の
位相と選択クロック信号の位相との進遅を示す比較結果
を出力する位相比較回路と、位相調整タイミング信号が
供給されたときに、上記比較結果に基づいて位相調整ク
ロック信号を所定の速度に調整し、位相調整タイミング
信号が供給されないときに、選択クロック信号またはこ
れに同期するクロック信号を位相調整クロック信号とし
て出力する位相調整手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はクロック切換装置
に関し、例えば、非同期転送モード（以下、ＡＴＭ ―A
synchronous Transfer Mode―という）交換機システム
における従属クロック源を切り換えるクロック切換装置
に適用して好適なものである。

【０００２】

【従来の技術】ディジタル伝送方式においては、伝送側
で複数個の低次群ディジタル信号を時分割的に多重化し
て高次群ディジタル信号を生成し、受信側ではこの高次
群ディジタル信号を分離して元の低次群ディジタル信号
を得る多重化技術が用いられている。このディジタル信
号の多重化技術は、基本的には多重化数に対応する低次
群ディジタル信号をメモリに書き込み蓄積し、これを高
次群側の速度のクロックにより各低次群信号を読み出す
ことにより高次群ディジタル信号を得ている。このと
き、受信側での分離時に低次群のディジタル信号の位置
を識別するためのフレーム同期信号が挿入される。

【０００３】この多重変換には、多重しようとする低次
群ディジタル信号相互および低次群ディジタル信号のク
ロック周波数の同期がとれていないスタッフ（非同期）
多重方式と、信号相互およびこれらのクロック周波数の
同期がとれている同期多重方式との２つの方式がある。

【０００４】一般に、上記非同期多重方式を用いるＡＴ
Ｍ交換機システムは、装置外部から供給された周波数成
分や位相成分等の従属クロック源を抽出または選択し
て、装置内部に必要なクロックを分配する機能ブロック
（ CLK＿D 部）としてのクロック切換装置を備えてい
た。

【０００５】従来の選択／分配機能ブロック（ CLK＿D
部）としてのクロック切換装置について、図２および図
３を用いて説明する。

【０００６】図２において、従来のクロック切換装置１
は、複数の基準クロックを入力してこの基準クロックの
中から所定の選択論理に従って１つの従属クロックを選
択する選択手段２と、この選択手段２により選択された
従属基準クロックに同期するクロックを生成する位相同
期発振器（以下、ＰＬＯ―Phase-Locked Oscillator―
という）３と、このＰＬＯ３により生成されたクロック
を装置内に分配する分配器４とを備えている。

【０００７】上記構成において、選択手段２は、図３に
示すように、装置１の外部より入力された複数のクロッ
ク源からその装置固有の選択論理に従って、唯一つの従
属クロック源を選択すると共に、選択したクロック源か
らは周波数成分及び位相成分を抽出し、他の装置と同期
して動作する。図３においては、当初は所定の選択論理
に基づいて基準クロック１が選択され、選択手段２の出
力 CLOCKaとしては基準クロック１に同期するクロック
が出力されている。また、従属クロック源として選択し
たクロック源に障害等が発生した場合には、この CLK＿
D部としてのクロック切換装置１では装置固有の選択論
理に従って、改めて従属クロック源を選択し直して、図
３（ｂ）に示す基準クロック２に位相跳躍して、この基
準クロック２に同期する出力 CLOCKa が出力される（す
なわち、従属クロック源が切り換えられる。）

【０００８】

【発明が解決しようとする課題】従来の装置では、上述
したようにＣＬＫ＿Ｄ部としてのクロック切換装置１に
従属基準クロックを選択する選択手段（ＳＥＬ０）２
と、その次段にＰＬＯモジュール３を備え、分配器４に
より従属基準クロックに同期したクロックを装置内に分
配していた。

【０００９】しかしながら、このような構成・動作の従
来のクロック切換装置においては、複数の従属基準クロ
ックの各々の間の位相差が大きい場合に、従属基準クロ
ックをいきなり切り換えたときにＰＬＯモジュール３が
大きな位相差の切換えに追従動作することができず、こ
の切換えに追従できないことが障害として検知されてし
まう虞れがあった。

【００１０】それと同時に、このようなときにはＰＬＯ
モジュール３の出力も安定しないために、分配クロック
を受信する機能ブロック（図示されず）も正常に動作す
ることができなくなる虞れがあった。

【００１１】そのため、選択された従属基準クロックの
位相を監視することにより、複数の従属基準クロックの
位相差が大きい場合でも正常なクロックの切換えを障害
として誤検出することがなく、クロックの切換えが一瞬
でも停止することのないクロック切換装置が望まれてい
る。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、複数のクロック信号を入力して所定の選
択論理に従い１つのクロック信号を選択して出力する選
択手段と、選択されたクロック信号に位相が同期する内
部クロック信号を生成して出力する位相同期発振手段
と、生成された内部クロック信号に基づいて１又は複数
のクロック信号を生成して分配出力するクロック分配手
段とを備えるクロック切換装置において、（１）上記選
択手段より出力される選択クロック信号の位相が位相同
期発振手段の入力周波数の許容偏差を超えたときに位相
調整タイミング信号を生成する位相調整タイミング信号
生成手段と、（２）選択手段と位相同期発振手段との間
に設けられ、位相調整タイミング信号により設定される
所定のタイミング毎に、位相同期発振手段に入力される
位相調整クロック信号の位相が上記選択クロック信号の
位相に対して進みか遅れかを比較判定してその比較結果
を出力する位相比較手段と、（３）位相調整タイミング
信号が供給されたときのみ上記比較結果に基づいて位相
調整クロック信号を所定の速度に調整すると共に位相調
整タイミング信号が供給されないときには上記選択クロ
ック信号またはこれに同期するクロック信号を位相調整
クロック信号として出力する位相調整手段とを備えるこ
とを特徴としている。

【００１３】

【発明の実施の形態】以下、本発明に係るクロック切換
装置の好適な一実施形態について、添付図面を参照しな
がら詳細に説明する。

【００１４】図１は、この実施形態に係るクロック切換
装置の構成を示すブロック図であり、同図において、従
来のクロック切換回路と同一または相当する構成要素に
は同一符号が付されている。

【００１５】図１において、クロック切換装置１０は、
複数のクロック信号を入力して所定の選択論理に従い１
つのクロック信号を選択して出力する選択手段としての
選択回路２と、選択されたクロック信号に位相が同期す
る内部クロック信号を生成して出力する位相同期発振手
段としてのＰＬＯ３と、生成された内部クロック信号を
分周して複数の低速クロック信号に分配出力するクロッ
ク分配手段としての分周カウンタ４とよりなる構成部分
を備えている。この構成部分は従来のクロック切換装置
とほぼ同様である。この実施形態のクロック切換装置
は、上記基本構成を有する従来のクロック切換装置を
無瞬断で動作させるために、さらに後述するような構成
要素を備えている。

【００１６】図１において、無瞬断クロック切換装置１
０は、例えば２０ＭＨｚの周期で発振する発振器１１
と、上記選択手段２より出力される選択クロック信号の
位相が上記ＰＬＯ３の入力周波数の許容偏差を超えたと
きに位相調整タイミング信号を生成する位相調整タイミ
ング信号生成回路１２と、上記選択回路２とＰＬＯ３と
の間に設けられて上記位相調整タイミング信号により設
定される所定のタイミング毎に、ＰＬＯ３に入力される
位相調整クロック信号CK OUT の位相が上記選択クロッ
ク信号 CLOCKa の位相に対して進みか遅れかを比較判定
してその比較結果を出力する位相比較回路１３と、上記
位相調整タイミング信号が供給されたときのみ上記比較
結果に基づいて上記位相調整クロック信号を所定の速度
に調整すると共に、上記位相調整タイミング信号が供給
されないときには上記選択クロック信号またはこれに同
期するクロック信号を上記位相調整クロック信号として
出力する位相調整回路１４とを備えている。

【００１７】位相比較手段としての上記位相比較回路１
３は、その入力ａの位相と入力ｂの位相を比較し、入力
ａの位相が入力ｂの位相に対して進みであるか遅れであ
るかを判定する回路である。位相比較回路１３は周波数
の等しい２つの入力信号の立ち上がりエッジの位置を比
較ものであり、ここでは、入力ａとして位相調整回路１
４の位相調整クロック信号CK＿OUT の出力が供給され、
入力ｂとして選択手段としての選択回路２の出力である
CLOCKa が供給されている。このとき、この位相比較回
路１３においては入力ａの位相と入力ｂの位相とが比較
されており、入力ａの位相が入力ｂの位相に対して進ん
でいるか遅れているかが判定される。

【００１８】そして、位相が進んでいる場合には位相進
み信号 phase＿f が出力され、位相が遅れている場合に
は位相遅れ信号 phase＿s が出力され、それぞれの信号
の論理状態は図４に示されるようになっている。また、
位相比較を実施するのは、入力ａのＮ周期につき１周期
のみであり、その比較結果はクリア信号（ PCHCLR ）が
入力されるまで保持される。

【００１９】位相調整タイミング信号生成手段としての
回路１２は、例えばＮ進カウンタ等により構成されてお
り、ここでは、上記発振器１１により発振される２０Ｍ
Ｈｚの周波数の発振信号に基づいてタイミング信号が生
成されている。この位相調整タイミング信号生成回路１
２は、位相調整回路１４が位相をずらせるタイミングを
生成する回路であると共に位相調整回路１４の出力を次
段のＰＬＯ３に入力する際、条件としてＰＬＯ３の入力
周波数の許容偏差内で、同期が保持されていることが必
要である。この位相調整タイミング信号生成回路１２に
おいては、この条件を満足しながら出力信号の位相を次
第にずらせていくために任意のタイミング信号（ P＿TI
M ＝“１”）を生成して出力する。

【００２０】ただし、位相調整タイミング信号生成回路
１２においては、タイミング信号は位相調整回路出力の
Ｎ周期（図１では位相調整回路出力の２０周期）に１回
だけ出力される。また、上記２つの位相の比較結果のク
リア信号（PCHCLR）も、この信号生成回路１２より出力
されている。

【００２１】位相調整手段としての位相調整回路１４
は、例えば可変分周回路等により主として構成されてお
り、位相調整タイミング信号生成回路１２からのタイミ
ング信号を受信したときのみ、カウント値を通常動作時
に対して±１ずつ変化させる可変カウンタにより構成さ
れる分周回路である。例えば、以下の様な３つのモード
を有するクロック速度で動作する可変分周回路であり、
フルカウントする間に１周期となる周期信号を出力す
る。

【００２２】ここで、位相進み信号 phase＿f と、位相
遅れ信号 phase＿s の出力状態により３つの動作モード
が設定され、その組み合わせは、図５に示されるように
なっている。

【００２３】すなわち、モード１は通常及び同位相時に
Ｍ進カウンタの出力周波数が「ｆosc ／Ｍ」の場合であ
り、モード２は位相遅れ時に（Ｍ−１）進カウンタの出
力周波数が「ｆosc ／（Ｍ−１）」の場合であり、モー
ド３は位相進み時に（Ｍ＋１）進カウンタの出力周波数
が「ｆosc ／（Ｍ＋１）」の場合である。ただし、図５
においてモード２及び３は P＿TIM ＝“１”の時のみ有
効である。これにより、位相を１／ｆosc［sec］の時間
刻みに変化させることが可能であるものとする。

【００２４】ただし、位相遅れまたは位相進みとして動
作するのは、有効な位相調整タイミング信号（ P＿TIM
＝“１”）が入力されたときに、位相進み／遅れ信号
（ phase＿f ／ phase＿s ）が有効状態（＝“１”）に
あって、該当動作が要求されたときのみであり、その以
外の場合には通常動作若しくは同位相として動作する。

【００２５】次に、上記ＰＬＯ３は入力クロック周波数
ｆosc ／Ｍ［Ｈｚ］、出力クロック周波数ｆout ［Ｈ
ｚ］であるＰＬＬ（位相同期ループ）モジュールであ
る。このＰＬＯ３は、外部から入力される周期信号の周
波数が許容偏差内であるときに、入力信号に位相同期し
た信号を出力する。また、次のケース１および２のとき
警報信号を出力する。ここで、ケース１は、入力信号の
周波数が許容偏差内にはないときであり、ケース２は出
力信号（若しくはモジュール内部に有する位相比較用フ
ィードバック信号）と入力信号の位相差が規定値を越え
るときである。

【００２６】また、入力クロックの位相（立ち上りエッ
ジ）が１／ｆosc［sec ］の変化に対して、緩やかに追
従し、かつ、遅くとも次回の位相調整タイミングまでに
は同期状態がとれるものとする。また、分周回路として
の分周カウンタ４は、ＰＬＯ３の出力を分周し、装置内
に必要なクロックパルスを生成する回路である。

【００２７】以上の構成を備えるクロック切換装置の動
作について、図１の構成と図６ないし図８のタイミング
チャートを用いて説明する。

【００２８】ここで、図６は電源投入直後等の初期状態
の基準１および基準２の２つの基準クロックと位相調整
回路１４の出力との関係を示し、図７はクロック源とし
て基準１の基準クロックを選択したときの位相調整回路
１４の出力との関係を示し、また図８はクロック源を基
準１から基準２に切換えたときの位相調整回路１４の出
力との関係を示している。

【００２９】まず、図１に示すように、選択回路２に
は、図６ないし図８のような位相関係にある基準１、基
準２のふたつの基準クロックが外部より入力されてお
り、この回路のリセットが解除されると動作を開始す
る。以下の動作説明では、動作の一例として、装置内の
選択論理に従って基準１のクロックを選択したとする。
このときの選択出力を CLOCKa とする。

【００３０】一方、例えば可変分周回路等により構成さ
れる位相調整回路１４は、回路のリセットが解除されて
カウンタが動作し始めると外部からの入力クロックの位
相とは無関係に、例えば図６（ｃ）に示される初期状態
における出力 CK OUTのような信号を出力する。そし
て、通常状態（モード１）として動作する。

【００３１】また、位相比較回路１３において位相比較
を実施する場合は、位相調整回路１４の出力 CK＿OUTが
「Ｎ＝２０として」２０周期に１回とし、その一例とし
て出力CK＿OUT の２周期目に実施するものとする。ま
た、位相比較の判定結果は、クリア信号（ PCHCLR ）が
入力されるまで保持される。この一例においては、 PCH
CLR 信号は出力CK＿OUT の１周期目に入力されるものと
する。

【００３２】この例においては、入力ａ（CK＿OUT ）と
入力ｂ（ CLOCKa ）の立ち上がりエッジの位置を位相比
較回路１３が比較して、図７（ｃ）に示される位相比較
回路１３の入力ａとしての信号CK＿OUT が入力ｂとして
の信号 CLOCKa に対して位相遅れであると判定する（ p
hase＿s ＝“１”を出力）。

【００３３】位相調整タイミング信号生成回路１２は、
図１において位相調整回路１４の出力の２０周期に１回
（ここでは、CK＿OUT の３周期目）だけ、位相調整タイ
ミング信号（ P＿TIM 信号）を有効（＝“１”）にして
出力する。また、位相調整回路１４の出力CK＿OUT の１
周期目にクリア信号 PCHCLR を出力し、位相比較結果を
消去する。

【００３４】また、位相調整回路（可変分周回路）１４
は、位相調整タイミング信号が有効（ P＿TIM ＝
“１”）となっているときのみ、つまりCK＿OUT 信号の
３周期目のみ位相比較回路出力（ phase＿f ， phase＿
s ）を参照する。

【００３５】この例においては、 phase＿s ＝“１”で
あるので、図５に示されるモード２の位相遅れの場合の
動作を行なうことになる。

【００３６】したがって、位相比較回路１３の入力ｂと
しての CK＿OUT信号の第４周期の立ち上がりエッジは
（ｆosc ＝２０［ＭＨｚ］として）２０［ＭＨｚ］１ク
ロック分（５０［nsec］）だけ速くなる。

【００３７】したがって、ＰＬＬ（位相同期ループ―Ph
ase-Locked Loop―）モジュールとしてのＰＬＯ３は、
位相調整回路１４の出力CK＿OUT を受信し、これに位相
同期した信号を出力する。

【００３８】この例においては、入力クロック周波数ｆ
osc ／Ｍ＝２０ＭＨｚ／２５００＝８ｋＨｚとする。

【００３９】入力クロックである位相調整回路１４の出
力CK＿OUT の立ち上がりエッジが５０［nsec］だけ変化
したとき、緩やかに追従し、かつ、次回の位相調整タイ
ミング（この例では、位相調整回路出力の２０周期後）
までに同期動作する。分周回路としての分周カウンタ４
は、ＰＬＯ３の出力を分周し、装置内に低速クロック信
号を分配する。

【００４０】以上のような動作により、図９の位相の変
化に示すように、約１２５μ×２０［sec ］毎に５０
［nsec］だけ位相を変化させることができる。この例に
おいては、電源投入直後において、位相調整回路１４の
出力と基準１の基準クロックとの間に３００［nsec］の
位相差があるので、位相比較回路１３により位相遅れを
検出して約１２５μ×２０×３００／５０［sec ］後に
ＰＬＯの入力クロックが外部基準入力クロックと同位相
になる。装置内の分配クロックは、さらに同期状態をと
ることができるまでの時間であるロックアップタイムを
加算した時間の後に外部基準入力クロックと位相同期が
とれる。

【００４１】次に、選択回路２において外部基準クロッ
クが基準１から基準２に変更された（図７に示す状態）
とき、位相比較回路１３によって位相調整回路１４の出
力が位相進みであるものと判定され、位相比較回路１３
は phase＿f ＝“１”を出力する（この例においては、
位相差５００［nsec］）。

【００４２】以下、図６に示す初期状態の位相遅れと同
様に動作して、位相調整回路１４の出力の２０周期に１
／２０ＭＨｚ（５０ｎＳ）刻みで位相整合を実施する。
同期がとれるまでの時間は、位相比較回路１３において
入力ａと入力ｂとの位相差を検出してから、約１２５μ
×２０×３００／５０［sec ］にＰＬＯ３のロックアッ
プタイムを加算した値となる。

【００４３】上記実施形態によれば、位相差が大きい複
数の外部基準入力クロック源が切換えられた場合であっ
ても、ＰＬＯの入力信号の位相を緩やかに変化させるよ
うにしたので、ＰＬＯにおける入力クロックの位相跳躍
による誤動作等の障害がクロック切換に影響を及ぼすの
を防止することができ、装置内でクロック瞬断を起こす
ことなく、新たに選択された従属クロック源に同期させ
て装置を運転することが可能となる。

【００４４】なお、上述した実施形態に係るクロック切
換装置においては、装置外から従属クロック源を供給さ
れる場合について説明したが、本発明はこれに限定され
ず、装置内部のクロック分配系統についても適用するこ
とが可能である。例えば、上記実施形態においては、例
えば CLK＿D 部としての無瞬断クロック切換装置は一重
化構成であるが、これを二重化構成にした場合、 CLK＿
D 部からクロックを受信する構成要素に対しても本発明
に係るクロック切換装置を適用することが可能である。

【００４５】また、基準クロックの数が、上記実施形態
のように、２種類に限定されるものでないことは勿論で
ある。

【００４６】さらに、本発明は、ＡＴＭ交換システムに
適用することを意図してなされたものであるが、他のシ
ステムに適用できることは勿論である。

【００４７】

【発明の効果】本発明により、位相差が大きい複数の外
部基準入力クロック源が切換えられた場合であっても、
ＰＬＯの入力信号の位相を緩やかに変化させることが可
能となり、ＰＬＯにおける入力クロックの位相跳躍によ
る誤動作等の障害がクロック切換に影響を及ぼすのを防
止することができる。したがって、装置内で瞬断するこ
となく新たに選択された従属クロック源に同期させて装
置を運転することが可能となる。

【図面の簡単な説明】

【図１】実施形態に係るクロック切換装置の概略構成を
示すブロック図である。

【図２】従来のクロック切換装置の一例を示すブロック
図である。

【図３】従来の装置における位相跳躍の状態を説明する
タイミングチャートである。

【図４】図１の位相比較回路１３における出力の対応関
係を示す図表である。

【図５】図１の位相調整回路１４における動作モードを
示す図表である。

【図６】実施形態の動作を電源投入直後の初期状態で説
明するタイミングチャートである。

【図７】同じくクロック源として基準１を選択したとき
の動作を説明するタイミングチャートである。

【図８】同じくクロック源を基準１から基準２に変更し
たときの動作を説明するタイミングチャートである。

【図９】実施形態にＰＬＯモジュールの入力クロックを
説明するタイミングチャートである。

【符号の説明】

２選択手段３位相同期発振手段（ＰＬＯ）４クロック分配手段（分周カウンタ）１０無瞬断クロック切換装置１２位相調整タイミング信号生成手段（回路）１３位相比較手段（回路）１４位相調整手段（回路）

Claims

【特許請求の範囲】

【請求項１】複数のクロック信号を入力して所定の選
択論理に従い１つのクロック信号を選択して出力する選
択手段と、選択されたクロック信号に位相が同期する内
部クロック信号を生成して出力する位相同期発振手段
と、生成された内部クロック信号に基づいて１又は複数
のクロック信号を生成して分配出力するクロック分配手
段とを備えるクロック切換装置において、上記選択手段より出力される選択クロック信号の位相が
上記位相同期発振手段の入力周波数の許容偏差を超えた
ときに位相調整タイミング信号を生成する位相調整タイ
ミング信号生成手段と、上記選択手段と上記位相同期発振手段との間に設けら
れ、上記位相調整タイミング信号により設定される所定
のタイミング毎に、上記位相同期発振手段に入力される
位相調整クロック信号の位相が上記選択クロック信号の
位相に対して進みか遅れかを比較判定してその比較結果
を出力する位相比較手段と、上記位相調整タイミング信号が供給されたときのみ上記
比較結果に基づいて上記位相調整クロック信号を所定の
速度に調整すると共に、上記位相調整タイミング信号が
供給されないときには上記選択クロック信号またはこれ
に同期するクロック信号を上記位相調整クロック信号と
して出力する位相調整手段とを備えることを特徴とする
クロック切換装置。
【請求項２】上記位相調整タイミング信号生成手段
は、上記位相同期発振手段の入力周波数の許容偏差内で
クロック信号の同期を保持させながら出力信号の位相を
次第にずらしていくために、所定周期に１回ずつ任意の
タイミング信号を生成して出力する位相調整タイミング
信号生成回路により構成されていることを特徴とする請
求項１に記載のクロック切換装置。
【請求項３】上記位相比較手段は、上記位相調整クロ
ック信号と上記選択クロック信号との立ち上がりエッジ
の位置を比較し、上記位相調整クロック信号の位相が上
記選択クロック信号の位相に対して進みであるか遅れで
あるかを判定して、位相進み信号および位相遅れ信号を
出力する位相比較回路により構成されていることを特徴
とする請求項１に記載のクロック切換装置。
【請求項４】上記位相調整手段は、上記位相調整タイ
ミング信号を受信したときのみ上記位相比較手段の出力
する上記比較結果としてのカウント値を通常動作時に対
して変化させて可変分周回路により構成されていること
を特徴とする請求項１に記載のクロック切換装置。
【請求項５】上記位相同期発振手段は、入力信号とし
ての上記位相調整クロック信号の周波数が許容偏差内に
あるときに上記入力信号に位相が同期する信号を出力
し、上記位相調整クロック信号の周波数が上記許容偏差
を超えると共に入力信号と出力信号との位相差が規定値
を超えるときには警報信号を出力し、上記入力信号のク
ロックの立ち上がりが上記位相調整手段の上記所定に速
度に緩やかに追従すると共に次回の位相調整タイミング
までに同期状態がとれる場合には通常の動作をする位相
同期発振器により構成されていることを特徴とする請求
項１に記載のクロック切換装置。