JPH10268964A - クロック発生装置 - Google Patents
クロック発生装置Info
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- JPH10268964A JPH10268964A JP9071729A JP7172997A JPH10268964A JP H10268964 A JPH10268964 A JP H10268964A JP 9071729 A JP9071729 A JP 9071729A JP 7172997 A JP7172997 A JP 7172997A JP H10268964 A JPH10268964 A JP H10268964A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で各種の入力データに対するクロ
ックのタイミングを容易に調整可能とする。 【解決手段】 クロック発生装置は、データとともにク
ロックを入力し、前記入力クロックに位相同期した出力
クロックを得る装置であって、前記入力クロックが入力
され、前記入力クロックに位相同期した出力クロックを
発生するＰＬＬ回路と、前記入力クロックと前記入力デ
ータとの位相差に基づいて前記ＰＬＬ回路のフィードバ
ック信号の位相を制御する制御手段とを備えて構成され
ている。
ックのタイミングを容易に調整可能とする。 【解決手段】 クロック発生装置は、データとともにク
ロックを入力し、前記入力クロックに位相同期した出力
クロックを得る装置であって、前記入力クロックが入力
され、前記入力クロックに位相同期した出力クロックを
発生するＰＬＬ回路と、前記入力クロックと前記入力デ
ータとの位相差に基づいて前記ＰＬＬ回路のフィードバ
ック信号の位相を制御する制御手段とを備えて構成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生装
置、特には入力クロックに位相同期したクロックの発生
動作に関するものである。
置、特には入力クロックに位相同期したクロックの発生
動作に関するものである。
【０００２】
【従来の技術】従来より、動作クロックに応じてデータ
を処理する回路においては、動作クロックの立ち上がり
もしくは立ち下がりのタイミングにおけるデータのステ
ータスに基づいて処理を行っている。この場合、クロッ
クに対するデータのセットアップタイムやホールドタイ
ムが回路が安定に動作するような値になるように設計す
る必要がある。
を処理する回路においては、動作クロックの立ち上がり
もしくは立ち下がりのタイミングにおけるデータのステ
ータスに基づいて処理を行っている。この場合、クロッ
クに対するデータのセットアップタイムやホールドタイ
ムが回路が安定に動作するような値になるように設計す
る必要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、パーソ
ナルコンピュータの拡張ボードの様に、外部の装置から
クロックを入力し、入力クロックに基づいて動作クロッ
クを発生して動作する回路の場合、外部装置からの入力
クロックは多種にわたり、すべての入力クロックに対し
て同期したクロックを得るのは非常に困難である。
ナルコンピュータの拡張ボードの様に、外部の装置から
クロックを入力し、入力クロックに基づいて動作クロッ
クを発生して動作する回路の場合、外部装置からの入力
クロックは多種にわたり、すべての入力クロックに対し
て同期したクロックを得るのは非常に困難である。
【０００４】また、入力クロックに対してタイミングを
とらなければならないデータやアドレス等の各信号を遅
延回路により遅延させてタイミングをトルコとも考えら
れる。
とらなければならないデータやアドレス等の各信号を遅
延回路により遅延させてタイミングをトルコとも考えら
れる。
【０００５】しかし、この場合、目的とする信号の数に
応じて遅延回路も増設する必要があり、柔軟性に欠け、
また、コストアップにもつながってしまう。
応じて遅延回路も増設する必要があり、柔軟性に欠け、
また、コストアップにもつながってしまう。
【０００６】本発明は前述のような問題点を解決するこ
とを目的とする。
とを目的とする。
【０００７】本願の他の目的は、簡単な構成で各種の入
力データに対するクロックのタイミングを容易に調整可
能とする処にある。
力データに対するクロックのタイミングを容易に調整可
能とする処にある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明によれば、データとともにクロックを入
力し、前記入力クロックに位相同期した出力クロックを
得る装置であって、前記入力クロックとフィードバック
信号とが供給され、前記入力クロックとフィードバック
信号との位相差を検出する位相差検出手段と、前記位相
差検出手段の検出出力に応じた周波数の信号を発生する
発振手段と、前記発振手段の出力信号を用いて前記出力
クロックを得る出力手段と、前記発振手段から出力され
た信号を遅延し、前記フィードバック信号として前記位
相比較手段に供給する遅延手段と、前記入力データと前
記入力クロックとの位相差に基づいて前記遅延手段の遅
延量を制御する制御手段とを備えるクロック発生装置が
提示される。
るため、本発明によれば、データとともにクロックを入
力し、前記入力クロックに位相同期した出力クロックを
得る装置であって、前記入力クロックとフィードバック
信号とが供給され、前記入力クロックとフィードバック
信号との位相差を検出する位相差検出手段と、前記位相
差検出手段の検出出力に応じた周波数の信号を発生する
発振手段と、前記発振手段の出力信号を用いて前記出力
クロックを得る出力手段と、前記発振手段から出力され
た信号を遅延し、前記フィードバック信号として前記位
相比較手段に供給する遅延手段と、前記入力データと前
記入力クロックとの位相差に基づいて前記遅延手段の遅
延量を制御する制御手段とを備えるクロック発生装置が
提示される。
【０００９】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００１０】図１は本発明が適用されるクロック発生装
置の構成を示す図である。
置の構成を示す図である。
【００１１】本形態のクロック発生装置では、コンピュ
ータ等のホスト装置から供給された入力クロックを受
け、同様に入力されたデータやアドレス等の信号とクロ
ック殿位相差を最適に制御するものである。
ータ等のホスト装置から供給された入力クロックを受
け、同様に入力されたデータやアドレス等の信号とクロ
ック殿位相差を最適に制御するものである。
【００１２】図１において、ホスト装置からの入力クロ
ックはＰＬＬ回路１００内の位相比較器１１及びタイミ
ング検知回路１５に出力される。位相比較器１１は入力
クロックと遅延回路１４からのフィードバック入力信号
との位相差を検出し、ＬＰＦ１２に出力する。ＬＰＦ１
２は位相比較器１１の出力信号をフィルタリングし、Ｖ
ＣＯ１３に出力する。ＶＣＯ１３はＬＰＦ１２の出力に
応じた周波数の信号を発生し、遅延回路１４及び遅延回
路１７に供給する。遅延回路１４は後述の如くＶＣＯ１
３からの出力信号を遅延させてフィードバック入力信号
として位相比較器１１に出力する。また、遅延回路１７
は後述の如くＶＣＯ１３の出力信号を遅延させて出力ク
ロックとして出力する。
ックはＰＬＬ回路１００内の位相比較器１１及びタイミ
ング検知回路１５に出力される。位相比較器１１は入力
クロックと遅延回路１４からのフィードバック入力信号
との位相差を検出し、ＬＰＦ１２に出力する。ＬＰＦ１
２は位相比較器１１の出力信号をフィルタリングし、Ｖ
ＣＯ１３に出力する。ＶＣＯ１３はＬＰＦ１２の出力に
応じた周波数の信号を発生し、遅延回路１４及び遅延回
路１７に供給する。遅延回路１４は後述の如くＶＣＯ１
３からの出力信号を遅延させてフィードバック入力信号
として位相比較器１１に出力する。また、遅延回路１７
は後述の如くＶＣＯ１３の出力信号を遅延させて出力ク
ロックとして出力する。
【００１３】一方、入力クロックとタイミングをとらな
ければならないデータやアドレス等の信号はタイミング
検知回路１５に出力される。タイミング検知回路１５は
後述の如く入力クロックと入力データとの位相差（タイ
ミング差）を検出して制御回路１６に出力する。
ければならないデータやアドレス等の信号はタイミング
検知回路１５に出力される。タイミング検知回路１５は
後述の如く入力クロックと入力データとの位相差（タイ
ミング差）を検出して制御回路１６に出力する。
【００１４】制御回路１６はタイミング検知回路１５の
出力信号に基づいて遅延回路１４及び遅延回路１７の遅
延量を決定し、遅延回路１４及び遅延回路１７をそれぞ
れ制御する。この遅延量はクロックを供給しているホス
トにより固定であり、何らかの条件により遅延量が変更
になった場合には制御回路１６からリセット信号が出力
される。
出力信号に基づいて遅延回路１４及び遅延回路１７の遅
延量を決定し、遅延回路１４及び遅延回路１７をそれぞ
れ制御する。この遅延量はクロックを供給しているホス
トにより固定であり、何らかの条件により遅延量が変更
になった場合には制御回路１６からリセット信号が出力
される。
【００１５】ここで、出力クロックの位相の進み量を制
御したい場合には遅延回路１４に対する遅延量を制御
し、出力クロックの遅れ量を制御したい場合には遅延回
路１７に対する遅延量を制御する。
御したい場合には遅延回路１４に対する遅延量を制御
し、出力クロックの遅れ量を制御したい場合には遅延回
路１７に対する遅延量を制御する。
【００１６】図２は出力クロックの位相を入力クロック
に対してΔｔだけ進めた場合のＰＬＬ回路１００の各信
号の様子を示したタイミングチャートである。
に対してΔｔだけ進めた場合のＰＬＬ回路１００の各信
号の様子を示したタイミングチャートである。
【００１７】この場合には、遅延回路１４がＶＣＯ１３
の出力信号をΔｔだけ遅延させる値に設定する。これに
より、フィードバック入力信号は入力クロックに対して
Δｔだけ遅延される。そのため、これらの信号の位相差
が位相比較器１１で検出され、ＰＬＬ１００は、位相比
較器１１の２つの入力信号の位相を合わせるため、出力
クロックの位相、つまりＶＣＯ１３の出力信号の位相を
Δｔだけ進めるように動作する。
の出力信号をΔｔだけ遅延させる値に設定する。これに
より、フィードバック入力信号は入力クロックに対して
Δｔだけ遅延される。そのため、これらの信号の位相差
が位相比較器１１で検出され、ＰＬＬ１００は、位相比
較器１１の２つの入力信号の位相を合わせるため、出力
クロックの位相、つまりＶＣＯ１３の出力信号の位相を
Δｔだけ進めるように動作する。
【００１８】次に、このような遅延回路１４、１７の遅
延量の決めかたについて説明する。
延量の決めかたについて説明する。
【００１９】図３はクロックに対してタイミングをとる
べき信号が入力データであった場合のクロックとデータ
とのタイミングを示す図である。
べき信号が入力データであった場合のクロックとデータ
とのタイミングを示す図である。
【００２０】入力されたクロック及びデータは、ゲート
アレイ等の信号処理回路により処理されるが、このと
き、データはクロックの立ち上がりもしくは立ち下がり
に対して一定値以上のセットアップタイムｔｓ及びホー
ルドタイムｔｈを確保する必要がある。
アレイ等の信号処理回路により処理されるが、このと
き、データはクロックの立ち上がりもしくは立ち下がり
に対して一定値以上のセットアップタイムｔｓ及びホー
ルドタイムｔｈを確保する必要がある。
【００２１】そこで、本形態では、入力クロックと入力
データとの間のセットアップタイムｔｓ及びホールドタ
イムｔｈを検出し、これらｔｓ及びｔｈに基づいて遅延
回路１４、１７の遅延量を制御して最適なクロックを得
るものである。
データとの間のセットアップタイムｔｓ及びホールドタ
イムｔｈを検出し、これらｔｓ及びｔｈに基づいて遅延
回路１４、１７の遅延量を制御して最適なクロックを得
るものである。
【００２２】図４はタイミング検知回路１５の構成を示
す図である。
す図である。
【００２３】図４において、タイミング検知回路１５に
供給された入力クロックと入力データは、それぞれｔｓ
検出回路２１及びｔｈ検出回路２２に入力される。ｔｓ
検出回路２１は入力クロックと入力データとの間の実際
のセットアップタイムｔｓｒを検出し、ｔｈ検出回路２
２は同様に実際のホールドタイムｔｈｒを検出する。
供給された入力クロックと入力データは、それぞれｔｓ
検出回路２１及びｔｈ検出回路２２に入力される。ｔｓ
検出回路２１は入力クロックと入力データとの間の実際
のセットアップタイムｔｓｒを検出し、ｔｈ検出回路２
２は同様に実際のホールドタイムｔｈｒを検出する。
【００２４】一方、メモリ２５には、あらかじめ回路が
安定に動作するためのセットアップタイムｔｈ０とホー
ルドタイムｔｈ０とが記憶されている。そして、比較回
路２３により、ｔｓ検出回路２１により検出されたｔｓ
ｒとメモリ２５に記憶されているｔｓ０とを比較すると
ともに、比較回路２４により、ｔｈ検出回路２２により
検出されたｔｈｒとメモリ２５に記憶されているｔｈ０
とを比較する。そして、比較の結果、以下の式にしたが
って制御回路１６に出力されるタイミング情報ｔｓ及び
ｔｈが決定される。
安定に動作するためのセットアップタイムｔｈ０とホー
ルドタイムｔｈ０とが記憶されている。そして、比較回
路２３により、ｔｓ検出回路２１により検出されたｔｓ
ｒとメモリ２５に記憶されているｔｓ０とを比較すると
ともに、比較回路２４により、ｔｈ検出回路２２により
検出されたｔｈｒとメモリ２５に記憶されているｔｈ０
とを比較する。そして、比較の結果、以下の式にしたが
って制御回路１６に出力されるタイミング情報ｔｓ及び
ｔｈが決定される。
【００２５】 ｔｓｒ＞ｔｓ０ のとき、 ｔｓ＝ｔｓ０ ｔｓｒ＜ｔｓ０ のとき、 ｔｓ＝ｔｓｒ ｔｈｒ＞ｔｈ０ のとき、 ｔｈ＝ｔｈ０ ｔｈｒ＜ｔｈ０ のとき、 ｔｈ＝ｔｈｒ …（１） 式（１）により得られたタイミング情報は制御回路１６
に出力される。
に出力される。
【００２６】制御回路１６は次式に従い、遅延量Δｔｓ
及びΔｔｈを算出する。
及びΔｔｈを算出する。
【００２７】 Δｔｓ＝ｔｓ０−ｔｓ Δｔｈ＝ｔｈ０−ｔｈ …（２） ただし、このとき、ΔｔｓとΔｔｈのうちのどちらかは
０にセットされている必要があり、もし、 Δｔｓ≠０ かつ Δｔｈ≠０ …（３） の場合、制御回路１６よりリセット信号が出力され、再
度タイミング検知動作を行う。
０にセットされている必要があり、もし、 Δｔｓ≠０ かつ Δｔｈ≠０ …（３） の場合、制御回路１６よりリセット信号が出力され、再
度タイミング検知動作を行う。
【００２８】制御回路１６は、このように求めた遅延量
Δｔｓに基づいて遅延回路１４の遅延量を制御し、Δｔ
ｈに基づいて遅延回路１７の遅延量を制御する。
Δｔｓに基づいて遅延回路１４の遅延量を制御し、Δｔ
ｈに基づいて遅延回路１７の遅延量を制御する。
【００２９】従って、前述の通り、入力データと入力ク
ロックとの位相差に従う遅延量Δｔｓにより、入力クロ
ックの進み量が制御され、また、遅延量Δｔｈにより入
力クロックの遅れ量が制御される。
ロックとの位相差に従う遅延量Δｔｓにより、入力クロ
ックの進み量が制御され、また、遅延量Δｔｈにより入
力クロックの遅れ量が制御される。
【００３０】このように、本形態においては、入力デー
タと入力クロックとの位相差を検出し、この位相差に基
づいてＰＬＬ回路のフィードバック信号の遅延量を制御
するという簡単な構成で、各種のホスト装置からの入力
クロックに対応した最適なクロックを得ることができ
る。
タと入力クロックとの位相差を検出し、この位相差に基
づいてＰＬＬ回路のフィードバック信号の遅延量を制御
するという簡単な構成で、各種のホスト装置からの入力
クロックに対応した最適なクロックを得ることができ
る。
【００３１】次に、クロック発生回路の他の構成につい
て説明する。
て説明する。
【００３２】図５は本形態のクロック発生装置の構成を
示す図である。
示す図である。
【００３３】図５の装置は、フィードバック信号の遅延
手段をＡＢＴ２４４のようなゲートを用いて構成したも
のである。
手段をＡＢＴ２４４のようなゲートを用いて構成したも
のである。
【００３４】図５に示した状態では、スイッチＳＷ１〜
ＳＷ４が閉成され、スイッチＳＷ５，ＳＷ６が開放して
いる。今、２４４ゲート一つの遅延量をΔｔとすると、
この状態では、フィードバック入力信号は１４４ゲート
を二つ（ゲート３４、３５）通っている状態であり、合
計でΔ２ｔだけ入力クロックに対して遅延している。
ＳＷ４が閉成され、スイッチＳＷ５，ＳＷ６が開放して
いる。今、２４４ゲート一つの遅延量をΔｔとすると、
この状態では、フィードバック入力信号は１４４ゲート
を二つ（ゲート３４、３５）通っている状態であり、合
計でΔ２ｔだけ入力クロックに対して遅延している。
【００３５】従って、ＶＣＯ３３から出力されるクロッ
クの位相は入力クロックに対してΔ２ｔ進むことにな
る。
クの位相は入力クロックに対してΔ２ｔ進むことにな
る。
【００３６】次に、スイッチＳＷ１，ＳＷ２を開放し、
ＳＷ５を閉成すると、フィードバック入力信号はゲート
３４のみを通過するようになり、Δｔだけ遅延する。従
って、出力クロックの位相は入力クロックに対してΔｔ
だけ進む。
ＳＷ５を閉成すると、フィードバック入力信号はゲート
３４のみを通過するようになり、Δｔだけ遅延する。従
って、出力クロックの位相は入力クロックに対してΔｔ
だけ進む。
【００３７】また、スイッチＳＷ１〜ＳＷ４をすべて開
放し、ＳＷ５，ＳＷ６を閉成すればフィードバック入力
信号に遅延が生じないようになり、出力クロックの位相
は入力クロックと同じになる。
放し、ＳＷ５，ＳＷ６を閉成すればフィードバック入力
信号に遅延が生じないようになり、出力クロックの位相
は入力クロックと同じになる。
【００３８】これら各スイッチＳＷ１〜ＳＷ６を前述の
ように制御回路１６により制御することで、入力クロッ
クのばらつきが比較的少ない場合にはより簡単な回路構
成でクロックの位相を調整することができる。
ように制御回路１６により制御することで、入力クロッ
クのばらつきが比較的少ない場合にはより簡単な回路構
成でクロックの位相を調整することができる。
【００３９】図６は本発明の更に他の実施形態を示す図
である。
である。
【００４０】図において、ＶＣＯ４３の出力信号は遅延
回路４４を介して位相比較器４５に供給される。
回路４４を介して位相比較器４５に供給される。
【００４１】また、ＶＣＯ４７の出力信号はフィードバ
ック入力信号Ａとして位相比較器４１に出力されるとと
もに、遅延回路４８を介してフィードバック入力信号Ｂ
として位相比較器４５に出力される。
ック入力信号Ａとして位相比較器４１に出力されるとと
もに、遅延回路４８を介してフィードバック入力信号Ｂ
として位相比較器４５に出力される。
【００４２】従って、遅延回路４４の遅延量を制御する
ことにより出力クロックの位相の進み量を制御すること
ができる。
ことにより出力クロックの位相の進み量を制御すること
ができる。
【００４３】また、遅延回路４８のによりＶＣＯ４７の
出力信号を遅延させた場合、位相比較器に供給されるフ
ィードバック入力信号Ｂの位相は遅延回路４４の出力信
号に対して遅れることになる。従って、位相比較器４
５、ＬＰＦ４６及びＶＣＯ４７からなるＰＬＬ回路は、
ＶＣＯ４７の出力信号の位相を進める様に動作する。
出力信号を遅延させた場合、位相比較器に供給されるフ
ィードバック入力信号Ｂの位相は遅延回路４４の出力信
号に対して遅れることになる。従って、位相比較器４
５、ＬＰＦ４６及びＶＣＯ４７からなるＰＬＬ回路は、
ＶＣＯ４７の出力信号の位相を進める様に動作する。
【００４４】ＶＣＯ４７の出力信号、即ちフィードバッ
ク入力信号Ａの位相が進んだ場合、位相比較器４１、Ｌ
ＰＦ４２及びＶＣＯ４３からなるＰＬＬ回路はフィード
バック入力信号Ａと入力クロックとの位相を合わせるよ
うに動作し、出力クロックの位相を入力クロックに対し
て遅らせる。
ク入力信号Ａの位相が進んだ場合、位相比較器４１、Ｌ
ＰＦ４２及びＶＣＯ４３からなるＰＬＬ回路はフィード
バック入力信号Ａと入力クロックとの位相を合わせるよ
うに動作し、出力クロックの位相を入力クロックに対し
て遅らせる。
【００４５】そして、これら遅延回路４４及び遅延回路
４８の遅延量を前述のように制御回路１６により制御す
ることで、出力クロックの位相を最適に制御することが
できる。
４８の遅延量を前述のように制御回路１６により制御す
ることで、出力クロックの位相を最適に制御することが
できる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
フィードバック信号の位相を入力データと入力クロック
との位相差に基づいて制御しているため、簡単な構成で
最適なクロックを得ることができる。
フィードバック信号の位相を入力データと入力クロック
との位相差に基づいて制御しているため、簡単な構成で
最適なクロックを得ることができる。
【図１】本発明の実施形態としてのクロック発生装置の
構成を示す図である。
構成を示す図である。
【図２】図１の装置で扱う信号の様子を示す図である。
【図３】図１の装置の動作を説明するための図である。
【図４】図１におけるタイミング検知回路の構成を示す
図である。
図である。
【図５】本発明の他の実施形態としてのクロック発生装
置の構成を示す図である。
置の構成を示す図である。
【図６】本発明の更に他の実施形態としてのクロック発
生装置の構成を示す図である。
生装置の構成を示す図である。
１４ 遅延回路 １５ タイミング検知回路 １６ 制御回路 １７ 遅延回路 １００ ＰＬＬ回路
Claims (9)
- 【請求項１】 データとともにクロックを入力し、前記
入力クロックに位相同期した出力クロックを得る装置で
あって、 前記入力クロックとフィードバック信号とが供給され、
前記入力クロックとフィードバック信号との位相差を検
出する位相差検出手段と、 前記位相差検出手段の検出出力に応じた周波数の信号を
発生する発振手段と、 前記発振手段の出力信号を用いて前記出力クロックを得
る出力手段と、 前記発振手段から出力された信号を遅延し、前記フィー
ドバック信号として前記位相比較手段に供給する遅延手
段と、 前記入力データと前記入力クロックとの位相差に基づい
て前記遅延手段の遅延量を制御する制御手段とを備える
クロック発生装置。 - 【請求項２】 前記出力手段は、前記発振手段から出力
された信号を遅延して前記出力クロックとして出力する
第２の遅延手段を含むことを特徴とする請求項１に記載
のクロック発生装置。 - 【請求項３】 前記制御手段は前記第２の遅延手段の遅
延量も制御する事を特徴とする請求項２に記載のクロッ
ク発生装置。 - 【請求項４】 前記制御手段は、前記出力クロックの位
相の進み量を制御する場合には前記遅延手段の遅延量を
変更し、前記出力クロックの位相の遅延量を制御する場
合には前記第２の遅延手段の遅延量を制御することを特
徴とする請求項３に記載のクロック発生装置。 - 【請求項５】 前記制御手段は、前記入力クロックと前
記入力データとの位相差が所定の値になるように前記遅
延量を制御することを特徴とする請求項１に記載のクロ
ック発生装置。 - 【請求項６】 複数種類のデータとクロックとを入力す
ることを特徴とする請求項１に記載のクロック発生装
置。 - 【請求項７】 前記入力データは前記出力クロックによ
りサンプリングされるべきデータであることを特徴とす
る請求項１に記載のクロック発生装置。 - 【請求項８】 データとともにクロックを入力し、前記
入力クロックに位相同期した出力クロックを得る装置で
あって、 前記入力クロックが入力され、前記入力クロックに位相
同期した出力クロックを発生するＰＬＬ回路と、 前記入力クロックと前記入力データとの位相差に基づい
て前記ＰＬＬ回路のフィードバック信号の位相を制御す
る制御手段とを備えるクロック発生装置。 - 【請求項９】 データとともにクロックを入力し、前記
入力クロックに位相同期した出力クロックを得る装置で
あって、 前記入力クロックと第１のフィードバック信号とが供給
され、前記入力クロックと第１のフィードバック信号と
の位相差を検出する第１の位相差検出手段と、 前記第１の位相差検出手段の出力に応じた周波数の信号
を発生する第１の発振手段と、 前記第１の発振手段の出力信号を用いて前記出力クロッ
クを得る出力手段と、 前記第１の発振手段の出力信号の位相を遅延させる第１
の遅延手段と、 前記第１の遅延手段の出力信号と第２のフィードバック
信号とが供給され、前記第１の遅延手段の出力信号と前
記第２のフィードバック信号との位相差を検出する第２
の位相差検出手段と、 前記第２の位相差検出手段の出力に応じた周波数の信号
を発生し、前記第１のフィードバック信号として出力す
る第２の発振手段と、 前記第２の発振手段の出力信号の位相を遅延させて前記
第２のフィードバック信号として出力する第２の遅延手
段と、 前記入力クロックと前記入力データとの位相差に基づい
て前記第１及び第２の遅延手段の遅延量をそれぞれ制御
する制御手段とを備えるクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071729A JPH10268964A (ja) | 1997-03-25 | 1997-03-25 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071729A JPH10268964A (ja) | 1997-03-25 | 1997-03-25 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268964A true JPH10268964A (ja) | 1998-10-09 |
Family
ID=13468911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9071729A Withdrawn JPH10268964A (ja) | 1997-03-25 | 1997-03-25 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10268964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018174414A (ja) * | 2017-03-31 | 2018-11-08 | スミダコーポレーション株式会社 | 位相調整回路、インバータ回路及び給電装置 |
-
1997
- 1997-03-25 JP JP9071729A patent/JPH10268964A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018174414A (ja) * | 2017-03-31 | 2018-11-08 | スミダコーポレーション株式会社 | 位相調整回路、インバータ回路及び給電装置 |
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