JPH10268830A

JPH10268830A - 放電表示装置

Info

Publication number: JPH10268830A
Application number: JP9075754A
Authority: JP
Inventors: Tsutomu Eto; 力江藤; Noriyuki Tomimatsu; 則行冨松; Kazuo Yoshioka; 加寿夫吉岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】スイッチングロスの低減又は耐電圧の低減に
より、Ｘライン、Ｙラインの駆動回路を安価な部品、少
ない部品で構成し、小型で安価な放電表示装置を提供す
ることを目的とする。【解決手段】書込パルスＰＸＷを生成するＸライン書
込パルス発生回路２と、維持パルスＰＸＳを生成するＸ
ライン維持パルス発生回路３と、書込パルスＰＸＷをス
イッチングする第一のスイッチング手段６０ａ、６０ｂ
及び維持パルスＰＸＳをスイッチングする第二のスイッ
チング手段６１ａ、６１ｂを有し、これらのスイッチン
グ手段の出力を合成し、Ｘライン駆動信号ＰＸＯ（ｎ）
を生成する複数のＸラインパルス選択回路６とを備え、
第一のスイッチング手段６０ａ、６０ｂ及び第二のスイ
ッチング手段６１ａ、６１ｂは、その入力電圧及び出力
電圧が略同一の場合にオン又はオフする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、放電表示装置に係
り、さらに詳しくは、放電ランプをマトリックス状に配
置した画像表示装置の駆動回路に関するものである。

【０００２】

【従来の技術】複数のランプをマトリクス状に配置した
従来の表示装置が、特開昭５６−１９９６号公報等に開
示されている。図１７は、従来の表示装置の一構成例を
示した図である。図中のＬＰはランプ、ＳＲはランプに
対応して配置されたサイリスタであり、ランプＬＰ及び
サイリスタＳＲは、行方向にｍ個、列方向にｎ個の（ｍ
×ｎ）のマトリックス構成になっている。なお、各回路
ＬＰ、ＳＲに併記されているカッコ内の数字は、マトリ
ックス内における位置を示している。

【０００３】また図１７において、ＲＴ及びＣＴは、そ
れぞれ行及び列の点呼回路用トランジスタである。トラ
ンジスタＲＴは行制御回路ＲＳにより制御され、トラン
ジスタＣＴは列制御回路ＣＳにより制御される。なお、
行制御回路ＲＳおよび列制御回路ＣＳに併記されている
括弧内の数字はそれぞれ行番号及び列番号に対応してい
る。またＥＴは行対応に配置されたサイリスタの消弧駆
動用トランジスタであり、行選択回路ＲＳにより制御さ
れる。

【０００４】任意のランプＬＰ（ｉ、ｊ）を点灯させる
場合、共通制御回路ＣＴＲは行制御回路ＲＳ（ｉ）およ
び列制御回路ＣＳ（ｊ）を介して、対応するｉ番目のト
ランジスタＲＴ（ｉ）及びｊ番めのトランジスタＣＴ
（ｊ）を共に“ＯＮ”状態にして、サイリスタＳＲ
（ｉ、ｊ）のゲートの電位を＋５Ｖ、またカソードの電
位を０ＶにしてサイリスタＳＲ（ｉ、ｊ）を導通状態に
する。

【０００５】サイリスタＳＲ（ｉ、ｊ）のアノードに
は、ランプＬＰ（ｉ、ｊ）及び抵抗を介して、＋１０Ｖ
の電源が接続されている。このため、一旦、導通状態と
なったサイリスタＳＲ（ｉ、ｊ）は自己保持を行い、ト
ランジスタＲＴ（ｉ）及びＣＴ（ｊ）をともにオフ状態
にしてもランプＬＰ（ｉ、ｊ）はダイオードＤ（ｊ）を
介して約５Ｖが印加され、点灯状態を保持する。

【０００６】ランプＬＰ（ｉ、ｊ）を消灯させる場合、
行選択回路ＲＳ（ｉ）はトランジスタＥＴ（ｉ）を駆動
してトランジスタＥＴ（ｉ）をオン状態にすると、サイ
リスタＳＲ（ｉ、ｊ）のアノードは０Ｖに接続され、か
つ、カソードには＋５Ｖの電源が接続されている。この
ため、サイリスタＳＲ（ｉ、ｊ）は逆バイアス状態にな
り、サイリスタＳＲ（ｉ、ｊ）は消弧されて非導通状態
になり、ランプＬＰ（ｉ、ｊ）は消灯する。

【０００７】また、本願の発明者らは、特願平８−１１
３８５３号において表示装置に関する発明を開示してい
る。図１８は、マトリックス状に接続された蛍光ランプ
を駆動する従来の放電表示装置の一構成例を示した図で
ある。この放電表示装置では、４本のＹラインＹｉ〜Ｙ
ｌ、７本のＸライン７個Ｘｉ〜Ｘｏにより、４×７個の
マトリックス状に接続された蛍光ランプＬを駆動してい
る。

【０００８】図１８において、１０はＸラインの書込パ
ルス電圧のための直流電源、１１はＸラインの維持パル
ス電圧のための直流電源、１２はＹラインの維持パルス
電圧のための直流電源、１３はＹラインの書込パルス電
圧のための直流電源である。また、６ＡはＸラインの駆
動回路、７ＡはＹラインの駆動回路、８Ａは駆動回路６
Ａ、７Ａを制御するための制御回路であり、各Ｘライン
駆動回路６Ａに３つ、各Ｙライン駆動回路７Ａに３つの
制御信号を出力し、この例では合計で３３の信号を出力
する。Ｌはマトリックス状に配線された蛍光ランプであ
る。

【０００９】図１９は、蛍光ランプＬの駆動電圧波形を
示したタイミングチャートであり、図中の（ａ）〜
（ｃ）は、順にＸライン（デ−タ側）、Ｙｉライン（走
査側）、Ｙｊライン（走査側）に印加される電圧波形及
びＸ−Ｙｉライン間、Ｘ−Ｙｊライン間の電圧波形を示
している。なお、ＹｊラインはＹｉラインの隣のライン
であるものとする。

【００１０】図中のＰＸＳ、ＰＹＳは、それぞれＸライ
ン用、Ｙライン用の維持パルスであり、ＰＸＷ、ＰＹＷ
は、それぞれＸライン用、Ｙライン用の書込パルスであ
る。デ−タ側であるＸラインは、表示内容に応じてＸラ
イン書込パルスＰＸＷが印加され、それ以外のときはＸ
ライン維持パルスＰＸＳが印加される。ここでＰＸＷの
波高値は、安定した表示を得るためＰＸＳの波高値より
十分に高くしてある。また、走査側のＹラインは各動作
期間に応じて、正負の電圧パルスが印加される。

【００１１】この結果、Ｘ−Ｙｉライン間、Ｘ−Ｙｊラ
イン間の電圧波形は、図１９の（ｅ）、（ｆ）に示すも
のとなる。ＰＸＷとＰＹＷを積み重ねた波高値Ｈは、放
電ランプＬの放電開始電圧より十分高く、ＰＹＳの印加
されていない期間に与えられる電圧は、放電を維持する
のに必要な電圧よりも低い。このため、Ｘ−Ｙｉライン
の交点の画素（放電ランプＬ）は、書込期間に放電発光
を開始した後、維持期間を経て、消去期間に放電発光を
停止する。次表は、この放電表示装置において、各Ｘラ
イン及びＹラインに印可されるパルスと、蛍光ランプの
状態との関係を示したものである。

【００１２】

【表１】

【００１３】実際に画像を表示する場合には、Ｙライン
に印可するパルスを走査信号とし、Ｘラインに印加する
パルスをデータ信号とする。図１８の蛍光ランプＬ
（ｉ、ｉ）が消灯した状態において、Ｙｉラインに書込
パルスＰＹＷを印可し、同じタイミングでＸｉラインに
書込パルスＰＸＷを印可すると、蛍光ランプＬ（ｉ、
ｉ）は放電を開始する。次に、Ｙｉラインに維持パルス
ＰＹＳを印可すると、蛍光ランプＬ（ｉ、ｉ）はＸｉラ
インに印可されるパルスが書込パルスＰＸＷ、維持パル
スＰＸＳの何れであっても点灯を維持する。その後、Ｙ
ｉに消去パルスとして電位を０Ｖに固定すると、蛍光ラ
ンプＬ（ｉ、ｉ）はＸｉラインに印可されるパルスが書
込パルスＰＸＷ、維持パルスＰＸＳの何れであっても消
灯する。

【００１４】一方、蛍光ランプＬ（ｉ、ｉ）が消灯した
状態で、Ｙｉラインに書込パルスＰＹＷを印可し、同じ
タイミングでＸｉ維持パルスＰＸＳを印可した場合に
は、蛍光ランプＬ（ｉ、ｉ）は消灯したままである。こ
のため、次にＹｉラインに維持パルスＰＹＳを印可して
も、蛍光ランプＬ（ｉ、ｉ）は消灯を維持し、その後Ｙ
ｉラインを消去パルスにするため電位を０Ｖに固定して
も、そのまま消灯を維持する。

【００１５】図２０は、多階調の画像を表示する場合に
各ラインに印加されるパルスの一例を示した図である。
ここでは、各画素（蛍光ランプ）のデータが２ビットで
表される４階調の画像を表示するものとする。

【００１６】図２１は、各蛍光ランプの画像データを２
進数で示した図である。蛍光ランプＬ（ｉ、ｉ）は
「３」の輝度で、蛍光ランプＬ（ｉ、ｊ）は「２」の輝
度で、蛍光ランプＬ（ｊ、ｉ）は「１」の輝度で、蛍光
ランプＬ（ｊ、ｊ）は「０」の輝度（発光しない）で、
それぞれ発光することを示している。

【００１７】画像データが２ビットの場合、輝度「１」
のフィールドと輝度「２」のフィールドの２つのサブフ
ィールドを準備し、２つのサブフィールドの放電発光を
個別に制御することで輝度「０」〜輝度「３」の４階調
の輝度を実現する。例えば、輝度「３」の場合には輝度
「１」と輝度「２」の両方のサブフィールドで放電発光
を行い、輝度「２」の場合には輝度「２」のサブフィー
ルドでのみ放電発光を行う。

【００１８】図２０の期間１では、書込ラインにＹｉラ
インを選択し、Ｙｉラインに書込パルスＰＹＷを印可
し、Ｙｊ、Ｙｋラインには何もパルスを印可しない。ま
た、Ｘｉラインには、Ｌ（ｉ、ｉ）のデータＤ１が
「１」であれば書込パルスＰＸＷを印可する一方、デー
タＤ１が「０」であれば維持パルスＰＸＳを印可する。
ここでは、データＤ１が「１」であるから、書込パルス
ＰＸＷが印可され、Ｌ（ｉ、ｉ）は放電を開始する。

【００１９】また、Ｘｊラインには、Ｌ（ｊ、ｉ）のデ
ータＤ１が「１」であれば、書込パルスＰＸＷを印可
し、データＤ１が「０」であれば維持パルスＰＸＳを印
可する。ここでは、データＤ１は「０」であるから、維
持パルスＰＸＳが印可され、Ｌ（ｊ、ｉ）は消灯したま
まになる。

【００２０】期間２では、書込ラインにＹｊラインを選
択し、維持ラインをＹｉラインとする。Ｙｊラインに書
込パルスＰＹＷを、Ｙｉには維持パルスＰＹＳを印可
し、Ｙｋ、Ｙｌラインにはパルスを印可しない。また、
Ｘｉラインには、Ｌ（ｉ、ｊ）のデータＤ１が「１」で
あるから、書込パルスＰＸＷが印可され、蛍光ランプＬ
（ｉ、ｊ）は放電を開始する。Ｘｊラインには、Ｌ
（ｊ、ｊ）のデータＤ１が「０」であるため、維持パル
スＰＸＳを印可する。従って、Ｌ（ｊ、ｊ）は消灯した
ままとなる。

【００２１】また、Ｌ（ｉ、ｉ）については、Ｙｉライ
ンに維持パルスＰＹＳ、Ｘｉラインに維持パルスＰＸＳ
が印可されることになるため、放電を維持する。また、
Ｌ（ｊ、ｉ）については、Ｙｉラインに書込パルスＰＹ
Ｗ、Ｘｊラインに維持パルスＰＸＳが印可されるので消
灯したままとなる。

【００２２】期間３では、書込ラインにＹｋラインを選
択し、維持ラインをＹｊラインとし、消去ラインをＹｉ
ラインとする。Ｙｋラインに書込パルスＰＹＷを印可
し、Ｙｊには維持パルスＰＹＳを印可し、Ｙｉ、Ｙｌラ
インにはパルスを印可しない。一方、Ｘｉ、Ｘｊライン
には、それぞれＬ（ｉ、ｋ）、Ｌ（ｊ、ｋ）のデータＤ
１に応じたパルスが印可される。

【００２３】この結果、Ｌ（ｉ、ｉ）については、Ｘラ
イン維持パルスＰＸＳのみが印可され消灯する。Ｌ
（ｉ、ｊ）については、Ｙライン維持パルスＰＹＳとＸ
ライン維持パルスＰＸＳが印可され放電を維持する。Ｌ
（ｊ、ｉ）については、Ｘライン書込パルスＰＸＷのみ
が印可され消灯したままである。Ｌ（ｊ、ｊ）について
は、Ｙライン維持パルスＰＹＳとＸライン書込パルスＰ
ＸＷが印可され消灯したままとなる。

【００２４】期間４では、書込ラインにＹｌラインを選
択し、維持ラインをＹｋラインとし、消去ラインをＹｊ
ラインとする。Ｙｌラインに書込パルスＰＹＷを印可
し、Ｙｋには維持パルスＰＹＳを印可し、Ｙｉ、Ｙｊに
はパルスを印可しない。Ｘｉ、Ｘｊラインには、それぞ
れＬ（ｉ、ｌ）、Ｌ（ｊ、ｌ）のデータＤ１に応じたパ
ルスが印可される。

【００２５】この結果、Ｌ（ｉ、ｉ）については、Ｘラ
イン書込パルスＰＸＷのみが印可され消灯したままとな
る。Ｌ（ｉ、ｊ）についても、Ｘライン書込パルスＰＸ
Ｗのみが印可され消灯する。Ｌ（ｊ、ｉ）、Ｌ（ｊ、
ｊ）についても、Ｘライン書込パルスＰＸＷのみが印可
され消灯したままになる。

【００２６】期間５では、書込ラインはなく、維持ライ
ンをＹｌラインとし、消去ラインをＹｋラインとする。
Ｙｌラインに維持パルスＰＹＳを印可し、Ｙｌ，Ｙｉ、
Ｙｊにはパルスを印可しない。Ｘラインには無条件に維
持パルスＰＸＳを印加する。この結果、４個の蛍光ラン
プＬ（ｉ、ｉ）、Ｌ（ｉ、ｊ）、Ｌ（ｊ、ｉ）、Ｌ
（ｊ、ｊ）について、Ｘライン維持パルスＰＸＳのみが
印可され、これらの蛍光ランプは消灯したままとなる。

【００２７】以上の期間１から期間６までの動作によ
り、輝度「２」のサブフィールドが完成し、蛍光ランプ
Ｌ（ｉ、ｉ）、Ｌ（ｉ、ｊ）が２期間分だけ放電発光
し、Ｌ（ｊ、ｉ）、Ｌ（ｊ、ｊ）は発光しなかった。

【００２８】同様にして、期間６以降では、輝度「１」
のサブフィールドが始まり、Ｌ（ｉ、ｉ）、Ｌ（ｊ、
ｉ）が１期間分だけ放電発光する。このため、輝度
「２」のサブフィールドと輝度「１」のサブフィールド
を合わせると、Ｌ（ｉ、ｉ）が３期間分、Ｌ（ｉ、ｊ）
が２期間分、Ｌ（ｊ、ｉ）が１期間分それぞれ発光し、
Ｌ（ｊ、ｊ）は発光していない。

【００２９】この２つのサブフィールドの走査が、１０
ｍｓｅｃ以下の短い時間で完了するようにすれば、発光
の点滅が肉眼で判別できないため発光期間の違いは肉眼
では輝度の差として感じられ、画像データに応じた輝度
が得られる。

【００３０】次に、図１８に示した放電表示装置を構成
する各回路の構成について説明する。図２２は、Ｘライ
ン駆動回路６Ａの構成を示した図である。Ｘライン駆動
回路６Ａは、Ｘライン書込電圧＋ＸＷ用、Ｘライン維持
電圧＋ＸＳ用、０Ｖ用の３つのスイッチング回路から構
成される。

【００３１】図中の６５ａ、６５ｂ、６６ａ、６６ｂ、
６７は、いずれも＋ＸＷ（Ｖ）と＋ＸＳ（Ｖ）の高い方
の耐電圧（ここでは７００Ｖ）を持つＦＥＴであり、６
５１、６６１、６７０は、各ＦＥＴのゲートをドライブ
するためのドライバ回路である。また、６５２、６６２
は、制御回路８Ａとは絶縁された１２Ｖの直流電源であ
り、６５０、６６０はフォトカプラである。

【００３２】ここで、書込電圧用と維持電圧用のＦＥＴ
６５ｂ、６６ｂのソース端子の電位は０Ｖから＋ＸＷ又
は＋ＸＳまで変動するため、フォトカプラによる絶縁が
必要であるが、０Ｖ用のＦＥＴ６７のソース端子の電位
は０Ｖのまま変動しないため、フォトカプラによる絶縁
が必要ない。

【００３３】また、ここでは＋ＸＷと＋ＸＳが同電位で
あり、ＦＥＴ６５ａ、６６ａを省略すると、Ｘライン書
込電圧用ＦＥＴがオンしている場合に、例えば、ノイズ
などの影響で＋ＸＷが上昇すると、Ｘライン維持電圧用
のＦＥＴ６６ｂの寄生ダイオードを通じて＋ＸＷ側と＋
ＸＳ側が導通してしまう恐れがある。Ｘライン維持電圧
用ＦＥＴがオンしている場合に、Ｘライン維持電圧＋Ｘ
Ｓが上昇した場合も同様である。

【００３４】これを避けるために、Ｘライン書込電圧用
の回路とＸライン維持電圧用の回路にはそれぞれＦＥＴ
６５ａ、６６ａが追加されている。この様な構成によ
り、各ＦＥＴは、制御回路８Ａより入力される制御信号
が、高レベル（５Ｖ）のときにオンし、低レベル（０
Ｖ）のときにオフする。

【００３５】図２３は、図１８に示したＹライン駆動回
路７Ａの構成を示した図である。Ｙライン維持電圧＋Ｙ
Ｓ用、Ｙライン書込電圧−ＹＷ用、０Ｖ用の３つのスイ
ッチング回路から構成される。

【００３６】図中の７５、７６、７７ａ、７７ｂはＹＳ
＋ＹＷの耐電圧（ここでは、５００Ｖ＋７００Ｖ＝１２
００Ｖ）を持つＦＥＴである。Ｙライン駆動回路７Ａで
は０Ｖ用の回路には２つのＦＥＴが用いられている。こ
れらのＦＥＴは、図２２に示したＸライン書込パルス電
圧発生回路６ＡのＦＥＴと同様、制御回路８Ａから入力
される制御信号が高レベル（５Ｖ）のときにオンし、低
レベル（０Ｖ）のときにオフする。

【００３７】図２４は、図１８、２２及び２３に示した
放電表示装置の各部の信号波形を示すタイミングチャー
トである。図２４は、図２０の期間１から期間３の蛍光
ランプＬ（ｉ、ｊ）の駆動波形を発生する過程を示して
おり、放電を開始する期間を書込期間、放電を維持する
期間を維持期間、放電を消灯させる期間を消去期間とし
ている。

【００３８】＋ＸＷはＸライン書込用の直流電圧，＋Ｘ
ＳはＸライン維持用の直流電圧、＋ＹＳはＹライン維持
用の直流電圧、−ＹＷはＹライン書込用の直流電圧であ
る。ここでは、それぞれ＋ＸＷ（Ｖ）＝７００Ｖ、＋Ｘ
Ｓ（Ｖ）＝７００Ｖ、＋ＹＳ（Ｖ）＝５００Ｖ、−ＹＷ
（Ｖ）＝−７００Ｖであるものとする。

【００３９】ｒＸＳ（ｎ）はＸライン維持制御信号、ｒ
ＸＷ（ｎ）はＸライン書込制御信号、ｒＸ０（ｎ）はＸ
ライン０Ｖ制御信号である。また、ｒＹＳ（ｎ）はＹラ
イン維持制御信号，ｒＹＷ（ｎ）はＹライン書込制御信
号、ｒＹ０（ｎ）はＹライン０Ｖ制御信号である。ＰＸ
Ｏ（ｎ）は、蛍光ランプＬの外部電極に加えられるＸラ
イン駆動信号の電圧波形であり、ＰＹＯ（ｎ）は蛍光ラ
ンプの内部電極に加えられるＹライン駆動信号の電圧波
形である。ＰＸＹ（ｎ）は蛍光ランプに加えられる電圧
波形であり、外部電極と内部電極間の電位差である。

【００４０】まず、直流電源１０〜１３において、蛍光
ランプの放電開始、維持、消灯に必要な４種類の直流電
圧であるＸライン書込電圧＋ＸＷ、Ｘライン維持電圧＋
ＸＳ、Ｙライン書込電圧−ＹＷ、Ｙライン維持電圧＋Ｙ
Ｓを生成する。

【００４１】図２２のＸライン駆動回路６Ａにおいて、
制御信号ｒＸＷ（ｎ）が高レベル（５Ｖ）の場合には、
フォトカプラ６５０のＬＥＤに電流が流れず、フォトカ
プラ６５０の出力段のトランジスタはオフになる。フォ
トカプラ６５０の出力は抵抗器でプルアップされている
ため、この時、ゲートドライバ６５１の入力は＋１２Ｖ
になり、ＦＥＴ６５ａ、６５ｂのゲートを短時間で約＋
１２Ｖまで充電して、ＦＥＴ６５ａ、６５ｂをオンさせ
る。

【００４２】一方、制御信号ｒＸＷ（ｎ）が低レベル
（０Ｖ）の場合には、フォトカプラ６５０のＬＥＤに電
流が流れ、フォトカプラ６５０の出力段のトランジスタ
はオンになる。このため、ゲートドライバ６５１の入力
は０Ｖになり、ＦＥＴ６５ａ、６５ｂのゲートを０Ｖま
で急速に放電して、ＦＥＴ６５ａ、６５ｂをオフさせ
る。Ｘライン維持電圧用回路６６Ｄ、６６ａ、６６ｂ
も、制御信号ｒＸＳ（ｎ）に基づいて同様に動作する。

【００４３】また、Ｘライン０Ｖ用回路では、制御信号
ｒＸ０（ｎ）がそのままゲートドライバ６７０の入力に
伝わる。このため、制御信号ｒＸ０（ｎ）が高レベル
（５Ｖ）の場合には、ゲートドライバ６７０は入力が＋
５Ｖになり、ＦＥＴ６７のゲートを短時間で＋１２Ｖに
充電して、ＦＥＴ６７をオンさせる。一方、制御信号ｒ
Ｘ０（ｎ）が低レベル（０Ｖ）の場合には、ゲートドラ
イバ６７０はＦＥＴ６７のゲートを０Ｖまで急速に放電
して、ＦＥＴ６７をオフさせる。

【００４４】この様にして、Ｘライン駆動回路６Ａは、
制御信号ｒＸＷ（ｎ）、ｒＸＳ（ｎ）、ｒＸ０（ｎ）に
基づいて、Ｘライン書込直流電圧＋ＸＷ、Ｘライン維持
直流電圧＋ＸＳからＸライン駆動信号ＰＸＯ（ｎ）を生
成する。図２４の（ａ）〜（ｆ）は、この様子を示した
ものである。

【００４５】同様にして、Ｙライン駆動回路７Ａは、制
御信号ｒＹＷ（ｎ）、ｒＹＳ（ｎ）、ｒＹ０（ｎ）に基
づいて、Ｙライン書込直流電圧＋ＹＷ、Ｘライン維持直
流電圧＋ＹＳからＹライン駆動信号ＰＹＯ（ｎ）を生成
する。図２４の（ｇ）〜（ｌ）は、この様子を示したも
のである。

【００４６】以上の様にして、Ｘライン駆動信号ＰＸＯ
（ｎ）とＹライン駆動信号ＰＹＯ（ｎ）が生成され、Ｘ
ライン駆動信号ＰＸＯ（ｎ）とＹライン駆動信号ＰＹＯ
（ｎ）の合成波形ＰＸＹ（ｎ）が、蛍光ランプに印加さ
れる。図２４の（ｆ）、（ｌ）、（ｍ）は、この様子を
示したものである。

【００４７】

【発明が解決しようとする課題】図１７に示した従来の
表示装置では、各行及び列毎に設けたサイリスタでラン
プの点灯に必要な電圧と電流をスイッチングしていたた
め各行及び列毎に設けたサイリスタでスイッチングロス
が発生する。このスイッチングロスは電圧、電流、スイ
ッチング周波数の上昇にともない増えるため、ランプの
輝度を上げるために電圧と電流を増やしたり、また、動
きが速い映像を多階調で表示するためにスイッチング周
波数を上げたりすればスイッチングロスが増大する。こ
のため、全てのサイリスタに放熱器を取り付けて、スイ
ッチングロスによる熱を放出させることが必要になり、
装置の小型化、低価格化を図ることが困難であった。

【００４８】また、図１７に示した従来の表示装置は、
サイリスタにランプの駆動電圧がそのまま印加されるた
め、ランプの輝度を上げるために電圧を上げた場合に耐
電圧が高いサイリスタが必要であった。

【００４９】一方、図１８に示した従来の表示装置で
も、各行及び列毎に設けたＦＥＴでスイッチングしてい
たため、各行及び列毎に設けたＦＥＴでスイッチングロ
スが発生していた。しかも、Ｙライン駆動回路では１２
００Ｖもの耐電圧を持つ高価なＦＥＴが必要であった。

【００５０】本発明は、上記の事情に鑑みてなされたも
のであり、各Ｘライン及びＹラインの駆動回路を少ない
部品で構成し、小型で安価な放電表示装置を提供するこ
とを目的とする。また、各Ｘライン及びＹラインの駆動
回路内のスイッチング手段に要求される耐電圧を低減す
ることにより、安価な部品を用いて放電表示装置を構成
し、或いは、放電表示装置の信頼性、耐久性を向上させ
ることを目的とする。

【００５１】

【課題を解決するための手段】本発明による放電表示装
置は、２つの電極を有する放電ランプをマトリクス状に
配列し、所定の方向に配列された各放電ランプの一方の
電極を互いに接続してＸラインを構成し、書込パルス及
び維持パルスを含むＸライン駆動信号を各Ｘラインに印
加する放電表示装置であって、所定の直流電圧をスイッ
チングし、書込パルスを生成するＸライン書込パルス発
生回路と、所定の直流電圧をスイッチングし、維持パル
スを生成するＸライン維持パルス発生回路と、書込パル
スをスイッチングする第一のスイッチング手段及び維持
パルスをスイッチングする第二のスイッチング手段を有
し、これらのスイッチング手段の出力を合成し、Ｘライ
ン駆動信号を生成する複数のＸラインパルス選択回路と
を備え、第一のスイッチング手段及び第二のスイッチン
グ手段は、その入力電圧及び出力電圧が略同一の場合に
オン又はオフする構成とされる。

【００５２】また、本発明による放電表示装置は、Ｘラ
インパルス発生回路の第一のスイッチング手段及び第二
のスイッチング手段の入力電圧が略同一の場合に、第一
のスイッチング手段及び第二のスイッチング手段の一方
をオンさせるとともに、他方をオフさせる構成とされ
る。

【００５３】また、本発明による放電表示装置は、Ｘラ
インパルス選択回路が、第一のスイッチング手段を駆動
制御する第一の駆動回路と、第二のスイッチング手段を
駆動制御する第二の駆動回路とを備えて構成され、第一
の駆動回路及び第二の駆動回路は、スイッチング手段を
駆動するドライバ回路と、ソース端子がドライバ回路の
出力端子に接続され、ドレイン端子が前記スイッチング
手段の制御端子に接続され、ゲート端子に所定の電圧が
入力されるＦＥＴとにより構成される。

【００５４】また、本発明による放電表示装置は、全て
の放電ランプの消灯から、いずれかの放電ランプの書き
込みまでのブランク期間を検出し、ブランク期間中、Ｘ
ライン書込パルス発生回路における直流電圧のスイッチ
ングを停止させるブランク検出回路を備えて構成され
る。

【００５５】また、本発明による放電表示装置は、全て
の放電ランプの消灯から、いずれかの放電ランプの書き
込みまでのブランク期間を検出し、ブランク期間中、Ｘ
ライン維持パルス発生回路における直流電圧のスイッチ
ングを停止させるブランク検出回路を備えて構成され
る。

【００５６】また、本発明による放電表示装置は、２つ
の電極を有する放電ランプをマトリクス状に配列し、所
定の方向に配列された各放電ランプの一方の電極を互い
に接続してＹラインを構成し、書込パルス及び維持パル
スを含むとともに消去期間を有するＹライン駆動信号を
各Ｙラインに印加する放電表示装置であって、所定の直
流電圧をスイッチングし、維持パルスを生成するＹライ
ン維持パルス発生回路と、所定の直流電圧をスイッチン
グし、書込パルスを生成するＹライン書込パルス発生回
路と、維持パルスをスイッチングする第三のスイッチン
グ手段、書込パルスをスイッチングする第四のスイッチ
ング手段及び所定の直流電圧をスイッチングする第五の
スイッチング手段を有し、これらのスイッチング手段の
出力を合成してＹライン駆動信号を生成する複数のＹラ
インパルス選択回路とを備え、第三のスイッチング手
段、第四のスイッチング手段及び第五のスイッチング手
段は、その入力電圧及び出力電圧が略同一の場合にオン
又はオフする構成とされる。

【００５７】また、本発明による放電表示装置は、第三
のスイッチング手段、第四のスイッチング手段及び第五
のスイッチング手段は、いずれか２つのスイッチング手
段の入力電圧が略同一の場合に、一方のスイッチング手
段がオンされるとともに、他方のスイッチング手段がオ
フされる構成とされる。

【００５８】また、本発明による放電表示装置は、Ｙラ
イン書込パルス発生回路は、書込パルスを、Ｙライン維
持パルス発生回路において生成される維持パルスとは逆
極性の電圧パルスとして生成し、書込パルスの出力期間
が維持パルスの出力期間と重複しないタイミングで、書
込パルスを出力する構成とされる。

【００５９】また、本発明による放電表示装置は、２つ
の電極を有する放電ランプをマトリクス状に配列し、所
定の方向に配列された各放電ランプの一方の電極を互い
に接続してＹラインを構成し、書込パルス及び維持パル
スを含むとともに消去期間を有するＹライン駆動信号を
各Ｙラインに印加する放電表示装置であって、所定の直
流電圧をスイッチングし、維持パルスを生成するＹライ
ン維持パルス発生回路と、所定の直流電圧をスイッチン
グして書込パルスを生成し、書込パルスの出力期間が維
持パルスの出力期間と重複しないタイミングで出力する
Ｙライン書込パルス発生回路と、維持パルスをスイッチ
ングする第三のスイッチング手段及び書込パルスをスイ
ッチングする第四のスイッチング手段を有し、各スイッ
チング手段の出力を合成してＹライン駆動信号を生成す
る複数のＹラインパルス選択回路とを備えて構成され
る。

【００６０】また、本発明による放電表示装置は、消去
期間において、Ｙライン維持パルス発生回路から維持パ
ルスが出力されている場合には、第三のスイッチング手
段がオフされているとともに、第四のスイッチング手段
がオンされており、Ｙライン書込パルス発生回路から書
込パルスが出力されている場合には、第三のスイッチン
グ手段がオンされているとともに、第四のスイッチング
手段がオフされている構成とされる。

【００６１】また、本発明による放電表示装置は、第三
のスイッチング手段及び第四のスイッチング手段の入力
電圧が略同一の場合に、一方のスイッチング手段がオン
されるとともに、他方のスイッチング手段がオフされる
構成とされる。

【００６２】また、本発明による放電表示装置は、全て
の放電ランプの消灯から、いずれかの放電ランプの書き
込みまでのブランク期間を検出し、ブランク期間中、Ｙ
ライン維持パルス発生回路における直流電圧のスイッチ
ングを停止させるブランク検出回路を備えて構成され
る。

【００６３】また、本発明による放電表示装置は、全て
の放電ランプの消灯から、いずれかの放電ランプの書き
込みまでのブランク期間を検出し、ブランク期間中、Ｙ
ライン書込パルス発生回路における直流電圧のスイッチ
ングを停止させるブランク検出回路を備えて構成され
る。

【００６４】

【発明の実施の形態】

実施の形態１．以下に、本発明の実施の形態１について
図を用いて説明する。図１は、実施の形態１による放電
表示装置の一構成例を示した図である。この放電表示装
置は、マトリックス状に接続された４×７個の蛍光ラン
プＬを、４本のＹラインＹｉ〜Ｙｌ及び７本のＸライン
Ｘｉ〜Ｘｏにより駆動するものであり、直流電源１０〜
１３が直流電圧を生成し、パルス発生回路２〜５がこの
直流電圧をパルス化し、パルス電圧選択回路６、７がこ
れらのパルス信号を選択的にＸライン、Ｙラインへ出力
することによって、各蛍光ランプＬを駆動する。

【００６５】直流電源１０、１１はともにＸラインを駆
動するための直流電源であり、直流電源１０がＸライン
書込電圧＋ＸＷを生成し、直流電源１１がＸライン維持
電圧＋ＸＳを生成する。一方、直流電源１２、１３はと
もにＹラインを駆動するための直流電源であり、直流電
源１２がＹライン維持電圧＋ＹＳを生成し、直流電源１
３がＹライン書込電圧−ＹＷを生成する。

【００６６】パルス発生回路２は、直流電源１０からの
書込電圧＋ＸＷに基づいて、Ｘラインの書込パルスＰＸ
Ｗを生成するスイッチング回路であり、パルス発生回路
３は、直流電源１１からの維持電圧＋ＸＳに基づいて、
Ｘラインの維持パルスＰＸＳを生成するスイッチング回
路である。パルス選択回路６は、これらの書込パルスＰ
ＸＷ及び維持パルスＰＸＳに基づいて、Ｘラインの駆動
波形を生成する回路であり、各Ｘラインごとに設けられ
ている。

【００６７】同様にして、パルス発生回路４は、直流電
源１２からの維持電圧＋ＹＳに基づいて、Ｙラインの維
持パルスＰＹＳを生成するスイッチング回路であり、パ
ルス発生回路５は、直流電源１３からの書込電圧−ＹＷ
に基づいて、Ｙラインの書込パルスＰＹＷを生成するス
イッチング回路である。パルス選択回路７は、これらの
維持パルスＰＹＳ及び書込パルスＰＹＷに基づいて、Ｙ
ラインの駆動波形を生成する回路であり、各Ｙラインご
とに設けられている。

【００６８】制御回路８は、上記パルス発生回路２〜５
及びパルス選択回路６、７を制御するための回路であ
り、Ｙライン用のパルス選択回路７に対し３つの制御信
号を出力し、他の回路２〜８に対しては２つの制御信号
を出力しており、この実施の形態では合計３４の制御信
号を出力する。なお、本明細書では制御信号名の頭文字
を「ｓ」とし、また、必要に応じてハイ・アクティブ
（正論理）の信号名の末尾に「Ｈ」を付し、ロー・アク
ティブ（負論理）の信号名の末尾に「Ｌ」を付してい
る。

【００６９】図２は、図１に示した蛍光ランプＬの構造
の一例を示した図である。この蛍光ランプＬは、封入さ
れた希ガスを放電させて点灯するランプであり、内部電
極Ｌ３と外部電極Ｌ４を備えて構成される。内部電極Ｌ
３は、ガラスバルブＬ２の端面部分からガラスバルブＬ
２内に挿入される一方、外部電極Ｌ４は、ガラスバルブ
Ｌ２の外面に設けられている。また、ガラスバルブＬ２
の内側面には、蛍光体層Ｌ５が形成され、ガラスバルブ
Ｌ２の上端には、透光性の光出力部Ｌ６が設けられ、ガ
ラスバルブＬ２の内部にはキセノンなどの希ガスが所定
の圧力で封入されている。

【００７０】図３は、図１に示したパルス発生回路２の
構成例を示した回路図である。パルス発生回路２は、Ｘ
ライン用の書込パルスＰＸＷを生成する回路であり、ス
イッチング素子としてのＦＥＴ２０、２１と、これらの
ＦＥＴのゲート端子を駆動するドライブ回路２０Ｄ、２
１Ｄにより構成される。ドライブ回路２０Ｄは、制御回
路８からの書込制御信号ｓＰＸＷＨに基づいて、ＦＥＴ
２０を制御し、ドライブ回路２１Ｄは、制御回路８から
の書込制御信号ｓＰＸＷＬに基づいて、ＦＥＴ２１を制
御する。

【００７１】ＦＥＴ２０は、ドレイン端子に直流電源１
０からの書込電圧＋ＸＷが印加され、ソース端子がパル
ス発生回路２の出力端子に接続されている。このため、
ゲート端子に＋１２Ｖを印加すれば、ソース、ドレイン
間が導通（オン）状態となり、各パルス選択回路６に対
し書込電圧＋ＸＷを出力する一方、ゲート端子の電位が
０Ｖであれば、ソース、ドレイン間は非導通（オフ）状
態となる。

【００７２】また、ＦＥＴ２１は、ソース端子が接地さ
れ、ドレイン端子が出力端子に接続されているため、ゲ
ート端子に＋１２Ｖを印加すればオンし、各パルス選択
回路６に対し０Ｖを出力する一方、ゲート端子の電位が
０Ｖであれば、ソース、ドレイン間は非導通状態とな
る。

【００７３】従って、これらのＦＥＴ２０、２１は、書
込電圧＋ＸＷ（例えば７００Ｖ）の耐電圧をもつＦＥＴ
であることが必要となる。また、ＦＥＴ２０のソース端
子の電位は０Ｖから＋ＸＷまで変化するため、ドライブ
回路２０Ｄは絶縁のためのフォトカプラ２００が必要と
なるが、ＦＥＴ２１のソース端子の電位は０Ｖであり変
動しないため、ドライブ回路２１Ｄでは、フォトカプラ
による絶縁を行う必要がない。同様の理由により、ドラ
イブ回路２０Ｄの電源２０２にのみ、制御回路８から絶
縁された１２Ｖの直流電源が使用されている。

【００７４】書込制御信号ｓＰＸＷＨがＨレベル（５
Ｖ）の場合には、ドライブ回路２０Ｄのフォトカプラ２
００のＬＥＤに電流が流れず、フォトカプラ２００の出
力段のトランジスタはオフとなる。フォトカプラ２００
の出力は抵抗器でプルアップされているため、前記トラ
ンジスタのオフにより、ゲートドライバ２０１の入力は
＋１２Ｖになり、ＦＥＴ２０のゲートは短時間で約＋１
２Ｖまで充電されて、ＦＥＴ２０はオンされる。

【００７５】一方、書込制御信号ｓＰＸＷＨが低レベル
（０Ｖ）の場合には、フォトカプラ２００のＬＥＤに電
流が流れ、フォトカプラ２００の出力段のトランジスタ
はオンとなる。このため、ゲートドライバ２０１の入力
は０Ｖになり、ＦＥＴ２０のゲートは急速に０Ｖまで放
電されて、ＦＥＴ２０はオフされる。

【００７６】また、ゲートドライバ２１０により構成さ
れるドライブ回路２１Ｄは、書込制御信号ｓＰＸＷＬが
高レベル（５Ｖ）の場合には、ＦＥＴ２０のゲートを短
時間で＋１２Ｖに充電してＦＥＴ２１をオンし、書込制
御信号ｓＰＸＷＬが低レベル（０Ｖ）の場合には、ＦＥ
Ｔ２１のゲートを短時間で０Ｖに放電して、ＦＥＴ２１
をオンする。

【００７７】図４は、図１に示したパルス発生回路３の
構成例を示した回路図である。パルス発生回路３は、Ｘ
ライン用の維持パルスＰＸＳを生成する回路であり、図
３に示したパルス発生回路２と同様の回路として構成さ
れ、制御回路８からの維持制御信号ｓＰＸＳＨ、ｓＰＸ
ＳＬに基づいて、＋ＸＳ又は０Ｖを出力する。

【００７８】図５は、図１に示したパルス発生回路４の
構成例を示した回路図である。パルス発生回路４は、Ｙ
ライン用の維持パルスＰＹＳを生成する回路であり、図
３に示したパルス発生回路２と同様の回路として構成さ
れ、制御回路８からの維持制御信号ｓＰＹＳＨ、ｓＰＹ
ＳＬに基づいて、＋ＹＳ又は０Ｖを出力する。

【００７９】図６は、図１に示したパルス発生回路５の
構成例を示した回路図である。パルス発生回路５はＹラ
イン用の書込パルスＰＹＷを生成する回路であり、図３
〜５に示したパルス発生回路２〜４と同様、スイッチン
グ素子としてのＦＥＴ５０、５１と、これらのゲート端
子を駆動するドライブ回路５０Ｄ、５１Ｄにより構成さ
れている。ところが、このパルス発生回路５へ入力され
る直流電源１３の出力電圧−ＹＷは負の電圧レベルであ
り、ＦＥＴ５０のソース端子の電位は−ＹＷから０Ｖま
で変化し、また、ＦＥＴ５１のソース端子の電位は−Ｙ
Ｗとなる。

【００８０】このため、ドライブ回路５０Ｄ、５１Ｄ
は、ともに図３に示したドライブ回路２０Ｄと同様の絶
縁型の回路として構成されており、制御回路８に対し書
込電圧−ＹＷを印加することなく、制御回路８からの書
込制御信号ｓＰＹＷＨ、ｓＰＹＷＬに基づいて、−ＹＷ
又は０Ｖを出力することができる。

【００８１】図７は、図１に示したパルス選択回路６の
構成例を示した回路図である。パルス選択回路６は、ス
イッチング素子としてのＦＥＴ６０ａ、６０ｂ、６１
ａ、６１ｂと、これらのＦＥＴのゲート端子を駆動する
ドライブ回路６０Ｄ、６１Ｄにより構成される。

【００８２】ドライブ回路６０Ｄは、制御回路８からの
書込選択制御信号ｓＸＷ（ｎ）に基づいて、ＦＥＴ６０
ａ及びＦＥＴ６０ｂを制御し、ドライブ回路６１Ｄは、
制御回路８からの維持選択制御信号ｓＸＳ（ｎ）に基づ
いて、ＦＥＴ６１ａ及びＦＥＴ６１ｂを制御する。な
お、パルス選択回路６は各Ｘラインごとに設けられてお
り、これらの制御信号に付された（ｎ）は、対応するＸ
ラインの番号を表したものである。

【００８３】このパルス選択回路６は、パルス発生回路
２、３から書込パルスＰＸＷ及び維持パルスＰＸＳが入
力され、＋ＸＷ、＋ＸＳ又は０Ｖが出力されるので、入
力側の電位よりも出力側の電位が高くなる場合がある。
このため、ＦＥＴの寄生ダイオードによる漏れ電流を考
慮する必要があり、ＦＥＴ６０ａとＦＥＴ６０ｂは、そ
の極性が反対となる様に直列に接続され、ＦＥＴ６１ａ
とＦＥＴ６１ｂもその極性が反対となる様に直列接続さ
れ、これらの接続点は、それぞれのドライバ回路６０
Ｄ、６１Ｄのグランドに接続されている。

【００８４】従って、制御信号ｓＸＷ（ｎ）が高レベル
（５Ｖ）の場合に、ＦＥＴ６０ａ、６０ｂがオンする一
方、低レベル（０Ｖ）の場合に、ＦＥＴ６０ａ、６０ｂ
がオフする。また、制御信号ｓＸＳ（ｎ）が高レベルの
場合に、ＦＥＴ６１ａ、６１ｂがオンする一方、低レベ
ルの場合に、ＦＥＴ６１ａ、６１ｂがオフする。

【００８５】また、各ＦＥＴ６０ａ、６０ｂ、６１ａ、
６１ｂのソース側の電位は、入力される書込パルス又は
維持パルスに応じて変動するため、ドライブ回路６０
Ｄ、６１Ｄは、ともに図３に示したドライブ回路２０Ｄ
と同様の絶縁型の回路として構成されている。

【００８６】図８は、図１に示したパルス選択回路７の
構成例を示した回路図である。パルス選択回路７は、書
込パルスＰＹＷ及び維持パルスＰＹＳに基づいて、Ｙラ
インの駆動信号を出力する回路であり、スイッチング素
子としてのＦＥＴ７０ａ、７０ｂ、７１ａ、７１ｂ、７
２ａ、７２ｂと、これらのＦＥＴのゲート端子を駆動す
るドライブ回路７０Ｄ、７１Ｄ、７２Ｄにより構成され
る。

【００８７】また、図７に示したパルス選択回路６と同
様、ＦＥＴ７０ａとＦＥＴ７０ｂ、ＦＥＴ７１ａとＦＥ
Ｔ７１ｂ、ＦＥＴ７２ａとＦＥＴ７２ｂは、それぞれ互
いの極性が反対となる様に直列に接続され、これらの接
続点は、それぞれのドライブ回路７０Ｄ、７１Ｄ、７２
Ｄのグランドに接続されている。

【００８８】そして、ドライブ回路７０Ｄは、維持選択
制御信号ｓＹＳ（ｎ）に基づいて、ＦＥＴ７０ａ及びＦ
ＥＴ７０ｂを制御し、ドライブ回路７１Ｄは、書込制御
信号ｓＹＷ（ｎ）に基づいて、ＦＥＴ７１ａ及びＦＥＴ
７１ｂを制御し、ドライブ回路７２Ｄは、消去選択制御
信号ｓＹＥ（ｎ）に基づいて、ＦＥＴ７２ａ及びＦＥＴ
７２ｂを制御する。

【００８９】即ち、制御信号ｓＹＳ（ｎ）が高レベル
（５Ｖ）の場合に、ＦＥＴ７０ａ、７０ｂがオンする一
方、低レベル（０Ｖ）の場合に、ＦＥＴ７０ａ、７０ｂ
がオフする。また、制御信号ｓＹＷ（ｎ）が高レベルの
場合に、ＦＥＴ７１ａ、７１ｂがオンする一方、低レベ
ルの場合に、ＦＥＴ７１ａ、７１ｂがオフする。さら
に、制御信号ｓＹＥ（ｎ）が高レベルの場合に、ＦＥＴ
７２ａ、７２ｂがオンする一方、低レベルの場合に、Ｆ
ＥＴ７２ａ、７２ｂがオフする。

【００９０】なお、パルス選択回路７は各Ｙラインごと
に設けられており、これらの制御信号に付された（ｎ）
は、対応するＹラインの番号を表したものである。ま
た、ドライブ回路７０Ｄ、７１Ｄ、７２Ｄは、ともに図
３に示したドライブ回路２０Ｄと同様の絶縁型の回路と
して構成されている。

【００９１】次に、この放電表示装置の動作について説
明する。図９〜図１１は、図１に示した放電表示装置の
各部の信号波形の一例を示したタイミングチャートであ
る。これらのタイミングチャートは、図２０の期間１か
ら期間３の蛍光ランプＬ（ｉ、ｉ）の駆動波形を発生す
る過程を示しており、放電を開始する期間を書込期間、
放電を維持する期間を維持期間、放電を消灯させる期間
を消去期間としている。

【００９２】なお、ここでは、Ｘラインの書込電圧＋Ｘ
Ｗが７００Ｖであり、Ｘラインの維持電圧＋ＸＳが７０
０Ｖであり、Ｙラインの維持電圧＋ＹＳが５００Ｖであ
り、Ｙラインの書込電圧−ＹＷが−７００Ｖであるもの
とする。

【００９３】図９は、Ｘラインについてのパルス発生回
路２、３及びパルス選択回路６の各信号波形を示したタ
イミングチャートである。図中の（ａ）、（ｂ）は、直
流電源１０、１１から入力される定電圧＋ＸＷ、＋ＸＳ
を、（ｃ）、（ｄ）は、パルス発生回路２の書込制御信
号ｓＰＸＷＨ、ｓＰＸＷＬの電圧波形を、（ｅ）、
（ｆ）は、パルス発生回路３の維持制御信号ｓＰＸＳ
Ｈ、ｓＰＸＳＬの電圧波形をそれぞれ示している。

【００９４】また、（ｇ）は、パルス発生回路２で生成
される書込パルスＰＸＷの電圧波形を、（ｈ）は、パル
ス発生回路３で生成される維持パルスＰＸＳの電圧波形
を、（ｉ）、（ｊ）は、パルス選択回路６の選択制御信
号ｓＸＷ（ｎ）、ｓＸＳ（ｎ）の電圧波形を、（ｋ）
は、Ｘラインに印加されるパルス選択回路６の出力電圧
の波形をそれぞれ示している。

【００９５】パルス発生回路２は、制御信号ｓＰＸＷＨ
が高レベル（５Ｖ）で、制御信号ｓＰＸＷＬが低レベル
（０Ｖ）の場合に、直流電源１からのＸライン書込電圧
＋ＸＷを出力する一方、制御信号ｓＰＸＷＨが低レベル
（０Ｖ）で、制御信号ｓＰＸＷＬが高レベル（５Ｖ）の
場合に０Ｖを出力する。この様にして、Ｘライン用の書
込パルスＰＸＷが生成される。図９の（ａ）、（ｃ）、
（ｄ）、（ｇ）は、以上の動作を示したものである。

【００９６】パルス発生回路３も、同様にして、制御信
号ｓＰＸＳＨが高レベル（５Ｖ）で、制御信号ｓＰＸＳ
Ｌが低レベル（０Ｖ）の場合には、直流電源１からのＸ
ライン維持電圧＋ＸＳを出力する一方、制御信号ｓＰＸ
ＳＨが低レベル（０Ｖ）で、制御信号ｓＰＸＳＬが高レ
ベル（５Ｖ）の場合には０Ｖを出力する。この様にし
て、Ｘライン用の維持パルスＰＸＳが生成される。図９
の（ｂ）、（ｅ）、（ｆ）、（ｈ）は、以上の動作を示
したものである。

【００９７】パルス発生回路２、３で生成された書込パ
ルスＰＸＷ及び維持パルスＰＸＳは、パルス選択回路６
へ入力される。パルス選択回路６は、制御信号ｓＸＷ
（ｎ）が高レベルで、制御信号ｓＸＳ（ｎ）が低レベル
の場合には、書込パルスＰＸＷを出力する一方、制御信
号ｓＸＷ（ｎ）が低レベルで、制御信号ｓＸＳ（ｎ）が
高レベルの場合には維持パルスＰＸＳを出力する。この
様にして、Ｘライン駆動信号ＰＸＯ（ｎ）が生成され
る。図９の（ｉ）〜（ｋ）は、以上の動作を示したもの
である。

【００９８】ここで、選択制御信号ｓＸＷ（ｎ）、ｓＸ
Ｓ（ｎ）が変化するタイミングを、対応する各ＦＥＴの
ソース、ドレイン端子間の電位差が０Ｖとなる時に選べ
ば、これらのＦＥＴにスイッチングロスが発生すること
がない。ここでは、図９に示した様に、書込パルスＰＸ
Ｗと維持パルスＰＸＳがともに０Ｖである時に選べば、
各ＦＥＴ６０ａ、６０ｂ、６１ａ、６０ｂをスイッチン
グする際における、これらのＦＥＴのソース、ドレイン
端子間の電位差が０Ｖとなり、これらのＦＥＴにスイッ
チングロスが発生することがない。

【００９９】放電表示装置は、通常、多数のＸラインに
より構成されており、これらのＸラインと同数のパルス
選択回路６を備えている。このため、パルス選択回路６
におけるスイッチングロスの発生を防止すれば、放熱フ
ィン等を用いた各パルス選択回路６の放熱処理が不要と
なり、部品点数を削減することができる。

【０１００】この場合、パルス発生回路２、３では、ス
イッチングロスによる発熱が生じているが、パルス発生
回路２、３は、全てのＸラインについて合計２個である
ため、放熱処理に必要な部品点数は全体として削減され
ることになる。従って、装置の低廉化、小型化を図るこ
とができる。

【０１０１】さらに、電源回路１０〜１４等は、一般に
発熱量が大きく、大型の放熱フィン等を備えて十分な放
熱処理が行われる様に構成されている。このため、パル
ス発生回路２、３を適切な位置に配置し、電源回路の放
熱フィン等を共用すれば、部品を追加することなく、ス
イッチングロスに起因する熱を放出することができるの
で、さらに装置の低廉化、小型化を図ることができる。

【０１０２】図１０は、Ｙラインについてのパルス発生
回路４、５及びパルス選択回路７の各信号波形を示した
タイミングチャートである。図中の（ａ）、（ｂ）は、
直流電源１２、１３から入力される定電圧＋ＹＳ、−Ｙ
Ｗを、（ｃ）、（ｄ）は、パルス発生回路４の維持制御
信号ｓＰＹＳＨ、ｓＰＹＳＬの電圧波形を、（ｅ）、
（ｆ）は、パルス発生回路５の書込制御信号ｓＰＹＷ
Ｈ、ｓＰＹＷＬの電圧波形をそれぞれ示している。

【０１０３】また、（ｇ）は、パルス発生回路４で生成
される維持パルスＰＹＳの電圧波形を、（ｈ）は、パル
ス発生回路５で生成される書込パルスＰＹＷの電圧波形
を、（ｉ）〜（ｋ）は、パルス選択回路７の選択制御信
号ｓＹＳ（ｎ）、ｓＹＷ（ｎ）、ｓＹＥ（ｎ）の電圧波
形を、（ｌ）は、Ｙラインに印加されるパルス選択回路
７の出力信号ＰＹＯ（ｎ）の波形をそれぞれ示してい
る。

【０１０４】パルス発生回路４は、制御信号ｓＰＹＳＨ
が高レベル（５Ｖ）で、制御信号ｓＰＹＳＬが低レベル
（０Ｖ）の場合に、直流電源１２からのＹライン維持電
圧＋ＹＳを出力する一方、制御信号ｓＰＹＳＨが低レベ
ル（０Ｖ）で、制御信号ｓＰＹＳＬが高レベル（５Ｖ）
の場合に０Ｖを出力する。この様にして、Ｙライン用の
維持パルスＰＹＳが生成される。図１０の（ａ）、
（ｃ）、（ｄ）、（ｇ）は、以上の動作を示したもので
ある。

【０１０５】パルス発生回路５も、同様にして、制御信
号ｓＰＹＷＨが高レベル（５Ｖ）で、制御信号ｓＰＹＷ
Ｌが低レベル（０Ｖ）の場合には、直流電源１３からの
Ｙライン維持電圧−ＹＷを出力する一方、制御信号ｓＰ
ＹＷＨが低レベル（０Ｖ）で、制御信号ｓＰＹＷＬが高
レベル（５Ｖ）の場合には０Ｖを出力する。この様にし
て、Ｙライン用の書込パルスＰＹＷが生成される。図１
０の（ｂ）、（ｅ）、（ｆ）、（ｈ）は、以上の動作を
示したものである。

【０１０６】パルス発生回路４、５で生成された維持パ
ルスＰＹＳ及び書込パルスＰＹＷは、パルス選択回路７
へ入力される。パルス選択回路７は、制御信号ｓＹＳ
（ｎ）が高レベルで、制御信号ｓＹＷ（ｎ）、ｓＹＥ
（ｎ）がともに低レベルの場合には、維持パルスＰＹＳ
を出力し、制御信号ｓＹＷ（ｎ）が高レベルで、制御信
号ｓＹＳ（ｎ）、ｓＹＥ（ｎ）がともに低レベルの場合
には、書込パルスＰＸＷを出力し、制御信号ｓＹＥ
（ｎ）が高レベルで、制御信号ｓＹＳ（ｎ）、ｓＹＷ
（ｎ）がともに低レベルの場合には、０Ｖを出力する。
この様にして、Ｙライン駆動信号ＰＹＯ（ｎ）が生成さ
れる。図１０の（ｉ）〜（ｌ）は、以上の動作を示した
ものである。

【０１０７】ここで、選択制御信号ｓＹＷ（ｎ）、ｓＹ
Ｓ（ｎ）、ｓＹＥ（ｎ）が変化するタイミングを、対応
する各ＦＥＴのソース、ドレイン端子間の電位差が０Ｖ
となる時に選べば、これらのＦＥＴにスイッチングロス
が発生することがない。ここでは、図９の場合と同様
に、維持パルスＰＹＳと書込パルスＰＹＷとがともに０
Ｖである時に選べば、各ＦＥＴ７０ａ、７０ｂ、７１
ａ、７１ｂ、７２ａ、７２ｂをスイッチングする際にお
ける、これらのＦＥＴのソース、ドレイン端子間の電位
差が０Ｖとなる。従って、これらのＦＥＴにスイッチン
グロスが発生することがない。

【０１０８】放電表示装置は、通常、多数のＹラインに
より構成されており、これらのＹラインと同数のパルス
選択回路７が設けられている。このため、パルス選択回
路７におけるスイッチングロスの発生を防止すれば、放
熱フィン等を用いた各パルス選択回路７の放熱処理が不
要となり、装置全体として部品点数を削減し、装置の低
廉化、小型化を図ることができる。

【０１０９】この場合、パルス発生回路４、５では、ス
イッチングロスによる発熱が生じており、パルス発生回
路４、５を適切な位置に配置して、電源回路１０〜１４
等と放熱フィンを共用する構成とすることにより、さら
に装置の低廉化、小型化を図ることができる。

【０１１０】また、Ｙライン用の維持パルスＰＹＳと書
込パルスＰＹＷは、その極性が逆であり、Ｙライン駆動
信号ＰＹＯ（ｎ）の電位は、＋ＹＳから−ＹＷまで変動
するため、図１８に示した従来の放電表示装置では、Ｙ
ライン駆動回路７Ａ内のＦＥＴ７５、７６（図２３）に
最大ＹＳ＋ＹＷの電圧（この例では１２００Ｖ）が印加
されていた。即ち、Ｙライン駆動回路７Ａの出力電圧が
−ＹＷの場合にＦＥＴ７５にＹＳ＋ＹＷの電圧が印加さ
れ、出力電圧が＋ＹＳの場合にＦＥＴ７６にＹＳ＋ＹＷ
の電圧が印加されていた。

【０１１１】ところが、本実施の形態では、パルス発生
回路４が維持パルスＰＹＳを発生する一方、パルス発生
回路５が書込パルスＰＹＷを発生し、さらに、維持パル
スＰＹＳと書込パルスＰＹＷが時間的に重複することが
ない。この様にして、逆極性のパルスの発生タイミング
が重ならない様に構成し、両パルスを同時に出力させな
いことにより、パルス選択回路７内のＦＥＴ７０ａ、７
０ｂ、７１ａ、７１ｂには最大でも＋ＹＳ又は−ＹＷの
いずれかの電圧（この例では最大７００Ｖ）しか印加さ
れないことになる。

【０１１２】図１１は、蛍光ランプＬの印加電圧を示し
たタイミングチャートである。図中の（ａ）は、パルス
選択回路６がＸラインに印加する駆動信号ＰＸＯ（ｎ）
の電圧波形であり、（ｂ）は、パルス選択回路７がＹラ
インに印加する駆動信号ＰＹＯ（ｎ）の電圧波形であ
り、（ｃ）は、蛍光ランプＬに印加される電圧波形を示
している。蛍光ランプの印加電圧とは、内部電極Ｌ２、
外部電極Ｌ３間の電位差であり、両駆動信号ＰＸＯ
（ｎ）、ＰＹＯ（ｎ）の合成波形となる。

【０１１３】本実施の形態においては、Ｘラインの書込
電圧＋ＸＷとＸラインの維持電圧＋ＸＳが同一である場
合について説明したが、異なる場合であっても本発明を
適用することができ、パルス発生回路６におけるスイッ
チングロスを低減することができる。また、Ｘラインの
書込電圧＋ＸＷ、Ｙラインの書込電圧−ＹＷ、Ｙライン
の維持電圧＋ＹＳ相互間の関係（絶対値の異同を含む）
についても、本実施の形態の場合に限定されるものでは
ない。

【０１１４】実施の形態２．次に、本発明による実施の
形態２について図を用いて説明する。図１２は、実施の
形態２による放電表示装置のパルス選択回路７’の構成
例を示した図である。この放電表示装置全体の構成は、
図１に示した実施の形態１の構成と同様であるが、Ｙラ
イン用のパルス選択回路７’の構成が、図８に示したパ
ルス選択回路７とは異なっている。

【０１１５】このパルス選択回路７’は、０Ｖを入力と
するスイッチング回路を備えていない。即ち、図８に示
したＦＥＴ７２ａ、７２ｂ及びそのドライブ回路７２Ｄ
を備えることなく構成されており、制御回路８からパル
ス発生回路７’への制御信号ｓＹＥ（ｎ）も入力されて
いない。

【０１１６】このパルス選択回路７’により０Ｖを出力
するには、パルス発生回路４がパルス電圧＋ＹＳを出力
していないとき、即ち、維持パルスＰＹＳ側の入力が０
Ｖの場合には、維持パルス側のＦＥＴ６０ａ、６０ｂを
オンして、書込パルス側のＦＥＴ６１ａ、６１ｂをオフ
すればよい。一方、パルス発生回路５がパルス電圧−Ｙ
Ｗを出力していないとき、即ち、書込パルスＰＹＷ側の
入力が０Ｖの場合には、維持パルス側のＦＥＴ６０ａ、
６０ｂをオフして、書込パルス側のＦＥＴ６１ａ、６１
ｂをオンすればよい。このため、維持パルスＰＹＳと書
込パルスＰＹＷの発生タイミングが重ならず、両パルス
が同時に出力されることがなければ、パルス発生回路
７’は０Ｖを出力することができる。

【０１１７】図１３は、パルス選択回路７’の各部の信
号波形の一例を示したタイミングチャートである。この
タイミングチャートは、図９〜図１１と同様、書込期
間、維持期間及び消去期間の３つの期間について示した
ものである。図中の（ａ）に示した維持パルスＰＹＳ
と、（ｂ）に示した書込パルスＰＹＷが、消去期間にお
いて同時にアクティブになることはない。

【０１１８】このため、書込パルスＰＹＷがアクティブ
になる消去期間の前半では、（ｃ）に示した選択制御信
号ｓＹＳ（ｎ）を低レベル（０Ｖ）にするとともに、
（ｄ）に示した選択制御信号ｓＹＷ（ｎ）を高レベル
（５Ｖ）とし、維持パルス側の電圧０ＶをＹラインへ出
力することができる。一方、維持パルスＰＹＳがアクテ
ィブになる消去期間の後半では、選択制御信号ｓＹＳ
（ｎ）を高レベル（５Ｖ）にするとともに、選択制御信
号ｓＹＷ（ｎ）を低レベル（０Ｖ）とし、書込パルス側
の０ＶをＹラインへ出力することができる。

【０１１９】この様な構成とすることにより、図８に示
したＦＥＴ７２ａ、７２ｂ及びそのドライブ回路７２Ｄ
を備えることなく、また、制御信号ｓＹＥ（ｎ）を使用
することなく、維持期間において０Ｖを出力することが
でき、図１０に示した実施の形態１の場合と同一のＹラ
イン駆動信号ＰＹＯ（ｎ）を得ることができる。

【０１２０】この実施の形態では、消去期間以外におい
ても、維持パルスＰＹＳと書込パルスＰＹＷの発生タ
イミングが重ならず、両パルスが同時に出力されること
がない。従って、実施の形態１の場合と同様、ＦＥＴ７
０ａ、７０ｂ、７１ａ、７１ｂにおけるスイッチングロ
スの発生を防止することができる。

【０１２１】実施の形態３．次に本発明の実施の形態３
について図を用いて説明する。図１４は、実施の形態３
による放電表示装置のパルス選択回路６’の構成例を示
した図である。この放電表示装置の全体の構成は、実施
の形態１又は２と同様であるが、Ｘライン用のパルス選
択回路６’の構成が、図７に示したパルス選択回路６と
は異なっている。

【０１２２】このパルス選択回路６’のドライブ回路６
２Ｄとドライブ回路６３Ｄは同一回路であり、ドライブ
回路６２Ｄは、ドライバ回路６２０とＦＥＴ６２１によ
り構成され、ドライブ回路６３Ｄは、ドライバ回路６３
０とＦＥＴ６３１により構成される。

【０１２３】増幅器としてのドライバ回路６２０の出力
端子は、ＦＥＴ６２１のソース端子に接続され、ゲート
端子が接地されたＦＥＴ６２１のドレイン端子がＦＥＴ
６２ａ、６２ｂのゲート端子に接続され、ドライバ回路
６２０は、ＦＥＴ６２１を介して、ＦＥＴ６０ａ、６０
ｂのゲート端子を駆動することができる。同様にして、
ドライバ回路６３０は、ＦＥＴ６３１を介して、ＦＥＴ
６１ａ、６１ｂのゲート端子を駆動することができる。

【０１２４】上記ドライブ回路６２Ｄの動作について、
さらに詳しく説明する。まず、書込選択制御信号ｓＸＷ
（ｎ）が高レベル（５Ｖ）の場合には、ドライバ回路６
２０がＦＥＴ６２１のソース端子に＋１２Ｖを与えて、
ＦＥＴ６２１はオフとなる。ところが、ＦＥＴ６２１の
寄生ダイオードを通じてＦＥＴ６０ａ、６０ｂのゲート
端子は＋１２Ｖまで充電されるため、ＦＥＴ６０ａ、６
０ｂはオンされる。

【０１２５】ＦＥＴ６０ａ、６０ｂがオンした後は、書
込パルスＰＸＷとして電圧＋ＸＷが入力されると、ＦＥ
Ｔ６０ａ、６０ｂのゲート端子の電位が＋ＸＷまで上昇
する。このため、ＦＥＴ６２１の寄生ダイオードは逆バ
イアスによりオフされる。しかし、その後、入力電圧が
０Ｖへ変化すれば、再びＦＥＴ６０ａ、６０ｂのゲート
端子の充電が行われる。

【０１２６】ＦＥＴ６０ａ、６０ｂに蓄えられた電荷
は、この様な短時間の間に放電されることはないため、
ＦＥＴ６０ａ、６０ｂはオン状態を維持することができ
る。しかも、この時、ＦＥＴ６２１はオフ状態であるた
め、ＦＥＴ６０ａ、６０ｂのゲート端子の電位が＋ＸＷ
まで上昇しても、ドライバ回路６２０や制御回路８へ書
込電圧＋ＸＷが加わることはない。

【０１２７】一方、書込選択制御信号ｓＸＷ（ｎ）が低
レベル（０Ｖ）の場合には、ドライバ回路６２０がＦＥ
Ｔ６２１のソース端子に−１２Ｖを与えて、ＦＥＴ６２
１はオンとなる。このため、ＦＥＴ６０ａ、６０ｂのゲ
ート端子は−１２Ｖまで放電されて、ＦＥＴ６０ａ、６
０ｂはオフとなる。

【０１２８】ドライブ回路６３Ｄの動作についても同様
であり、維持選択制御信号ｓＸＳ（ｎ）が高レベルの場
合には、ドライバ回路６３０や制御回路８へ維持電圧＋
ＸＳを加えることなく、ＦＥＴ６１ａ、６１ｂのオン状
態を維持し、維持選択制御信号ｓＸＳ（ｎ）が低レベル
の場合には、ＦＥＴ６１ａ、６１ｂをオフする。

【０１２９】この様にして、ＦＥＴ６２０、６３０を用
いることにより、ドライブ回路６２Ｄ、６３Ｄは、フォ
トカプラによる絶縁が不要となり、また、制御回路８か
ら絶縁された１２Ｖの直流電源回路も不要となる。

【０１３０】実施の形態４．次に本発明の実施の形態４
について図を用いて説明する。図１５は、実施の形態４
による放電表示装置の構成を示した図である。この放電
表示装置は、図１に示した実施の形態１の装置にブラン
ク検出回路９を設けて構成される。

【０１３１】制御回路８から出力されるパルス発生回路
２〜５への制御信号は、ブランク検出回路９に一旦入力
され、ブランク検出回路９において変換されて、パルス
発生回路２〜５へ入力される。

【０１３２】即ち、パルス発生回路２に対する制御信号
ｓＰＸＷＨ、ｓＰＸＷＬは、ブランク検出回路９におい
て、制御信号ｔＰＸＷＨ、ｔＰＸＷＬへ変換され、パル
ス発生回路２へ入力される。同様にして、制御信号ｓＰ
ＸＳＨ、ｓＰＸＳＬ、ｓＰＹＳＨ、ｓＰＹＳＬ、ｓＰＹ
ＷＨ、ｓＰＹＷＬは、ブランク検出回路９において、そ
れぞれ制御信号ｔＰＸＳＨ、ｔＰＸＳＬ、ｔＰＹＳＨ、
ｔＰＹＳＬ、ｔＰＹＷＨ、ｔＰＹＷＬへ変換され、パル
ス発生回路３〜５へ入力される。

【０１３３】以下、本実施の形態においては、ブランク
検出回路９へ入力される制御信号ｓＰＸＷＨ、ｓＰＸＷ
Ｌ、ｓＰＸＳＨ、ｓＰＸＳＬ、ｓＰＹＳＨ、ｓＰＹＳ
Ｌ、ｓＰＹＷＨ、ｓＰＹＷＬを必要に応じてｓＰＡと総
称する。また、ブランク検出回路９から出力される制御
信号ｔＰＸＷＨ、ｔＰＸＷＬ、ｔＰＸＳＨ、ｔＰＸＳ
Ｌ、ｔＰＹＳＨ、ｔＰＹＳＬ、ｔＰＹＷＨ、ｔＰＹＷＬ
を必要に応じてｔＰＡと総称する。

【０１３４】ブランク検出回路９は、制御信号ｓＰＡ
を、全ての蛍光ランプＬの消灯が行われてから、いずれ
かのランプＬの書き込みが行われるまでの間（以下、ブ
ランク期間と呼ぶ）だけ、高レベル又は低レベルのいず
れかに固定する変換を行い、制御信号ｔＰＡとしてパル
ス発生回路２〜５へ出力する。

【０１３５】即ち、ブランク期間以外の期間において
は、制御信号ｓＰＡをそのまま、制御信号ｔＰＡとして
出力するが、最下行のＹラインＹｌについての消去パル
スが与えられ、全ての蛍光ランプＬが消灯されると、制
御信号ｔＰＡは高レベル又は低レベルのいずれかに固定
される。そして、その後に７つのＸライン用の書込選択
制御信号ｓＸＷ（１）〜ｓＸＷ（７）のいずれかがアク
ティブとなれば、それ以降、制御信号ｓＰＡをそのま
ま、制御信号ｔＰＡとして、各パルス発生回路２〜５へ
出力する。

【０１３６】従って、ブランク期間においては、パルス
発生回路２〜５はスイッチング動作を行わず、各パルス
発生回路２〜５においてスイッチングロスが発生するの
を防止することができる。

【０１３７】図１６は、図１５に示したブランク検出回
路９の構成例を示した図である。このブランク検出回路
９は、７入力のＯＲ（論理和演算）回路９０と、ＳＲ−
ＦＦ（リセット・セット・フリップフロップ）９１と、
２入力のＡＮＤ（論理積演算）回路９２０〜９２３と、
２入力のＯＲ回路９３０〜９３３と、ＮＯＴ（否定演
算）回路９４とにより構成される。

【０１３８】ＲＳ−ＦＦ９１のリセット入力には、最下
行Ｙｌに対応した消去選択制御信号ＳＹＥ（４）が入力
されており、最下行Ｙｌの消灯時にＲＳ−ＦＦ９１はリ
セットされ、その出力は低レベル（０Ｖ）となる。ま
た、７入力のＯＲ回路９０には、Ｘライン用の全書込選
択制御信号ｓＸＷ（１）〜ｓＸＷ（７）が入力されてお
り、このＯＲ回路９０の出力がＲＳ−ＦＦ９１のセット
端子に入力されている。このため、これらの制御信号の
いずいれかが高レベル（５Ｖ）であれば、ＲＳ−ＦＦ９
１はセットされ、その出力は高レベル（５Ｖ）となる。
この様にして、ＲＳ−ＦＦ９１の出力は、ブランク期間
中は低レベル（０Ｖ）となり、ブランク期間以外は高レ
ベル（５Ｖ）となる。

【０１３９】ＲＳ−ＦＦ９１の出力は、各ＡＮＤ回路９
２０〜９２３の一方の端子へ入力されるとともに、ＮＯ
Ｔ回路９４で反転した後、各ＯＲ回路９３０〜９３３の
一方の端子へ入力される。また、ＡＮＤ回路９２０〜９
２３の他方の入力端子には、それぞれ正論理の制御信号
ｓＰＸＷＨ、ｓＰＸＳＨ、ｓＰＹＷＨ、ｓＰＹＳＨが入
力され、ＯＲ回路９３０〜９３３の他方の入力端子に
は、それぞれ負論理の制御信号ｓＰＸＷＬ、ｓＰＸＳ
Ｌ、ｓＰＹＷＬ、ｓＰＹＳＬが入力されている。

【０１４０】従って、各ＡＮＤ回路９２０〜９２３で
は、正論理の論理積が求められ、各ＯＲ回路９３０〜９
３３では、負論理の論理積が求められることになる。即
ち、ＲＳ−ＦＦ９１の出力が低レベル（０Ｖ）であれ
ば、各ＡＮＤ回路９２０〜９２３の出力は常に低レベル
となり、各ＯＲ回路９３０〜９３３の出力は常に高レベ
ルとなる。また、ＲＳ−ＦＦ９１の出力が高レベル（５
Ｖ）であれば、各制御信号ｓＰＡは、そのまま制御信号
ｔＰＡとして出力される。

【０１４１】この様にして、ブランク検出回路９が、最
下行の消去選択制御信号ｓＹＥ（４）及び書込選択制御
信号ｓＸＷ（１）〜ｓＸＷ（７）に基づいて、ブランク
期間中の制御信号ｓＰＡを、正論理の信号については高
レベルに固定するとともに、負論理の信号については低
レベルに固定することができる。従って、ブランク期間
中にパルス発生回路２〜５がスイッチング動作を行わ
ず、スイッチングロスが発生することはない。

【０１４２】また、ブランク期間中は、パルス発生回路
２〜５のＦＥＴのゲート端子に対し充放電が行われず、
ゲートドライブ損失が発生しない。このため、パルス発
生回路２〜５における消費電力を低減することができ、
ゲートドライブ損失による発熱も低減することができ
る。

【０１４３】なお、本実施の形態においては、パルス発
生回路２〜５の全てについて、ブランク期間における動
作を停止させているが、これらのパルス発生回路２〜５
の一部についてのみ、動作を停止させることもでき、そ
の様な場合には、当該パルス発生回路についてのみ、同
様の効果を得ることができることはもちろんである。

【０１４４】また、本実施の形態においては、Ｘライン
の書込選択制御信号ｓＸＷ（１）〜ｓＸＷ（７）及びＹ
ラインの消去選択信号ｓＹＥ（４）に基づいて、ブラン
ク検出回路９が動作するが、維持選択制御信号ｓＸＳ
（１）〜ｓＸＳ（４）及びＹラインの消去選択信号ｓＹ
Ｅ（４）の組み合わせに基づいてブランク検出回路９を
動作させることもできる。

【０１４５】さらに、各実施の形態は、蛍光体層を設け
た放電ランプを使用した装置について説明したが、本発
明による放電表示装置は、この様なランプを使用する装
置に限定されるものではない。即ち、本発明は、ランプ
の駆動波形が２種以上のパルスを組み合わせて生成され
る表示装置であれば、ランプの種類を問わずに適用する
ことができ、この様な表示装置において同様の効果を得
ることができる。

【０１４６】

【発明の効果】本発明による放電表示装置は、書込パル
スの発生をＸライン書込パルス発生回路で行い、維持パ
ルスの発生をＸライン維持パルス発生回路で行っている
ため、Ｘラインパルス選択回路において、維持パルス及
び書込パルスを合成すれば、Ｘライン駆動信号を生成す
ることができる。しかも、両パルスを合成するための第
一及び第二のスイッチング手段は、入出力電圧が略同一
の場合に動作するため、Ｘライン選択回路においてスイ
ッチングロスが発生しない。このため、スイッチングロ
スに起因する発熱への対処は、必要に応じてＸライン書
込パルス発生回路及びＸライン維持パルス発生回路につ
いて放熱器等を用いた放熱処理を行えば、各Ｘラインに
対応して設けられているＸラインパルス選択回路につい
て放熱処理を行う必要がない。従って、少ない部品で放
電表示装置を構成することがき、小型で安価な放電表示
装置を提供することができる。

【０１４７】また、本発明による放電表示装置は、Ｘラ
インパルス選択回路の第一及び第二のスイッチング手段
の入力電圧が略同一の場合に、これらのスイッチング手
段の一方をオンさせるとともに、他方をオフさせる。従
って、２つの入力信号を切り換えることにより、Ｘライ
ン駆動信号を生成する際にも、両スイッチング手段にお
いてスイッチングロスが発生することはない。

【０１４８】また、本発明による放電表示装置は、Ｘラ
インパルス選択回路を構成する各スイッチング手段のゲ
ート端子の電圧が上昇した場合でも、対応する第一又は
第二の駆動回路のＦＥＴがオフすることにより、ドライ
ブ回路の出力端子へ伝搬するのを防止することができ
る。従って、各Ｘラインに対応して設けられているＸラ
インパルス選択回路において、高価なフォトカプラや独
立した電源回路が不要となる。

【０１４９】また、本発明による放電表示装置は、ブラ
ンク検出回路が、ブランク期間を検出し、このブランク
期間におけるＸライン書込パルス発生回路のスイッチン
グ動作を停止させる。従って、Ｘライン書込パルス発生
回路におけるスイッチングロスを低減するとともに、消
費電力を低減することができる。

【０１５０】また、本発明による放電表示装置は、ブラ
ンク検出回路が、ブランク期間を検出し、このブランク
期間におけるＸライン維持パルス発生回路のスイッチン
グ動作を停止させる。従って、Ｘライン維持パルス発生
回路におけるスイッチングロスを低減するとともに、消
費電力を低減することができる。

【０１５１】本発明による放電表示装置は、書込パルス
の発生をＹライン書込パルス発生回路で行い、維持パル
スの発生をＹライン維持パルス発生回路で行っているた
め、Ｘラインパルス選択回路において、維持パルス、書
込パルス及び所定の直流電圧を合成すれば、Ｙライン駆
動信号を生成することができる。しかも、合成するため
の第三乃至第五のスイッチング手段は、入出力電圧が略
同一の場合に動作するため、Ｙライン選択回路において
スイッチングロスが発生しない。このため、スイッチン
グロスに起因する発熱への対処は、必要に応じてＹライ
ン書込パルス発生回路及びＹライン維持パルス発生回路
について放熱器等を用いた放熱処理を行えば、各Ｙライ
ンに対応して設けられているＹラインパルス選択回路に
ついて放熱処理を行う必要がない。従って、少ない部品
で放電表示装置を構成することがき、小型で安価な放電
表示装置を提供することができる。

【０１５２】また、本発明による放電表示装置は、Ｙラ
インパルス選択回路の第三乃至第五のスイッチング手段
のいずれか２つの入力電圧が略同一の場合に、この２つ
のスイッチング手段の一方をオンさせるとともに、他方
をオフさせる。従って、入力信号又は所定の電圧を切り
換えることにより、Ｙライン駆動信号を生成する際に
も、これらのスイッチング手段においてスイッチングロ
スが発生することはない。

【０１５３】また、本発明による放電表示装置は、書込
パルスの出力期間と、書込パルスとは逆極性の維持パル
スの出力期間とを重複させないことにより、Ｙラインパ
ルス選択回路の第三及び第四のスイッチング手段の入出
力端子に、両パルス電圧の和が印加されることを防止す
る。従って、これらのスイッチング手段として、耐電圧
の低い安価な部品を使用することができ、或いは、スイ
ッチング手段の信頼性、耐久性を向上させることができ
る。

【０１５４】また、本発明による放電表示装置は、第三
のスイッチング手段により維持パルスをスイッチング
し、第四のスイッチング手段により書込パルスをスイッ
チングすることにより、消去期間を有するＹライン駆動
信号を生成する。従って、Ｙライン駆動信号に消去期間
を設けるためにのみ用いられるスイッチング手段は不要
となり、少ない部品で放電表示装置を構成することがき
る。

【０１５５】また、本発明による放電表示装置は、消去
期間において、Ｙライン維持パルス発生回路から維持パ
ルスが出力されている場合には、第三のスイッチング手
段がオフされ、第四のスイッチング手段がオンされてい
る。また、Ｙライン書込パルス発生回路から書込パルス
が出力されている場合には、第三のスイッチング手段が
オンされ、第四のスイッチング手段がオフされている。
従って、Ｙライン維持パルス発生回路及びＹライン書込
パルス発生回路のパルス出力時以外の出力電圧を用い
て、消去期間を形成することができる。

【０１５６】また、本発明による放電表示装置は、Ｙラ
インパルス選択回路の第三及び第四のスイッチング手段
の入力電圧が略同一の場合に、これらのスイッチング手
段の一方をオンさせるとともに、他方をオフさせる。従
って、２つの入力信号を切り換えることにより、Ｙライ
ン駆動信号を生成する際にも、両スイッチング手段にお
いてスイッチングロスが発生することはない。

【０１５７】また、本発明による放電表示装置は、ブラ
ンク検出回路が、ブランク期間を検出し、このブランク
期間におけるＹライン維持パルス発生回路のスイッチン
グ動作を停止させる。従って、Ｙライン維持パルス発生
回路におけるスイッチングロスを低減するとともに、消
費電力を低減することができる。

【０１５８】また、本発明による放電表示装置は、ブラ
ンク検出回路が、ブランク期間を検出し、このブランク
期間におけるＹライン書込パルス発生回路のスイッチン
グ動作を停止させる。従って、Ｙライン書込パルス発生
回路におけるスイッチングロスを低減するとともに、消
費電力を低減することができる。

【図面の簡単な説明】

【図１】実施の形態１による放電表示装置の一構成例
を示した図である。

【図２】図１示した蛍光ランプの構造の一例を示した
図である。

【図３】図１に示したＸライン書込パルス発生回路２
の構成例を示した回路図である。

【図４】図１に示したＸライン維持パルス発生回路３
の構成例を示した回路図である。

【図５】図１に示したＹライン維持パルス発生回路４
の構成例を示した回路図である。

【図６】図１に示したＹライン書込パルス発生回路５
の構成例を示した回路図である。

【図７】図１に示したＸラインパルス選択回路６の構
成例を示した回路図である。

【図８】図１に示したＹラインパルス選択回路６の構
成例を示した回路図である。

【図９】Ｘラインについてのパルス発生回路２、３及
びパルス選択回路６の各信号波形を示したタイミングチ
ャートである。

【図１０】Ｙラインについてのパルス発生回路４、５
及びパルス選択回路７の各信号波形を示したタイミング
チャートである。

【図１１】蛍光ランプＬの印加電圧を示したタイミン
グチャートである。

【図１２】実施の形態２による放電表示装置のパルス
選択回路７’の構成例を示した図である。

【図１３】パルス選択回路７’の各部の信号波形の一
例を示したタイミングチャートである。

【図１４】実施の形態３による放電表示装置のパルス
選択回路６’の構成例を示した図である。

【図１５】実施の形態４による放電表示装置の構成を
示した図である。

【図１６】図１５に示したブランク検出回路９の構成
例を示した図である。

【図１７】従来の表示装置の一構成例を示した図であ
る。

【図１８】従来の表示装置の他の構成例を示した図で
ある。

【図１９】図１８に示した蛍光ランプの駆動電圧波形
を示したタイミングチャートである

【図２０】多階調の画像を表示する場合に各ラインに
印加されるパルスの一例を示した図である。

【図２１】各蛍光ランプの画像データを２進数で示し
た図である。

【図２２】図１８に示したＸライン駆動回路６Ａの構
成を示した図である。

【図２３】図１８に示したＹライン駆動回路７Ａの構
成を示した図である。

【図２４】図１８、２２及び２３に示した放電表示装
置の各部の信号波形を示すタイミングチャートである。

【符号の説明】１０〜１３直流電源２Ｘライン書込パルス発生回路３Ｘライン
維持パルス発生回路４Ｙライン維持パルス発生回路５Ｘライン
書込パルス発生回路６Ｘラインパルス選択回路７Ｙライン
パルス選択回路８制御回路９ブランク
検出回路Ｌ放電ランプＸｉ、Ｘｊ、Ｘｋ、Ｘｌ、Ｘｍ、Ｘｎ、ＸｏＸラインＹｉ、Ｙｊ、Ｙｋ、ＹｌＹライン＋ＸＷＸライン書込電圧＋ＸＳＸラ
イン維持電圧＋ＹＷＹライン書込電圧＋ＹＳＸラ
イン維持電圧ＰＸＷＸライン書込パルスＰＸＳＸラ
イン維持パルスＰＹＷＹライン書込パルスＰＹＳＹラ
イン維持パルスＰＸＯ（ｎ）Ｘライン駆動信号ＰＹＯ（ｎ）
Ｙライン駆動信号ＰＸＹ（ｎ）放電ランプ印加電圧６０ａ、６０ｂ第一のスイッチング手段６１ａ、６１ｂ第二のスイッチング手段７０ａ、７０ｂ第三のスイッチング手段７１ａ、７１ｂ第四のスイッチング手段７２ａ、７２ｂ第五のスイッチング手段７１ａ、７１ｂ第四のスイッチング手段６２０、６２１ドライブ回路６２１、６３１ＦＥＴ

Claims

【特許請求の範囲】

【請求項１】２つの電極を有する放電ランプをマトリ
クス状に配列し、所定の方向に配列された各放電ランプ
の一方の電極を互いに接続してＸラインを構成し、書込
パルス及び維持パルスを含むＸライン駆動信号を各Ｘラ
インに印加する放電表示装置において、所定の直流電圧をスイッチングし、書込パルスを生成す
るＸライン書込パルス発生回路と、所定の直流電圧をスイッチングし、維持パルスを生成す
るＸライン維持パルス発生回路と、書込パルスをスイッチングする第一のスイッチング手段
及び維持パルスをスイッチングする第二のスイッチング
手段を有し、これらのスイッチング手段の出力を合成
し、Ｘライン駆動信号を生成する複数のＸラインパルス
選択回路とを備え、第一のスイッチング手段及び第二のスイッチング手段
は、その入力電圧及び出力電圧が略同一の場合にオン又
はオフすることを特徴とする放電表示装置。
【請求項２】第一のスイッチング手段及び第二のスイ
ッチング手段の入力電圧が略同一の場合に、第一のスイ
ッチング手段及び第二のスイッチング手段の一方をオン
させるとともに、他方をオフさせることを特徴とする請
求項１に記載の放電表示装置。
【請求項３】Ｘラインパルス選択回路は、第一のスイ
ッチング手段を駆動制御する第一の駆動回路と、第二の
スイッチング手段を駆動制御する第二の駆動回路とを備
えて構成され、第一の駆動回路及び第二の駆動回路は、スイッチング手
段を駆動するドライバ回路と、ソース端子がドライバ回
路の出力端子に接続され、ドレイン端子が前記スイッチ
ング手段の制御端子に接続され、ゲート端子に所定の電
圧が入力されるＦＥＴとにより構成されることを特徴と
する請求項１又は２に記載の放電表示装置。
【請求項４】全ての放電ランプの消灯から、いずれか
の放電ランプの書き込みまでのブランク期間を検出し、ブランク期間中、Ｘライン書込パルス発生回路における
直流電圧のスイッチングを停止させるブランク検出回路
を備えたことを特徴とする請求項１から３のいずれかに
記載の放電表示装置。
【請求項５】全ての放電ランプの消灯から、いずれか
の放電ランプの書き込みまでのブランク期間を検出し、ブランク期間中、Ｘライン維持パルス発生回路における
直流電圧のスイッチングを停止させるブランク検出回路
を備えたことを特徴とする請求項１から４のいずれかに
記載の放電表示装置。
【請求項６】２つの電極を有する放電ランプをマトリ
クス状に配列し、所定の方向に配列された各放電ランプ
の一方の電極を互いに接続してＹラインを構成し、書込
パルス及び維持パルスを含むとともに消去期間を有する
Ｙライン駆動信号を各Ｙラインに印加する放電表示装置
において、所定の直流電圧をスイッチングし、維持パルスを生成す
るＹライン維持パルス発生回路と、所定の直流電圧をスイッチングし、書込パルスを生成す
るＹライン書込パルス発生回路と、維持パルスをスイッチングする第三のスイッチング手
段、書込パルスをスイッチングする第四のスイッチング
手段及び所定の直流電圧をスイッチングする第五のスイ
ッチング手段を有し、これらのスイッチング手段の出力
を合成してＹライン駆動信号を生成する複数のＹライン
パルス選択回路とを備え、第三のスイッチング手段、第四のスイッチング手段及び
第五のスイッチング手段は、その入力電圧及び出力電圧
が略同一の場合にオン又はオフすることを特徴とするこ
とを特徴とする放電表示装置。
【請求項７】第三のスイッチング手段、第四のスイッ
チング手段及び第五のスイッチング手段は、いずれか２
つのスイッチング手段の入力電圧が略同一の場合に、一
方のスイッチング手段がオンされるとともに、他方のス
イッチング手段がオフされることを特徴とする請求項６
に記載の放電表示装置。
【請求項８】Ｙライン書込パルス発生回路は、書込パ
ルスを、Ｙライン維持パルス発生回路において生成され
る維持パルスとは逆極性の電圧パルスとして生成し、書込パルスの出力期間が維持パルスの出力期間と重複し
ないタイミングで、書込パルスを出力することを特徴と
する請求項６又は７に記載の放電表示装置。
【請求項９】２つの電極を有する放電ランプをマトリ
クス状に配列し、所定の方向に配列された各放電ランプ
の一方の電極を互いに接続してＹラインを構成し、書込
パルス及び維持パルスを含むとともに消去期間を有する
Ｙライン駆動信号を各Ｙラインに印加する放電表示装置
において、所定の直流電圧をスイッチングし、維持パルスを生成す
るＹライン維持パルス発生回路と、所定の直流電圧をスイッチングして書込パルスを生成
し、書込パルスの出力期間が維持パルスの出力期間と重
複しないタイミングで出力するＹライン書込パルス発生
回路と、維持パルスをスイッチングする第三のスイッチング手段
及び書込パルスをスイッチングする第四のスイッチング
手段を有し、これらのスイッチング手段の出力を合成し
てＹライン駆動信号を生成する複数のＹラインパルス選
択回路とを備えたことを特徴とする放電表示装置。
【請求項１０】消去期間において、Ｙライン維持パルス発生回路から維持パルスが出力され
ている場合には、第三のスイッチング手段がオフされて
いるとともに、第四のスイッチング手段がオンされてお
り、Ｙライン書込パルス発生回路から書込パルスが出力され
ている場合には、第三のスイッチング手段がオンされて
いるとともに、第四のスイッチング手段がオフされてい
ることを特徴とする請求項９に記載の放電表示装置。
【請求項１１】第三のスイッチング手段及び第四のス
イッチング手段の入力電圧が略同一の場合に、一方のス
イッチング手段がオンされるとともに、他方のスイッチ
ング手段がオフされることを特徴とする請求項９又は１
０に記載の放電表示装置。
【請求項１２】全ての放電ランプの消灯から、いずれ
かの放電ランプの書き込みまでのブランク期間を検出
し、ブランク期間中、Ｙライン維持パルス発生回路における
直流電圧のスイッチングを停止させるブランク検出回路
を備えたことを特徴とする請求項６から１１のいずれか
に放電表示装置。
【請求項１３】全ての放電ランプの消灯から、いずれ
かの放電ランプの書き込みまでのブランク期間を検出
し、ブランク期間中、Ｙライン書込パルス発生回路における
直流電圧のスイッチングを停止させるブランク検出回路
を備えたことを特徴とする請求項６から１２のいずれか
に記載の放電表示装置。