JPH10260673A - 映像処理装置 - Google Patents
映像処理装置Info
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- JPH10260673A JPH10260673A JP9067089A JP6708997A JPH10260673A JP H10260673 A JPH10260673 A JP H10260673A JP 9067089 A JP9067089 A JP 9067089A JP 6708997 A JP6708997 A JP 6708997A JP H10260673 A JPH10260673 A JP H10260673A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- counter
- clock
- horizontal
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Abstract
(57)【要約】
【課題】 同期信号あるいはフィールド信号等の入力が
途切れてもフィールドメモリに映像データを書込めるよ
うにし、映像出力の停止あるいは静止画状態になるのを
防止する。 【解決手段】 書込制御部４によりField 信号に基づき
スイッチ１を切換え、V-sync、H-sync、クロック生成部
６よりのクロックに基づく水平・垂直アドレスを出力
し、フィールドメモリ2a、2bに交互に映像データを書込
み、読出同期生成部７よりの信号に基づき読出制御部５
を介し交互に読出し、出力する。書込制御部４は、V-sy
ncが入力されない場合、水平アドレスカウンタよりの桁
上げ信号に基づき垂直アドレスカウンタで垂直アドレス
を生成し、Field 信号が入力されない場合、垂直アドレ
スカウンタよりの桁上げ信号に基づきフィールドメモリ
切換信号を生成し、フィールドメモリ2a、2bへの映像デ
ータの書込みを行う。
途切れてもフィールドメモリに映像データを書込めるよ
うにし、映像出力の停止あるいは静止画状態になるのを
防止する。 【解決手段】 書込制御部４によりField 信号に基づき
スイッチ１を切換え、V-sync、H-sync、クロック生成部
６よりのクロックに基づく水平・垂直アドレスを出力
し、フィールドメモリ2a、2bに交互に映像データを書込
み、読出同期生成部７よりの信号に基づき読出制御部５
を介し交互に読出し、出力する。書込制御部４は、V-sy
ncが入力されない場合、水平アドレスカウンタよりの桁
上げ信号に基づき垂直アドレスカウンタで垂直アドレス
を生成し、Field 信号が入力されない場合、垂直アドレ
スカウンタよりの桁上げ信号に基づきフィールドメモリ
切換信号を生成し、フィールドメモリ2a、2bへの映像デ
ータの書込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号をディジタ
ル処理し、映像データを２つのフィールドメモリに交互
に書込み、交互に読出しする映像処理装置に係り、同期
信号等の入力が途切れた場合にフィールドメモリへの映
像データの書込みを停止しないようにするものに関す
る。
ル処理し、映像データを２つのフィールドメモリに交互
に書込み、交互に読出しする映像処理装置に係り、同期
信号等の入力が途切れた場合にフィールドメモリへの映
像データの書込みを停止しないようにするものに関す
る。
【０００２】
【従来の技術】映像信号をディジタル処理する装置で
は、同期信号入力が途切れた場合、同期信号を基に生成
される制御信号が途切れるため映像データのフィールド
メモリへの書込みが停止し、何も読出されなくなるか、
または書込み停止直前のフレームメモリの映像データを
読出し、静止画で出力するか、あるいは、映像データの
書込みを停止しない装置の場合でも、２つのフィールド
メモリに交互に書込み、交互に読出しするものでは一方
のフィールドメモリにしか書込みが行われず、このフィ
ールドメモリから読出された同期の乱れた映像データ
と、他方のフィールドメモリから読出された静止画の映
像データとが交互に出力され、画面に表示した場合に不
自然な映像になるという問題がある。映像データの書込
みのための制御信号、すなわち水平アドレスデータ、垂
直アドレスデータおよびフィールドメモリ切換信号を出
力する書込制御部には、例えば、図４に示す回路があ
る。この回路では、フィールド（Field ）信号が途切
れ、あるいは垂直同期信号（V-sync）が途切れることに
よりField 信号途切れた場合、フィールドメモリの切換
えができないので少なくとも片方のフィールドメモリに
は映像データの書込みができず、また、水平同期信号
（H-sync）が途切れた場合、カウンタ33はクロックの計
数を行うので水平アドレスデータは出力されるが、H-sy
ncが途切れることによりカウンタ35がカウントイネーブ
ルにならず、クロックを計数しないので垂直アドレスデ
ータを出力できず、従って映像データの書込みができな
くなる。
は、同期信号入力が途切れた場合、同期信号を基に生成
される制御信号が途切れるため映像データのフィールド
メモリへの書込みが停止し、何も読出されなくなるか、
または書込み停止直前のフレームメモリの映像データを
読出し、静止画で出力するか、あるいは、映像データの
書込みを停止しない装置の場合でも、２つのフィールド
メモリに交互に書込み、交互に読出しするものでは一方
のフィールドメモリにしか書込みが行われず、このフィ
ールドメモリから読出された同期の乱れた映像データ
と、他方のフィールドメモリから読出された静止画の映
像データとが交互に出力され、画面に表示した場合に不
自然な映像になるという問題がある。映像データの書込
みのための制御信号、すなわち水平アドレスデータ、垂
直アドレスデータおよびフィールドメモリ切換信号を出
力する書込制御部には、例えば、図４に示す回路があ
る。この回路では、フィールド（Field ）信号が途切
れ、あるいは垂直同期信号（V-sync）が途切れることに
よりField 信号途切れた場合、フィールドメモリの切換
えができないので少なくとも片方のフィールドメモリに
は映像データの書込みができず、また、水平同期信号
（H-sync）が途切れた場合、カウンタ33はクロックの計
数を行うので水平アドレスデータは出力されるが、H-sy
ncが途切れることによりカウンタ35がカウントイネーブ
ルにならず、クロックを計数しないので垂直アドレスデ
ータを出力できず、従って映像データの書込みができな
くなる。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、同期信号あるいはField 信号が途切れた場合で
も入力映像データ等を２つのフィールドメモリに交互に
書込めるようにし、同期信号が正常ではないので同期の
乱れた映像データではあるが入力に応じた映像データ等
が出力されるようにすることにある。
に鑑み、同期信号あるいはField 信号が途切れた場合で
も入力映像データ等を２つのフィールドメモリに交互に
書込めるようにし、同期信号が正常ではないので同期の
乱れた映像データではあるが入力に応じた映像データ等
が出力されるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、入力される映像信号より分離したH-syncお
よびV-syncと、Field 信号と、ＰＬＬ回路で生成される
前記H-syncと同期したクロックとに基づく水平アドレス
データ、垂直アドレスデータおよびフィールドメモリ切
換信号により、書込制御部を介し映像データを２つのフ
ィールドメモリに交互に書込み、読出制御部を介し前記
書込みとは異なる周期で２つのフィールドメモリの映像
データを交互に読出しを行うものにおいて、前記H-syn
c、V-syncあるいはField 信号が入力されない場合、前
記ＰＬＬ回路よりのクロックの計数に基づいて水平アド
レスデータ、垂直アドレスデータあるいはフィールドメ
モリ切換信号を生成し、映像データの書込みを行うよう
にした映像処理装置を提供するものである。
決するため、入力される映像信号より分離したH-syncお
よびV-syncと、Field 信号と、ＰＬＬ回路で生成される
前記H-syncと同期したクロックとに基づく水平アドレス
データ、垂直アドレスデータおよびフィールドメモリ切
換信号により、書込制御部を介し映像データを２つのフ
ィールドメモリに交互に書込み、読出制御部を介し前記
書込みとは異なる周期で２つのフィールドメモリの映像
データを交互に読出しを行うものにおいて、前記H-syn
c、V-syncあるいはField 信号が入力されない場合、前
記ＰＬＬ回路よりのクロックの計数に基づいて水平アド
レスデータ、垂直アドレスデータあるいはフィールドメ
モリ切換信号を生成し、映像データの書込みを行うよう
にした映像処理装置を提供するものである。
【０００５】
【発明の実施の形態】本発明による映像処理装置では、
入力される映像信号より分離したH-syncおよびV-sync
と、Field 信号と、ＰＬＬ回路で生成される前記H-sync
と同期したクロックとに基づく水平アドレスデータ、垂
直アドレスデータおよびフィールドメモリ切換信号によ
り、書込制御部を介し映像データを２つのフィールドメ
モリに交互に書込み、読出制御部を介し前記書込みとは
異なる周期で２つのフィールドメモリの映像データを交
互に読出しを行う。書込制御部は、映像データの書込み
に必要な水平アドレス数を計数する第１カウンタと、映
像データの書込みに必要な垂直アドレス数を計数する第
２カウンタと、Field 信号にてクリアされ、V-syncにて
フィールドメモリ切換信号を極性反転して出力するＴ形
フリップフロップ(T-FF)回路とを設け、第１カウンタを
H-syncにてクリアし、クロックの計数に基づき水平アド
レスデータを出力するようにし、第２カウンタをV-sync
にてクリアし、H-syncの都度クロックを計数し、計数に
基づき垂直アドレスデータを出力するように構成する。
H-syncが入力されない場合、第１カウンタはクロックの
計数に基づき水平アドレスデータを出力すると共にカウ
ントアップにて桁上げ信号を出力し、この桁上げ信号に
より第２カウンタはクロックを計数し、また、V-syncが
入力されない場合、第２カウンタはH-syncまたは第１カ
ウンタよりの桁上げ信号にてクロックを計数し、計数に
基づき垂直アドレスデータを出力すると共にカウントア
ップにて桁上げ信号を出力し、この桁上げ信号でT-FF回
路にてフィールドメモリ切換信号の極性を反転し、ま
た、Field 信号が入力されない場合、T-FF回路はV-sync
または第２カウンタよりの桁上げ信号にてフィールドメ
モリ切換信号の極性を反転する。
入力される映像信号より分離したH-syncおよびV-sync
と、Field 信号と、ＰＬＬ回路で生成される前記H-sync
と同期したクロックとに基づく水平アドレスデータ、垂
直アドレスデータおよびフィールドメモリ切換信号によ
り、書込制御部を介し映像データを２つのフィールドメ
モリに交互に書込み、読出制御部を介し前記書込みとは
異なる周期で２つのフィールドメモリの映像データを交
互に読出しを行う。書込制御部は、映像データの書込み
に必要な水平アドレス数を計数する第１カウンタと、映
像データの書込みに必要な垂直アドレス数を計数する第
２カウンタと、Field 信号にてクリアされ、V-syncにて
フィールドメモリ切換信号を極性反転して出力するＴ形
フリップフロップ(T-FF)回路とを設け、第１カウンタを
H-syncにてクリアし、クロックの計数に基づき水平アド
レスデータを出力するようにし、第２カウンタをV-sync
にてクリアし、H-syncの都度クロックを計数し、計数に
基づき垂直アドレスデータを出力するように構成する。
H-syncが入力されない場合、第１カウンタはクロックの
計数に基づき水平アドレスデータを出力すると共にカウ
ントアップにて桁上げ信号を出力し、この桁上げ信号に
より第２カウンタはクロックを計数し、また、V-syncが
入力されない場合、第２カウンタはH-syncまたは第１カ
ウンタよりの桁上げ信号にてクロックを計数し、計数に
基づき垂直アドレスデータを出力すると共にカウントア
ップにて桁上げ信号を出力し、この桁上げ信号でT-FF回
路にてフィールドメモリ切換信号の極性を反転し、ま
た、Field 信号が入力されない場合、T-FF回路はV-sync
または第２カウンタよりの桁上げ信号にてフィールドメ
モリ切換信号の極性を反転する。
【０００６】
【実施例】以下、図面に基づいて本発明による映像処理
装置の実施例を詳細に説明する。図１は本発明による映
像処理装置の一実施例の要部ブロック図である。図にお
いて、１はスイッチで、入力映像データをフィールドご
とに切換える。2aおよび2bはフィールドメモリで、スイ
ッチ１を介し入力される映像データを１フィールドずつ
交互に記録する。３はスイッチで、フィールドメモリ2b
または2aより読出される映像データをフィールドごとに
切換えて出力する。４は書込制御部で、入力映像信号よ
り分離されたH-syncおよびV-syncと、H/V-syncに基づき
生成されるField 信号と、クロック生成部６で生成され
るH-syncに同期したクロックとにより、１フィールドご
とにスイッチ１をａ側またはｂ側に切換え、フィールド
メモリ2aまたは2bへの映像データの書込みを行う。５は
読出制御部で、読出同期生成部７よりのField 信号、ク
ロック、H-syncおよびV-syncに基づきフィールドメモリ
2bまたは2aの映像データを交互に読出し、スイッチ３を
介して出力する。
装置の実施例を詳細に説明する。図１は本発明による映
像処理装置の一実施例の要部ブロック図である。図にお
いて、１はスイッチで、入力映像データをフィールドご
とに切換える。2aおよび2bはフィールドメモリで、スイ
ッチ１を介し入力される映像データを１フィールドずつ
交互に記録する。３はスイッチで、フィールドメモリ2b
または2aより読出される映像データをフィールドごとに
切換えて出力する。４は書込制御部で、入力映像信号よ
り分離されたH-syncおよびV-syncと、H/V-syncに基づき
生成されるField 信号と、クロック生成部６で生成され
るH-syncに同期したクロックとにより、１フィールドご
とにスイッチ１をａ側またはｂ側に切換え、フィールド
メモリ2aまたは2bへの映像データの書込みを行う。５は
読出制御部で、読出同期生成部７よりのField 信号、ク
ロック、H-syncおよびV-syncに基づきフィールドメモリ
2bまたは2aの映像データを交互に読出し、スイッチ３を
介して出力する。
【０００７】書込制御部４は図２に示す如くに構成す
る。図の11、17および22はフリップフロップ回路で構成
した１クロック遅延回路で、入力映像信号より分離され
たH-sync(a) を遅延回路11で、V-sync(h) を遅延回路17
で、Field 信号ｍを遅延回路22でそれぞれ遅延し、バー
Ｑ端子より極性反転して出力する。12、18および23は論
理和（ＯＲ）回路で、ＯＲ回路12はH-sync(a) および遅
延回路11よりの信号（パルス）ｂを、ＯＲ回路18はV-sy
nc(h) および遅延回路17よりのパルスｉを、ＯＲ回路23
はField 信号ｍおよび遅延回路22よりのパルスｎをそれ
ぞれ演算する。13はカウンタで、水平アドレス数（例え
ば、910)を計数できる10ビットのもので、ＯＲ回路12よ
りのパルスｃでクリアされ、クロックの計数に基づき水
平アドレスデータｄを出力し、パルスｃが印加されない
場合は10ビット(1024)の計数にて桁上げ信号ｅを出力す
る。14は否定（ＮＯＴ）回路で、ＯＲ回路12よりのパル
スｃの極性を反転する。15はＯＲ回路で、カウンタ13よ
りの桁上げ信号ｅおよびＯＲ回路14よりのパルスを演算
する。16はカウンタで、垂直アドレス数（例えば、263)
を計数できる９ビットのもので、ＯＲ回路18よりのパル
スｊでクリアされ、ＯＲ回路15よりのパルスｆの入力の
都度、クロックを計数し、垂直アドレスデータｇを出力
し、パルスｊのない場合は９ビット(512) を計数し桁上
げ信号ｋを出力する。19はＮＯＴ回路で、ＯＲ回路18よ
りのパルスｊの極性を反転する。20はＯＲ回路で、カウ
ンタ16よりの桁上げ信号ｋおよびＯＲ回路19よりのパル
スを演算する。21はT-FF回路で、ＯＲ回路23よりのパル
スｏでクリアされ、ＯＲ回路20よりのパルスＬにてＱ端
子の出力信号ｐの極性を反転する。
る。図の11、17および22はフリップフロップ回路で構成
した１クロック遅延回路で、入力映像信号より分離され
たH-sync(a) を遅延回路11で、V-sync(h) を遅延回路17
で、Field 信号ｍを遅延回路22でそれぞれ遅延し、バー
Ｑ端子より極性反転して出力する。12、18および23は論
理和（ＯＲ）回路で、ＯＲ回路12はH-sync(a) および遅
延回路11よりの信号（パルス）ｂを、ＯＲ回路18はV-sy
nc(h) および遅延回路17よりのパルスｉを、ＯＲ回路23
はField 信号ｍおよび遅延回路22よりのパルスｎをそれ
ぞれ演算する。13はカウンタで、水平アドレス数（例え
ば、910)を計数できる10ビットのもので、ＯＲ回路12よ
りのパルスｃでクリアされ、クロックの計数に基づき水
平アドレスデータｄを出力し、パルスｃが印加されない
場合は10ビット(1024)の計数にて桁上げ信号ｅを出力す
る。14は否定（ＮＯＴ）回路で、ＯＲ回路12よりのパル
スｃの極性を反転する。15はＯＲ回路で、カウンタ13よ
りの桁上げ信号ｅおよびＯＲ回路14よりのパルスを演算
する。16はカウンタで、垂直アドレス数（例えば、263)
を計数できる９ビットのもので、ＯＲ回路18よりのパル
スｊでクリアされ、ＯＲ回路15よりのパルスｆの入力の
都度、クロックを計数し、垂直アドレスデータｇを出力
し、パルスｊのない場合は９ビット(512) を計数し桁上
げ信号ｋを出力する。19はＮＯＴ回路で、ＯＲ回路18よ
りのパルスｊの極性を反転する。20はＯＲ回路で、カウ
ンタ16よりの桁上げ信号ｋおよびＯＲ回路19よりのパル
スを演算する。21はT-FF回路で、ＯＲ回路23よりのパル
スｏでクリアされ、ＯＲ回路20よりのパルスＬにてＱ端
子の出力信号ｐの極性を反転する。
【０００８】次に、本発明による映像処理装置の動作を
説明する。スイッチ１はField 信号に基づく書込制御部
４よりのフィールドメモリ切換信号に応じてフィールド
ごとにａ、ｂに切換えられ、入力映像データは、V-syn
c、H-syncおよびクロック生成部６よりのクロックに基
づく書込制御部４よりの書込制御信号にて、フィールド
メモリ2aと2bとに交互に書込まれ、読出同期生成部７よ
りのV-sync、H-syncおよびクロックに基づく読出制御部
５よりの読出制御信号にて交互に読出され、読出同期生
成部７よりのField 信号に基づく読出制御部５よりのフ
ィールドメモリ切換信号で切換えられるスイッチ３を介
して出力される。
説明する。スイッチ１はField 信号に基づく書込制御部
４よりのフィールドメモリ切換信号に応じてフィールド
ごとにａ、ｂに切換えられ、入力映像データは、V-syn
c、H-syncおよびクロック生成部６よりのクロックに基
づく書込制御部４よりの書込制御信号にて、フィールド
メモリ2aと2bとに交互に書込まれ、読出同期生成部７よ
りのV-sync、H-syncおよびクロックに基づく読出制御部
５よりの読出制御信号にて交互に読出され、読出同期生
成部７よりのField 信号に基づく読出制御部５よりのフ
ィールドメモリ切換信号で切換えられるスイッチ３を介
して出力される。
【０００９】書込制御部４は図２に示す如くに構成さ
れ、この動作を説明するためのタイムチャートを図３に
示す。図において、H-sync(a) は遅延回路11に入力し、
１クロック遅延し、バーＱ端子より反転出力され、この
信号ｂはＯＲ回路12に入力し、H-sync(a) とで演算し、
負のパルスｃを出力する。カウンタ13は水平アドレスの
計数用で、例えば、映像データの水平方向の画素数910
を計数するための10ビットカウンタで、パルスｃでクリ
アされ、クロックを計数し、水平アドレスｄ（０〜909
）を出力する。そして、映像源の障害等でH-sync(a)
が途切れた場合、ＯＲ回路12よりパルスｃが出力されな
いのでクリアされず、水平アドレスｄは1023まで出力さ
れ、桁上げ信号ｅを出力する。ＯＲ回路12よりのパルス
ｃはＮＯＴ回路14で反転され、カウンタ13よりの桁上げ
信号ｅと共にＯＲ回路15に入力し、演算され、パルスｆ
を出力する。従って、パルスｆの周期はH-sync(a) の入
力される間は910 クロック、H-sync(a) の途切れた期間
は1024クロックとなる。
れ、この動作を説明するためのタイムチャートを図３に
示す。図において、H-sync(a) は遅延回路11に入力し、
１クロック遅延し、バーＱ端子より反転出力され、この
信号ｂはＯＲ回路12に入力し、H-sync(a) とで演算し、
負のパルスｃを出力する。カウンタ13は水平アドレスの
計数用で、例えば、映像データの水平方向の画素数910
を計数するための10ビットカウンタで、パルスｃでクリ
アされ、クロックを計数し、水平アドレスｄ（０〜909
）を出力する。そして、映像源の障害等でH-sync(a)
が途切れた場合、ＯＲ回路12よりパルスｃが出力されな
いのでクリアされず、水平アドレスｄは1023まで出力さ
れ、桁上げ信号ｅを出力する。ＯＲ回路12よりのパルス
ｃはＮＯＴ回路14で反転され、カウンタ13よりの桁上げ
信号ｅと共にＯＲ回路15に入力し、演算され、パルスｆ
を出力する。従って、パルスｆの周期はH-sync(a) の入
力される間は910 クロック、H-sync(a) の途切れた期間
は1024クロックとなる。
【００１０】V-sync(h) は遅延回路17に入力し、１クロ
ック遅延し、バーＱ端子より反転出力され、この信号ｉ
はＯＲ回路18に入力し、V-sync(h) とで演算し、負のパ
ルスｊを出力する。カウンタ16は垂直アドレスの計数用
で、例えば、映像データの垂直方向の画素数（ライン
数）263 を計数するための９ビットカウンタで、パルス
ｊでクリアされ、パルスｆが印加される都度、クロック
を計数し、垂直アドレスｇ（０〜262 または263)を出力
する。そして、映像源の障害等でV-sync(h) が途切れた
場合、ＯＲ回路18よりパルスｊが出力されないのでクリ
アされず、垂直アドレスｇは511 まで出力され、桁上げ
信号ｋを出力する。ＯＲ回路18よりのパルスｊはＮＯＴ
回路19で反転され、カウンタ16よりの桁上げ信号ｋと共
にＯＲ回路20に入力し、演算され、パルスＬを出力す
る。従って、パルスＬの周期はV-sync(h) の入力される
間は262H（H は水平同期の周期）または263H、V-sync
(h) のない間は512Hとなる。
ック遅延し、バーＱ端子より反転出力され、この信号ｉ
はＯＲ回路18に入力し、V-sync(h) とで演算し、負のパ
ルスｊを出力する。カウンタ16は垂直アドレスの計数用
で、例えば、映像データの垂直方向の画素数（ライン
数）263 を計数するための９ビットカウンタで、パルス
ｊでクリアされ、パルスｆが印加される都度、クロック
を計数し、垂直アドレスｇ（０〜262 または263)を出力
する。そして、映像源の障害等でV-sync(h) が途切れた
場合、ＯＲ回路18よりパルスｊが出力されないのでクリ
アされず、垂直アドレスｇは511 まで出力され、桁上げ
信号ｋを出力する。ＯＲ回路18よりのパルスｊはＮＯＴ
回路19で反転され、カウンタ16よりの桁上げ信号ｋと共
にＯＲ回路20に入力し、演算され、パルスＬを出力す
る。従って、パルスＬの周期はV-sync(h) の入力される
間は262H（H は水平同期の周期）または263H、V-sync
(h) のない間は512Hとなる。
【００１１】T-FF回路21は、ＯＲ回路20よりのパルスＬ
が印加される都度、出力信号ｐの極性を反転し、ＯＲ回
路23よりのパルスｏでクリアされる。Field 信号ｍは遅
延回路22に入力し、１クロック遅延し、バーＱ端子より
反転出力し、この信号ｎをＯＲ回路23に入力し、Field
信号ｍとで演算し、出力される負のパルスｏを上記T-FF
回路21のクリア端子に印加する。Field 信号ｍが途切れ
た場合、ＯＲ回路23よりパルスｏが出力されないのでT-
FF回路21はクリアされず、ＯＲ回路20よりのパルスＬに
応じて出力信号ｐの極性を反転する。従って、信号ｐ、
すなわちフィールドメモリ切換信号は、Field 信号ｍの
入力される間は262Hまたは263Hごとに、Field 信号ｍの
途切れた間は512Hごとに極性が反転する。
が印加される都度、出力信号ｐの極性を反転し、ＯＲ回
路23よりのパルスｏでクリアされる。Field 信号ｍは遅
延回路22に入力し、１クロック遅延し、バーＱ端子より
反転出力し、この信号ｎをＯＲ回路23に入力し、Field
信号ｍとで演算し、出力される負のパルスｏを上記T-FF
回路21のクリア端子に印加する。Field 信号ｍが途切れ
た場合、ＯＲ回路23よりパルスｏが出力されないのでT-
FF回路21はクリアされず、ＯＲ回路20よりのパルスＬに
応じて出力信号ｐの極性を反転する。従って、信号ｐ、
すなわちフィールドメモリ切換信号は、Field 信号ｍの
入力される間は262Hまたは263Hごとに、Field 信号ｍの
途切れた間は512Hごとに極性が反転する。
【００１２】
【発明の効果】以上に説明したように、本発明による映
像処理装置によれば、同期信号あるいはField 信号が途
切れた場合、途切れた信号によって正常時と異なる周期
になるものがあるが、書込制御部からは水平アドレス、
垂直アドレスおよびフィールドメモリ切換信号が途切れ
ずに出力されるものであるから、同期の乱れた映像デー
タあるいはノイズ等ではあるが入力に応じた映像データ
が出力されるものとなり、画面に表示した場合、例え
ば、映像源では動きがある筈なのに映像の動きが止まっ
たり、動きのない映像と同期の乱れた映像とが交互に表
示される等の不自然さをなくすることができる。
像処理装置によれば、同期信号あるいはField 信号が途
切れた場合、途切れた信号によって正常時と異なる周期
になるものがあるが、書込制御部からは水平アドレス、
垂直アドレスおよびフィールドメモリ切換信号が途切れ
ずに出力されるものであるから、同期の乱れた映像デー
タあるいはノイズ等ではあるが入力に応じた映像データ
が出力されるものとなり、画面に表示した場合、例え
ば、映像源では動きがある筈なのに映像の動きが止まっ
たり、動きのない映像と同期の乱れた映像とが交互に表
示される等の不自然さをなくすることができる。
【図１】本発明による映像処理装置の一実施例の要部ブ
ロック図である。
ロック図である。
【図２】本発明による映像処理装置の書込制御部の一例
の要部ブロック図である。
の要部ブロック図である。
【図３】本発明による映像処理装置の書込制御部の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図４】従来の映像処理装置の書込制御部の一例の要部
ブロック図である。
ブロック図である。
１、３ スイッチ 2a、2b フィールドメモリ ４ 書込制御部 ５ 読出制御部 ６ クロック生成部 ７ 読出同期生成部 11、17、22、31、36 遅延回路（ＦＦ回路） 12、15、18、20、23、32、37 論理和回路 13、16、33、35 カウンタ 14、19、34 否定回路 21 Ｔ形フリップフロップ回路
Claims (8)
- 【請求項１】 入力される映像信号より分離した水平同
期信号および垂直同期信号と、フィールド信号と、ＰＬ
Ｌ回路で生成される前記水平同期信号と同期したクロッ
クとに基づく水平アドレスデータ、垂直アドレスデータ
およびフィールドメモリ切換信号により、書込制御部を
介し映像データを２つのフィールドメモリに交互に書込
み、読出制御部を介し前記書込みとは異なる周期で２つ
のフィールドメモリの映像データを交互に読出しを行う
ものにおいて、前記水平同期信号、垂直同期信号あるい
はフィールド信号が入力されない場合、前記書込制御部
で生成される信号により映像データの書込みを行うよう
にした映像処理装置。 - 【請求項２】 前記書込制御部は前記ＰＬＬ回路よりの
クロックを計数するカウンタを有し、水平同期信号、垂
直同期信号あるいはフィールド信号が入力されない場
合、前記ＰＬＬ回路よりのクロックの計数に基づいて水
平アドレスデータ、垂直アドレスデータあるいはフィー
ルドメモリ切換信号を生成し、映像データの書込みを行
うものでなる請求項１記載の映像処理装置。 - 【請求項３】 前記書込制御部は、映像データの書込み
に必要な水平アドレス数を計数する第１カウンタと、映
像データの書込みに必要な垂直アドレス数を計数する第
２カウンタと、前記フィールド信号にてクリアされ、垂
直同期信号にてフィールドメモリ切換信号を極性反転し
て出力するフリップフロップ回路とを設けてなり、第１
カウンタを前記水平同期信号にてクリアし、クロックの
計数に基づき水平アドレスデータを出力するようにし、
第２カウンタを前記垂直同期信号にてクリアし、水平同
期信号にてクロックを計数し、計数に基づき垂直アドレ
スデータを出力するようにし、水平同期信号が入力され
ない場合、前記第１カウンタはクロックの計数に基づき
水平アドレスデータを出力すると共にカウントアップに
て桁上げ信号を出力し、同桁上げ信号にて前記第２カウ
ンタによりクロックを計数するようにした請求項１記載
の映像処理装置。 - 【請求項４】 前記書込制御部は、映像データの書込み
に必要な水平アドレス数を計数する第１カウンタと、映
像データの書込みに必要な垂直アドレス数を計数する第
２カウンタと、前記フィールド信号にてクリアされ、垂
直同期信号にてフィールドメモリ切換信号を極性反転し
て出力するフリップフロップ回路とを設けてなり、第１
カウンタを前記水平同期信号にてクリアし、クロックの
計数に基づき水平アドレスデータを出力するようにし、
第２カウンタを前記垂直同期信号にてクリアし、水平同
期信号にてクロックを計数し、計数に基づき垂直アドレ
スデータを出力するようにし、垂直同期信号が入力され
ない場合、前記第２カウンタは水平同期信号または第１
カウンタよりの桁上げ信号にてクロックを計数し、計数
に基づき垂直アドレスデータを出力すると共にカウント
アップにて桁上げ信号を出力し、同桁上げ信号にて前記
フリップフロップ回路によるフィールドメモリ切換信号
の極性反転を行うようにした請求項１記載の映像処理装
置。 - 【請求項５】 前記書込制御部は、映像データの書込み
に必要な水平アドレス数を計数する第１カウンタと、映
像データの書込みに必要な垂直アドレス数を計数する第
２カウンタと、前記フィールド信号にてクリアされ、垂
直同期信号にてフィールドメモリ切換信号を極性反転し
て出力するフリップフロップ回路とを設けてなり、第１
カウンタを前記水平同期信号にてクリアし、クロックの
計数に基づき水平アドレスデータを出力するようにし、
第２カウンタを前記垂直同期信号にてクリアし、水平同
期信号にてクロックを計数し、計数に基づき垂直アドレ
スデータを出力するようにし、フィールド信号が入力さ
れない場合、前記フリップフロップ回路は垂直同期信号
または前記第２カウンタよりの桁上げ信号にてフィール
ドメモリ切換信号の極性反転を行うようにした請求項１
記載の映像処理装置。 - 【請求項６】 前記水平同期信号を１クロック遅延し極
性反転して出力する第１遅延回路と、第１遅延回路より
の信号および前記水平同期信号を演算する第１論理和回
路とを設け、第１論理和回路よりの信号にて前記第１カ
ウンタをクリアするようにし、前記垂直同期信号を１ク
ロック遅延し極性反転して出力する第２遅延回路と、第
２遅延回路よりの信号および前記垂直同期信号を演算す
る第２論理和回路とを設け、第２論理和回路よりの信号
にて前記第２カウンタをクリアするようにし、前記フィ
ールド信号を１クロック遅延し極性反転して出力する第
３遅延回路と、第３遅延回路よりの信号および前記フィ
ールド信号を演算する第３論理和回路とを設け、第３論
理和回路よりの信号にて前記フリップフロップ回路をク
リアするようにした請求項３、請求項４または請求項５
記載の映像処理装置。 - 【請求項７】 前記第１カウンタよりの桁上げ信号およ
び第１論理和回路よりの信号を演算する第４論理和回路
を設け、第４論理和回路よりの信号にて前記第２カウン
タでクロックの計数を開始するようにすると共に、前記
第２カウンタよりの桁上げ信号および第２論理和回路よ
りの信号を演算する第５論理和回路を設け、第５論理和
回路よりの信号にて前記フリップフロップ回路でフィー
ルドメモリ切換信号の極性反転を行うようにした請求項
６記載の映像処理装置。 - 【請求項８】 前記水平同期信号は同期負極性で入力さ
れ、第１否定回路を設けて前記第１論理和回路よりの信
号を極性反転し、前記第１カウンタよりの桁上げ信号と
共に第１否定回路よりの信号を前記第４論理和回路に入
力するようにすると共に、前記垂直同期信号は同期負極
性で入力され、第２否定回路を設けて前記第２論理和回
路よりの信号を極性反転し、前記第２カウンタよりの桁
上げ信号と共に第２否定回路よりの信号を前記第５論理
和回路に入力するようにした請求項７記載の映像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067089A JPH10260673A (ja) | 1997-03-19 | 1997-03-19 | 映像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067089A JPH10260673A (ja) | 1997-03-19 | 1997-03-19 | 映像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260673A true JPH10260673A (ja) | 1998-09-29 |
Family
ID=13334821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067089A Pending JPH10260673A (ja) | 1997-03-19 | 1997-03-19 | 映像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260673A (ja) |
-
1997
- 1997-03-19 JP JP9067089A patent/JPH10260673A/ja active Pending
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