JPH10247734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10247734A JPH10247734A JP5071097A JP5071097A JPH10247734A JP H10247734 A JPH10247734 A JP H10247734A JP 5071097 A JP5071097 A JP 5071097A JP 5071097 A JP5071097 A JP 5071097A JP H10247734 A JPH10247734 A JP H10247734A
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- JP
- Japan
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- gate electrode
- heat treatment
- film
- semiconductor device
- diffusion layer
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Abstract
(57)【要約】
【課題】 出来上がりのゲート電極の仕事関数の熱プロ
セスによる変動を抑えて、しきい値電圧Ｖthのバラツキ
の小さい素子を形成できる半導体装置の製造方法を提供
する。 【解決手段】 シリコン基板又はＳＯＩ基板上にゲート
電極を形成し、このゲート電極に不純物を導入する。次
に、ＬＤＤやソース／ドレイン（高濃度拡散層）の活性
化温度よりも高温もしくは高温且つ長時間にてゲート電
極の活性化のための熱処理１を施す。この後、ＬＤＤ領
域、ソース／ドレイン領域（高濃度拡散層）に不純物を
導入し不純物Ｐrofileを形成する。次に、ＬＤＤ領域、
ソース／ドレイン領域（高濃度拡散層）を活性化させる
ための熱処理２を施す。従って、ゲート電極の仕事関数
の熱プロセスによる変動を抑えて、しきい値電圧Ｖthの
バラツキの小さい素子を形成できる。
セスによる変動を抑えて、しきい値電圧Ｖthのバラツキ
の小さい素子を形成できる半導体装置の製造方法を提供
する。 【解決手段】 シリコン基板又はＳＯＩ基板上にゲート
電極を形成し、このゲート電極に不純物を導入する。次
に、ＬＤＤやソース／ドレイン（高濃度拡散層）の活性
化温度よりも高温もしくは高温且つ長時間にてゲート電
極の活性化のための熱処理１を施す。この後、ＬＤＤ領
域、ソース／ドレイン領域（高濃度拡散層）に不純物を
導入し不純物Ｐrofileを形成する。次に、ＬＤＤ領域、
ソース／ドレイン領域（高濃度拡散層）を活性化させる
ための熱処理２を施す。従って、ゲート電極の仕事関数
の熱プロセスによる変動を抑えて、しきい値電圧Ｖthの
バラツキの小さい素子を形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、Ｂ（ボロン）がドープされたｐ+ ゲ
ート電極の特性変動を抑えて、その特性が均一化された
半導体装置の製造方法に関する。
方法に関し、特に、Ｂ（ボロン）がドープされたｐ+ ゲ
ート電極の特性変動を抑えて、その特性が均一化された
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ(Silicon on Insulator)構造を用
いることによって素子間同士の完全分離が容易になるこ
と、ソフトエラーやＣＭＯＳＴｒに特有なラッチアップ
の抑制が可能になることが知られている。また、Ｓｉ活
性層の厚さが５００nm程度のＳＯＩ構造を用いてＣＭＯ
ＳＴr ＬＳＩの高速・高信頼性化を図ることについての
検討が比較的早くから行われてきた。
いることによって素子間同士の完全分離が容易になるこ
と、ソフトエラーやＣＭＯＳＴｒに特有なラッチアップ
の抑制が可能になることが知られている。また、Ｓｉ活
性層の厚さが５００nm程度のＳＯＩ構造を用いてＣＭＯ
ＳＴr ＬＳＩの高速・高信頼性化を図ることについての
検討が比較的早くから行われてきた。
【０００３】最近では、ＳＯＩ表面のＳｉ層をさらに１
００nm程度にまで薄くし、チャネルの不純物濃度も比較
的低い状態に制御して、ほぼＳｉ活性層全体が空乏化す
るような条件にすると、短チャネル効果の抑制やＭＯＳ
Ｔｒの電流駆動能力の向上などのさらに優れた性能が得
られることがわかってきた。
００nm程度にまで薄くし、チャネルの不純物濃度も比較
的低い状態に制御して、ほぼＳｉ活性層全体が空乏化す
るような条件にすると、短チャネル効果の抑制やＭＯＳ
Ｔｒの電流駆動能力の向上などのさらに優れた性能が得
られることがわかってきた。
【０００４】このＳＯＩ層の形成方法として近年は、Ｓ
ＩＭＯＸ（Ｓeparationby ＩＭplanted ＯＸgen)法とウ
エハー張り合わせ法の代表的な２つの方法の完成度が上
がりつつあり、注目を浴びている。
ＩＭＯＸ（Ｓeparationby ＩＭplanted ＯＸgen)法とウ
エハー張り合わせ法の代表的な２つの方法の完成度が上
がりつつあり、注目を浴びている。
【０００５】ところが、この完全空乏型のＳＯＩＴｒを
エンハンスメント・モード（Ｎormally Ｏff）で作製す
るために、Ｎ- ＭＯＳの表面ゲート電極にｐ+ Poly Si
もしくはこれを用いたＷ-Polycide 等のゲート電極を用
いると、このゲート電極の活性化のための熱処理温度の
変動によってその仕事関数が変化してしまい、結果的に
トランジスタのしきい値電圧Ｖthが変動してしまうとい
う問題がある。
エンハンスメント・モード（Ｎormally Ｏff）で作製す
るために、Ｎ- ＭＯＳの表面ゲート電極にｐ+ Poly Si
もしくはこれを用いたＷ-Polycide 等のゲート電極を用
いると、このゲート電極の活性化のための熱処理温度の
変動によってその仕事関数が変化してしまい、結果的に
トランジスタのしきい値電圧Ｖthが変動してしまうとい
う問題がある。
【０００６】このｐ+ Poly Si ゲートの仕事関数が熱処
理温度や熱処理時間に応じて変化する理由としては、以
下に列挙するようなものが考えられる。 （１）Poly Si 中のＢの活性化率の温度による変動 （２）Poly Si のＧrain size の温度による成長の度合
いの変化 （３）Poly Si ／ＳｉＯ2 界面へのＢの析出度合いの温
度による変動
理温度や熱処理時間に応じて変化する理由としては、以
下に列挙するようなものが考えられる。 （１）Poly Si 中のＢの活性化率の温度による変動 （２）Poly Si のＧrain size の温度による成長の度合
いの変化 （３）Poly Si ／ＳｉＯ2 界面へのＢの析出度合いの温
度による変動
【０００７】つまり、Poly Si のＧrain size やPoly S
i 中のＢ濃度や活性化率の温度による変動によって、Ｍ
etal電極としてのｐ+ Poly Si の仕事関数が変化するこ
とになり、結果的にＴｒのＶthを変動させてしまう。
i 中のＢ濃度や活性化率の温度による変動によって、Ｍ
etal電極としてのｐ+ Poly Si の仕事関数が変化するこ
とになり、結果的にＴｒのＶthを変動させてしまう。
【０００８】図２２（ａ）は、従来の半導体装置を示す
断面図であり、図２２（ｂ）は、図２２（ａ）に示す半
導体装置におけるＢをドープした後のゲート電極及びそ
の近傍部分（Ａの領域）を示す拡大断面図であり、図２
２（ｃ）は、図２２（ｂ）に示すゲート電極に後の熱処
理工程を施した後のゲート電極及びその近傍部分を示す
拡大断面図である。
断面図であり、図２２（ｂ）は、図２２（ａ）に示す半
導体装置におけるＢをドープした後のゲート電極及びそ
の近傍部分（Ａの領域）を示す拡大断面図であり、図２
２（ｃ）は、図２２（ｂ）に示すゲート電極に後の熱処
理工程を施した後のゲート電極及びその近傍部分を示す
拡大断面図である。
【０００９】図２２（ａ）に示すように、シリコン基板
１０１の表面にはＬＯＣＯＳ酸化膜１０３が設けられ、
シリコン基板１０１の表面上にはゲート酸化膜を介して
PolySi のゲート電極１０５が設けられる。この後、こ
のゲート電極１０５にはＢがドープされる。この時のゲ
ート電極１０５は図２２（ｂ）に示すような状態になっ
ている。
１０１の表面にはＬＯＣＯＳ酸化膜１０３が設けられ、
シリコン基板１０１の表面上にはゲート酸化膜を介して
PolySi のゲート電極１０５が設けられる。この後、こ
のゲート電極１０５にはＢがドープされる。この時のゲ
ート電極１０５は図２２（ｂ）に示すような状態になっ
ている。
【００１０】次に、図示せぬＬＤＤ領域、ソース／ドレ
イン領域には不純物の導入が行われる。この後、ゲート
電極１０５、ＬＤＤ領域、ソース／ドレイン領域熱を活
性化させるための熱処理（図１（ａ）に示す従来例の熱
処理２に相当）が施される。この時のゲート電極１０５
は、図２２（ｃ）に示すように、熱処理の前に比べてPo
ly Si Ｇrainの成長１０９、Ｂの析出１１１、Ｂの活性
化１１３が起こっており、これらの度合いは熱処理温度
によって変化するものである。次に、ゲート電極１０５
及びシリコン基板１０１の上には層間絶縁膜１０７が堆
積される。
イン領域には不純物の導入が行われる。この後、ゲート
電極１０５、ＬＤＤ領域、ソース／ドレイン領域熱を活
性化させるための熱処理（図１（ａ）に示す従来例の熱
処理２に相当）が施される。この時のゲート電極１０５
は、図２２（ｃ）に示すように、熱処理の前に比べてPo
ly Si Ｇrainの成長１０９、Ｂの析出１１１、Ｂの活性
化１１３が起こっており、これらの度合いは熱処理温度
によって変化するものである。次に、ゲート電極１０５
及びシリコン基板１０１の上には層間絶縁膜１０７が堆
積される。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置の製造方法におけるゲート電極１０５等
の活性化のための具体的な熱処理温度や熱処理時間は、
ｐ+ Poly Si のゲート電極形成後のプロセス・ステップ
に応じてそれぞれ異なるものである。このため、例えば
半導体装置の種類によって異なる温度や時間の熱処理が
施されることとなり、その結果、半導体装置の種類によ
って出来上がりのｐ+ Poly Si のゲート電極の仕事関数
が異なることになる。したがって、ゲート電極の仕事関
数を均一化するには、各デバイス、プロセス毎に熱処理
条件等の確認が必要となってしまう。
来の半導体装置の製造方法におけるゲート電極１０５等
の活性化のための具体的な熱処理温度や熱処理時間は、
ｐ+ Poly Si のゲート電極形成後のプロセス・ステップ
に応じてそれぞれ異なるものである。このため、例えば
半導体装置の種類によって異なる温度や時間の熱処理が
施されることとなり、その結果、半導体装置の種類によ
って出来上がりのｐ+ Poly Si のゲート電極の仕事関数
が異なることになる。したがって、ゲート電極の仕事関
数を均一化するには、各デバイス、プロセス毎に熱処理
条件等の確認が必要となってしまう。
【００１２】一方、微細化に伴ってＲＴＡ（Ｒapid Ｔ
hermal Ａnneal ）のような高温・短時間の熱処理が用
いられるようになるが、このＲＴＡは現状ではハロゲン
ランプによる加熱により行われているので、ランプ形状
を反映した不均一な加熱処理となってしまっている。そ
の結果、実効的な熱処理温度がＷafer面内でバラツキ、
特に熱処理温度の低温化（不純物の活性化率が低下する
ため、出来上がりのシート抵抗のバラツキが増大する）
やＷaferの大口径化により、ますます出来上がりのｐ+
Poly Si のゲート電極の仕事関数の不均一性が増大して
いる。
hermal Ａnneal ）のような高温・短時間の熱処理が用
いられるようになるが、このＲＴＡは現状ではハロゲン
ランプによる加熱により行われているので、ランプ形状
を反映した不均一な加熱処理となってしまっている。そ
の結果、実効的な熱処理温度がＷafer面内でバラツキ、
特に熱処理温度の低温化（不純物の活性化率が低下する
ため、出来上がりのシート抵抗のバラツキが増大する）
やＷaferの大口径化により、ますます出来上がりのｐ+
Poly Si のゲート電極の仕事関数の不均一性が増大して
いる。
【００１３】その結果、このゲート電極の仕事関数の変
動に対応してこれを用いたＳＯＩＴｒのＶthが面内で変
動することになり、将来の低電圧化、低消費電力化のた
めの半導体装置作製上の大きな問題点となりつつある。
動に対応してこれを用いたＳＯＩＴｒのＶthが面内で変
動することになり、将来の低電圧化、低消費電力化のた
めの半導体装置作製上の大きな問題点となりつつある。
【００１４】尚、このようなｐ+ Poly Si をゲート電極
に用いた場合の問題点は、短チャネル効果を抑制するた
めに次世代以降のＢulk Ｓｉデバイスに採用すべく検討
が行われている、表面チャネル型のＰ- ＭＯＳＴｒにお
いても同様に生じる。そして、特に面内の実効的な温度
分布がＲＴＡプロセスの採用やＷaferの大口径化に伴い
増大しつつあるので、将来的には大きな問題となる可能
性があるのはＳＯＩＴｒの場合と同様である。
に用いた場合の問題点は、短チャネル効果を抑制するた
めに次世代以降のＢulk Ｓｉデバイスに採用すべく検討
が行われている、表面チャネル型のＰ- ＭＯＳＴｒにお
いても同様に生じる。そして、特に面内の実効的な温度
分布がＲＴＡプロセスの採用やＷaferの大口径化に伴い
増大しつつあるので、将来的には大きな問題となる可能
性があるのはＳＯＩＴｒの場合と同様である。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出来上がりのゲート電
極の仕事関数の熱プロセスによる変動を抑えて、しきい
値電圧Ｖthのバラツキの小さい素子を形成できる半導体
装置の製造方法を提供することにある。
されたものであり、その目的は、出来上がりのゲート電
極の仕事関数の熱プロセスによる変動を抑えて、しきい
値電圧Ｖthのバラツキの小さい素子を形成できる半導体
装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】この発明の第１態様に係
る半導体装置の製造方法は、上記課題を解決するため、
ゲート電極に不純物を導入した後でＬＤＤもしくは高濃
度拡散層を形成する前に、このＬＤＤもしくは高濃度拡
散層の活性化温度よりも高温もしくは高温且つ長時間の
熱処理を該ゲート電極に行うことを特徴とする。
る半導体装置の製造方法は、上記課題を解決するため、
ゲート電極に不純物を導入した後でＬＤＤもしくは高濃
度拡散層を形成する前に、このＬＤＤもしくは高濃度拡
散層の活性化温度よりも高温もしくは高温且つ長時間の
熱処理を該ゲート電極に行うことを特徴とする。
【００１７】第１態様に係る半導体装置の製造方法で
は、ゲート電極に不純物を導入した後でＬＤＤもしくは
高濃度拡散層を形成する前に、該ゲート電極に熱処理を
行っているため、ＬＤＤもしくは高濃度拡散層の活性化
温度よりも高温もしくは高温且つ長時間の熱処理、つま
りゲート電極の活性化のために充分な高温で長時間の熱
処理を行うことが可能となる。この結果、その後の熱プ
ロセス、例えばＬＤＤ領域等の活性化のための熱処理等
の影響を受けにくくなり、安定した仕事関数のゲート電
極を形成することができ、Ｖthバラツキの小さい素子を
形成することができる。換言すれば、ＬＤＤ領域やソー
ス／ドレイン領域は一般にデバイスの微細化につれて、
そのＰrofileを崩さないようにするために短時間のＲＴ
Ａ処理が行われるようになるが、上述したように熱処理
を行うことにより、ＬＤＤ領域やソース／ドレイン領域
の拡散層のＰrofileを崩さないようにするという規制が
無くなるので、比較的長時間、高温の熱処理を行うこと
が可能となる。
は、ゲート電極に不純物を導入した後でＬＤＤもしくは
高濃度拡散層を形成する前に、該ゲート電極に熱処理を
行っているため、ＬＤＤもしくは高濃度拡散層の活性化
温度よりも高温もしくは高温且つ長時間の熱処理、つま
りゲート電極の活性化のために充分な高温で長時間の熱
処理を行うことが可能となる。この結果、その後の熱プ
ロセス、例えばＬＤＤ領域等の活性化のための熱処理等
の影響を受けにくくなり、安定した仕事関数のゲート電
極を形成することができ、Ｖthバラツキの小さい素子を
形成することができる。換言すれば、ＬＤＤ領域やソー
ス／ドレイン領域は一般にデバイスの微細化につれて、
そのＰrofileを崩さないようにするために短時間のＲＴ
Ａ処理が行われるようになるが、上述したように熱処理
を行うことにより、ＬＤＤ領域やソース／ドレイン領域
の拡散層のＰrofileを崩さないようにするという規制が
無くなるので、比較的長時間、高温の熱処理を行うこと
が可能となる。
【００１８】また、上記半導体装置がチャネルが均一に
ドープされたＳＯＩ型の半導体装置であることが好まし
い。また、上記ゲート電極の少なくとも一部はＢがドー
プされたｐ+ ゲートであることが好ましい。
ドープされたＳＯＩ型の半導体装置であることが好まし
い。また、上記ゲート電極の少なくとも一部はＢがドー
プされたｐ+ ゲートであることが好ましい。
【００１９】また、この発明の第２態様に係る半導体装
置の製造方法は、ゲート電極に不純物を導入した後、こ
の後の工程における拡散層の不純物を活性化するための
熱処理温度より高温もしくは高温且つ長時間の熱処理を
該ゲート電極に施す工程と、しきい値電圧の調整のため
のイオン注入、パンチスルー抑制のためのイオン注入を
行う工程と、を具備することを特徴とする半導体装置の
製造方法。
置の製造方法は、ゲート電極に不純物を導入した後、こ
の後の工程における拡散層の不純物を活性化するための
熱処理温度より高温もしくは高温且つ長時間の熱処理を
該ゲート電極に施す工程と、しきい値電圧の調整のため
のイオン注入、パンチスルー抑制のためのイオン注入を
行う工程と、を具備することを特徴とする半導体装置の
製造方法。
【００２０】第２態様に係る半導体装置の製造方法で
は、ゲート電極に熱処理を施した後の熱プロセス、例え
ばＬＤＤ領域等の活性化のための熱処理等の影響を受け
にくくなり、安定した仕事関数のゲート電極を形成する
ことができ、Ｖthバラツキの小さい素子を形成すること
ができる。
は、ゲート電極に熱処理を施した後の熱プロセス、例え
ばＬＤＤ領域等の活性化のための熱処理等の影響を受け
にくくなり、安定した仕事関数のゲート電極を形成する
ことができ、Ｖthバラツキの小さい素子を形成すること
ができる。
【００２１】
【発明の実施の形態及び実施例】図１（ａ）は、本発明
の第１の実施の形態によるチャネルが均一にドープされ
たＳＯＩＴｒの作製工程とこれに対応する従来のチャネ
ルが均一にドープされたＳＯＩＴｒの作製工程とを示す
フローチャートである。
の第１の実施の形態によるチャネルが均一にドープされ
たＳＯＩＴｒの作製工程とこれに対応する従来のチャネ
ルが均一にドープされたＳＯＩＴｒの作製工程とを示す
フローチャートである。
【００２２】図１（ａ）に示すように、ゲート電極を形
成し、このゲート電極に不純物を導入する。次に、ＬＤ
Ｄやソース／ドレイン（高濃度拡散層）の活性化温度よ
りも高温もしくは高温且つ長時間にてゲート電極の活性
化のための熱処理１を施す。この後、ＬＤＤ領域、ソー
ス／ドレイン領域（高濃度拡散層）に不純物を導入し不
純物Ｐrofileを形成する。次に、ＬＤＤ領域、ソース／
ドレイン領域（高濃度拡散層）を活性化させるための熱
処理２を施す。
成し、このゲート電極に不純物を導入する。次に、ＬＤ
Ｄやソース／ドレイン（高濃度拡散層）の活性化温度よ
りも高温もしくは高温且つ長時間にてゲート電極の活性
化のための熱処理１を施す。この後、ＬＤＤ領域、ソー
ス／ドレイン領域（高濃度拡散層）に不純物を導入し不
純物Ｐrofileを形成する。次に、ＬＤＤ領域、ソース／
ドレイン領域（高濃度拡散層）を活性化させるための熱
処理２を施す。
【００２３】図１（ｂ）は、本発明の第２の実施の形態
によるチャネルが不均一にドープされたＢulk Ｓｉ基板
に形成された素子（もしくは部分空乏型のＳＯＩＴｒ）
の作製工程とこれに対応する従来のチャネルが不均一に
ドープされたＢulk Ｓｉ基板に形成された素子の作製工
程とを示すフローチャートである。
によるチャネルが不均一にドープされたＢulk Ｓｉ基板
に形成された素子（もしくは部分空乏型のＳＯＩＴｒ）
の作製工程とこれに対応する従来のチャネルが不均一に
ドープされたＢulk Ｓｉ基板に形成された素子の作製工
程とを示すフローチャートである。
【００２４】図１（ｂ）に示すように、ゲート電極を形
成し、このゲート電極に不純物を導入する。次に、ゲー
ト電極の活性化のための熱処理１を施す。この熱処理１
はＬＤＤやソース／ドレイン（高濃度拡散層）の活性化
温度よりも高温もしくは高温且つ長時間である。この
後、Ｖthインプラ、Ｄｅｅｐインプラ等のゲート直下へ
の不純物導入を行う。次に、ＬＤＤ領域、ソース／ドレ
イン領域（高濃度拡散層）に不純物を導入し不純物Ｐro
fileを形成する。この後、ＬＤＤ領域、ソース／ドレイ
ン領域、その他の不純物導入層を活性化させるための熱
処理２を施す。
成し、このゲート電極に不純物を導入する。次に、ゲー
ト電極の活性化のための熱処理１を施す。この熱処理１
はＬＤＤやソース／ドレイン（高濃度拡散層）の活性化
温度よりも高温もしくは高温且つ長時間である。この
後、Ｖthインプラ、Ｄｅｅｐインプラ等のゲート直下へ
の不純物導入を行う。次に、ＬＤＤ領域、ソース／ドレ
イン領域（高濃度拡散層）に不純物を導入し不純物Ｐro
fileを形成する。この後、ＬＤＤ領域、ソース／ドレイ
ン領域、その他の不純物導入層を活性化させるための熱
処理２を施す。
【００２５】以下、図面を参照してこの発明の実施例を
説明する。図２〜図１１は、この発明の第１の実施例に
よる半導体装置の製造方法を示す断面図である。第１の
実施例は、本発明の第１の実施の形態に対応する実施例
であり、チャネルが均一にドープされたＳＯＩ型のデバ
イスに対して本発明を適用した場合の実施例である。
説明する。図２〜図１１は、この発明の第１の実施例に
よる半導体装置の製造方法を示す断面図である。第１の
実施例は、本発明の第１の実施の形態に対応する実施例
であり、チャネルが均一にドープされたＳＯＩ型のデバ
イスに対して本発明を適用した場合の実施例である。
【００２６】先ず、図２に示すように、既に素子分離が
行われたＳＯＩ基板１０を準備する。このＳＯＩ基板１
０は例えば張り合わせとストッパー(Stopper) を用いた
選択研磨により作製されたものである。
行われたＳＯＩ基板１０を準備する。このＳＯＩ基板１
０は例えば張り合わせとストッパー(Stopper) を用いた
選択研磨により作製されたものである。
【００２７】すなわち、シリコン基板（Ａ基板）の表面
上にはＳＯＩ活性領域上に位置する図示せぬフォトレジ
スト膜が形成され、このフォトレジスト膜をマスクとし
てＡ基板がＲＩＥ(Reactive Ion Etching)によりエッチ
ングされる。その結果、Ａ基板にはストッパーとなる段
差が形成される。次に、フォトレジスト膜が除去され
る。この後、Ａ基板及びその段差の上には層間絶縁膜
（Ｓｉ０2 膜）３が堆積され、この層間絶縁膜３の上に
は図示せぬポリシリコン膜が堆積される。次に、このポ
リシリコン膜には平坦化するすため研磨が行われ、この
平坦化されたポリシリコン膜の表面にシリコン基板（Ｂ
基板）１が張り合わされる。この後、張り合わせ部分の
結合力を高めるために、張り合わされた基板に熱処理が
施される。次に、層間絶縁膜３をストッパーとして、Ａ
基板を裏面側から選択研磨することにより、ＳＯＩ層５
を有する半導体基板（ＳＯＩ基板１０）が作製される。
上にはＳＯＩ活性領域上に位置する図示せぬフォトレジ
スト膜が形成され、このフォトレジスト膜をマスクとし
てＡ基板がＲＩＥ(Reactive Ion Etching)によりエッチ
ングされる。その結果、Ａ基板にはストッパーとなる段
差が形成される。次に、フォトレジスト膜が除去され
る。この後、Ａ基板及びその段差の上には層間絶縁膜
（Ｓｉ０2 膜）３が堆積され、この層間絶縁膜３の上に
は図示せぬポリシリコン膜が堆積される。次に、このポ
リシリコン膜には平坦化するすため研磨が行われ、この
平坦化されたポリシリコン膜の表面にシリコン基板（Ｂ
基板）１が張り合わされる。この後、張り合わせ部分の
結合力を高めるために、張り合わされた基板に熱処理が
施される。次に、層間絶縁膜３をストッパーとして、Ａ
基板を裏面側から選択研磨することにより、ＳＯＩ層５
を有する半導体基板（ＳＯＩ基板１０）が作製される。
【００２８】この後、図３に示すように、ＳＯＩ基板１
０におけるＳＯＩ層５上にゲート酸化膜７を成長させ、
このゲート酸化膜７の上には厚さが〜１５０nm程度のゲ
ート電極となるPoly Si 膜９が堆積される。
０におけるＳＯＩ層５上にゲート酸化膜７を成長させ、
このゲート酸化膜７の上には厚さが〜１５０nm程度のゲ
ート電極となるPoly Si 膜９が堆積される。
【００２９】次に、図４に示すように、このPoly Si 膜
９の上にはフォトレジスト膜１１が設けられ、このフォ
トレジスト膜１１をマスクとして例えばＢＦ2+をイオン
注入することにより、Poly Si 膜（ゲート電極）９にＢ
がドープされる。尚、完全空乏型でエンハンスメントモ
ードのＣ- ＭＯＳ ＳＯＩＴｒを作製する場合において
は、Ｎ- ＭＯＳＴｒにｐ+ ゲート、Ｐ- ＭＯＳＴｒにｎ
+ ゲートをそれぞれ採用する必要があるため、ゲートへ
のイオンの注入はレジストマスクによって打ち分けられ
る。
９の上にはフォトレジスト膜１１が設けられ、このフォ
トレジスト膜１１をマスクとして例えばＢＦ2+をイオン
注入することにより、Poly Si 膜（ゲート電極）９にＢ
がドープされる。尚、完全空乏型でエンハンスメントモ
ードのＣ- ＭＯＳ ＳＯＩＴｒを作製する場合において
は、Ｎ- ＭＯＳＴｒにｐ+ ゲート、Ｐ- ＭＯＳＴｒにｎ
+ ゲートをそれぞれ採用する必要があるため、ゲートへ
のイオンの注入はレジストマスクによって打ち分けられ
る。
【００３０】この後、図５に示すように、フォトレジス
ト膜１１が除去され、Poly Si 膜９の上には厚さが〜１
５０nm程度のＳｉＯ2 膜１３が堆積される。このＳｉＯ
2 膜１３はソース／ドレイン領域にイオンを注入する際
にそのイオンがゲート電極に注入されないようにするた
めのもの、即ちＳtopper（ＯffＳet）である。
ト膜１１が除去され、Poly Si 膜９の上には厚さが〜１
５０nm程度のＳｉＯ2 膜１３が堆積される。このＳｉＯ
2 膜１３はソース／ドレイン領域にイオンを注入する際
にそのイオンがゲート電極に注入されないようにするた
めのもの、即ちＳtopper（ＯffＳet）である。
【００３１】次に、Poly Si 膜（ゲート電極）９には、
例えば温度が１０００℃で６０分間、Ｎ2 雰囲気中で電
気炉により熱処理（図１（ａ）に示す本発明の熱処理１
に相当）が施される。
例えば温度が１０００℃で６０分間、Ｎ2 雰囲気中で電
気炉により熱処理（図１（ａ）に示す本発明の熱処理１
に相当）が施される。
【００３２】この後、図６に示すように、ＳｉＯ2 膜１
３の上にはゲート電極のレジスト・パターンを有するフ
ォトレジスト膜１５が形成される。
３の上にはゲート電極のレジスト・パターンを有するフ
ォトレジスト膜１５が形成される。
【００３３】次に、図７に示すように、このレジスト膜
１５をマスクとしてＳｉＯ2 膜１３がＲＩＥ(Reactive
Ion Etching)によりエッチング加工される。この後、フ
ォトレジスト膜１５が除去される。
１５をマスクとしてＳｉＯ2 膜１３がＲＩＥ(Reactive
Ion Etching)によりエッチング加工される。この後、フ
ォトレジスト膜１５が除去される。
【００３４】この後、図８に示すように、ＳｉＯ2 膜１
３をマスクとしてPoly Si 膜９がエッチング加工され
る。これにより、ＳＯＩ層５の上にはゲート酸化膜７を
介してゲート電極９が形成される。次に、図示せぬＬＤ
Ｄ領域に不純物の導入が行われる。この際、Ｎ- ＭＯ
Ｓ、Ｐ- ＭＯＳそれぞれのＬＤＤ領域に対して導入する
不純物の導電型をレジストマスクでそれぞれ打ち分ける
必要がある。
３をマスクとしてPoly Si 膜９がエッチング加工され
る。これにより、ＳＯＩ層５の上にはゲート酸化膜７を
介してゲート電極９が形成される。次に、図示せぬＬＤ
Ｄ領域に不純物の導入が行われる。この際、Ｎ- ＭＯ
Ｓ、Ｐ- ＭＯＳそれぞれのＬＤＤ領域に対して導入する
不純物の導電型をレジストマスクでそれぞれ打ち分ける
必要がある。
【００３５】次に、図９に示すように、ＳｉＯ2 膜１３
及びその他全面にはＳｉＯ2 膜が堆積され、このＳｉＯ
2 膜をエッチバックすることによりゲート電極９の側壁
にはＳｉＯ2 からなるＬＤＤ Ｓpacer(ＳｉＯ2 Ｓide
Ｗall Ｓpacer)１７が形成される。
及びその他全面にはＳｉＯ2 膜が堆積され、このＳｉＯ
2 膜をエッチバックすることによりゲート電極９の側壁
にはＳｉＯ2 からなるＬＤＤ Ｓpacer(ＳｉＯ2 Ｓide
Ｗall Ｓpacer)１７が形成される。
【００３６】この後、チャネリング防止用の薄い酸化膜
を堆積した後、図１０に示すように、層間絶縁膜３の上
にはフォトレジスト膜１９が設けられる。次に、このレ
ジスト膜１９をマスクとしてＳＯＩ層５のソース／ドレ
イン領域には不純物の導入、例えばＡｓ+ のイオン注入
が行われる。この際、Ｎ- ＭＯＳ、Ｐ- ＭＯＳそれぞれ
のソース／ドレイン領域に対して導入する不純物の導電
型をレジストマスクでそれぞれ打ち分ける必要がある。
を堆積した後、図１０に示すように、層間絶縁膜３の上
にはフォトレジスト膜１９が設けられる。次に、このレ
ジスト膜１９をマスクとしてＳＯＩ層５のソース／ドレ
イン領域には不純物の導入、例えばＡｓ+ のイオン注入
が行われる。この際、Ｎ- ＭＯＳ、Ｐ- ＭＯＳそれぞれ
のソース／ドレイン領域に対して導入する不純物の導電
型をレジストマスクでそれぞれ打ち分ける必要がある。
【００３７】次に、フォトレジスト膜１９を除去した
後、ＬＤＤ領域の拡散層、ソース／ドレイン領域の拡散
層を活性化させるために、例えば温度が１０００℃、１
０秒間で、Ａｒ雰囲気中のＲＴＡ処理により熱処理（図
１（ａ）に示す本発明の熱処理２に相当）が施される。
後、ＬＤＤ領域の拡散層、ソース／ドレイン領域の拡散
層を活性化させるために、例えば温度が１０００℃、１
０秒間で、Ａｒ雰囲気中のＲＴＡ処理により熱処理（図
１（ａ）に示す本発明の熱処理２に相当）が施される。
【００３８】この後、図１１に示すように、通常のプロ
セスにて、ＳｉＯ2 膜１３、Ｓideall Ｓpacer １７お
よびＳＯＩ層５の上には層間絶縁膜２１が堆積される。
次に、この層間絶縁膜２１にはコンタクトホール２１ａ
が設けられ、このコンタクトホール２１ａ内はメタル２
３により穴埋めされ、このメタル２３の上には配線２５
が形成され、素子を完成させる。
セスにて、ＳｉＯ2 膜１３、Ｓideall Ｓpacer １７お
よびＳＯＩ層５の上には層間絶縁膜２１が堆積される。
次に、この層間絶縁膜２１にはコンタクトホール２１ａ
が設けられ、このコンタクトホール２１ａ内はメタル２
３により穴埋めされ、このメタル２３の上には配線２５
が形成され、素子を完成させる。
【００３９】上記第１の実施例によれば、Poly Si 膜
（ゲート電極）９にＢをドープした後に、Poly Si 膜
（ゲート電極）９にゲート電極の活性化のための熱処理
１（ＬＤＤ領域やソース／ドレイン領域の活性化温度よ
り高温もしくは高温且つ長時間の熱処理）を施し、この
後、ＬＤＤ領域やソース／ドレイン領域等に不純物を導
入し、ＬＤＤ領域、ソース／ドレイン領域の活性化のた
めの熱処理２を施している。したがって、従来のように
ＬＤＤ領域やソース／ドレイン領域等に不純物を導入し
た後にゲート電極の活性化のための熱処理を施すのでは
なく、ＬＤＤ領域やソース／ドレイン領域等に不純物を
導入する前にゲート電極の活性化のための熱処理を施し
ているため、ゲート電極の活性化のために充分な高温で
長時間の電気炉による熱処理を行うことができる。この
結果、その後の熱プロセス（ＬＤＤ領域等の活性化のた
めの熱処理等）の影響を受けにくくなり、安定した仕事
関数のｐ+ Poly Si のゲート電極９を形成することがで
き、Ｖthバラツキの小さい素子を形成することができ
る。
（ゲート電極）９にＢをドープした後に、Poly Si 膜
（ゲート電極）９にゲート電極の活性化のための熱処理
１（ＬＤＤ領域やソース／ドレイン領域の活性化温度よ
り高温もしくは高温且つ長時間の熱処理）を施し、この
後、ＬＤＤ領域やソース／ドレイン領域等に不純物を導
入し、ＬＤＤ領域、ソース／ドレイン領域の活性化のた
めの熱処理２を施している。したがって、従来のように
ＬＤＤ領域やソース／ドレイン領域等に不純物を導入し
た後にゲート電極の活性化のための熱処理を施すのでは
なく、ＬＤＤ領域やソース／ドレイン領域等に不純物を
導入する前にゲート電極の活性化のための熱処理を施し
ているため、ゲート電極の活性化のために充分な高温で
長時間の電気炉による熱処理を行うことができる。この
結果、その後の熱プロセス（ＬＤＤ領域等の活性化のた
めの熱処理等）の影響を受けにくくなり、安定した仕事
関数のｐ+ Poly Si のゲート電極９を形成することがで
き、Ｖthバラツキの小さい素子を形成することができ
る。
【００４０】換言すれば、ＬＤＤ領域やソース／ドレイ
ン領域は一般にデバイスの微細化につれて、そのＰrofi
leを崩さないようにするために短時間のＲＴＡ処理が行
われるようになるが、上述したようにゲート電極９を形
成した後ＬＤＤ領域やソース／ドレイン領域の拡散層を
形成する前にゲート電極の活性化のための熱処理を行う
ことにより、ＬＤＤ領域やソース／ドレイン領域の拡散
層のＰrofileを崩さないようにするという規制が無くな
るので、比較的長時間の電気炉による熱処理を行うこと
が可能となる。つまり、ゲート電極（Poly Si 膜）９を
形成した直後はＳＯＩ基板１０に意図された不純物のＰ
rofileが形成されていないので、このゲート電極の活性
化のための熱処理温度の上限は特に低く設定しなくても
良い。
ン領域は一般にデバイスの微細化につれて、そのＰrofi
leを崩さないようにするために短時間のＲＴＡ処理が行
われるようになるが、上述したようにゲート電極９を形
成した後ＬＤＤ領域やソース／ドレイン領域の拡散層を
形成する前にゲート電極の活性化のための熱処理を行う
ことにより、ＬＤＤ領域やソース／ドレイン領域の拡散
層のＰrofileを崩さないようにするという規制が無くな
るので、比較的長時間の電気炉による熱処理を行うこと
が可能となる。つまり、ゲート電極（Poly Si 膜）９を
形成した直後はＳＯＩ基板１０に意図された不純物のＰ
rofileが形成されていないので、このゲート電極の活性
化のための熱処理温度の上限は特に低く設定しなくても
良い。
【００４１】また、ＬＤＤ領域やソース／ドレイン領域
の拡散層を形成する前にＬＤＤ領域やソース／ドレイン
領域の活性化温度より高温でゲート電極の活性化のため
の熱処理を行うため、ＬＤＤ領域やソース／ドレイン領
域の拡散層の不純物Ｐrofile等への影響が無い。
の拡散層を形成する前にＬＤＤ領域やソース／ドレイン
領域の活性化温度より高温でゲート電極の活性化のため
の熱処理を行うため、ＬＤＤ領域やソース／ドレイン領
域の拡散層の不純物Ｐrofile等への影響が無い。
【００４２】図１２〜図２１は、この発明の第２の実施
例による半導体装置の製造方法を示す断面図である。第
２の実施例は、本発明の第２の実施の形態に対応する実
施例であり、Ｂulk Ｓｉ基板に形成された素子の作製に
対して本発明を適用した場合の実施例である。この場
合、比較的Ｐrofileの制御の厳密さを必要としない不純
物導入、例えば素子分離のためのＷｅｌｌ形成やチャネ
ルＳtop のための不純物導入は、ゲート電極に対して行
う熱処理の前に不純物が導入されていても良い。一方、
Ｐrofileの厳密な制御を必要とする不純物導入、具体的
にはしきい値電圧Ｖthの調整のための不純物導入やパン
チスルー抑制のための不純物導入は、ゲート電極に対し
て行う熱処理の後に不純物の導入を行う必要がある。
例による半導体装置の製造方法を示す断面図である。第
２の実施例は、本発明の第２の実施の形態に対応する実
施例であり、Ｂulk Ｓｉ基板に形成された素子の作製に
対して本発明を適用した場合の実施例である。この場
合、比較的Ｐrofileの制御の厳密さを必要としない不純
物導入、例えば素子分離のためのＷｅｌｌ形成やチャネ
ルＳtop のための不純物導入は、ゲート電極に対して行
う熱処理の前に不純物が導入されていても良い。一方、
Ｐrofileの厳密な制御を必要とする不純物導入、具体的
にはしきい値電圧Ｖthの調整のための不純物導入やパン
チスルー抑制のための不純物導入は、ゲート電極に対し
て行う熱処理の後に不純物の導入を行う必要がある。
【００４３】先ず、図１２に示すように、シリコン基板
３１にはＬＯＣＯＳ酸化膜３３および図示せぬＷｅｌｌ
等が形成され、それにより素子分離が行われる。
３１にはＬＯＣＯＳ酸化膜３３および図示せぬＷｅｌｌ
等が形成され、それにより素子分離が行われる。
【００４４】次に、図１３に示すように、シリコン基板
３１の表面にはゲート酸化膜３５が形成され、このゲー
ト酸化膜３５の上には厚さが〜１５０nm程度のゲート電
極となるPoly Si 膜３７が堆積される。
３１の表面にはゲート酸化膜３５が形成され、このゲー
ト酸化膜３５の上には厚さが〜１５０nm程度のゲート電
極となるPoly Si 膜３７が堆積される。
【００４５】この後、図１４に示すように、このPoly S
i 膜３７の上にはＰ- ＭＯＳ部を開口したフォトレジス
ト膜４１が設けられ、このフォトレジスト膜４１をマス
クとして例えばＢＦ2+をイオン注入することにより、Po
ly Si 膜（ゲート電極）３７にＢがドープされる。尚、
Ｂulk Ｓｉに表面チャネル型のＣ- ＭＯＳＴｒを作製す
る場合においては、Ｎ- ＭＯＳＴｒにｎ+ Poly Si 、Ｐ
- ＭＯＳＴｒにｐ+ Poly Si をそれぞれ採用する必要が
あるため、ゲートへのイオンの注入はレジストマスクに
よって打ち分けられる。
i 膜３７の上にはＰ- ＭＯＳ部を開口したフォトレジス
ト膜４１が設けられ、このフォトレジスト膜４１をマス
クとして例えばＢＦ2+をイオン注入することにより、Po
ly Si 膜（ゲート電極）３７にＢがドープされる。尚、
Ｂulk Ｓｉに表面チャネル型のＣ- ＭＯＳＴｒを作製す
る場合においては、Ｎ- ＭＯＳＴｒにｎ+ Poly Si 、Ｐ
- ＭＯＳＴｒにｐ+ Poly Si をそれぞれ採用する必要が
あるため、ゲートへのイオンの注入はレジストマスクに
よって打ち分けられる。
【００４６】この後、図１５に示すように、フォトレジ
スト膜４１が除去され、Poly Si 膜９の上には厚さが〜
１５０nm程度のＳｉＯ2 膜４３が堆積される。このＳｉ
Ｏ2膜４３は、ソース／ドレイン領域にイオンを注入す
る際にそのイオンがゲート電極に注入されないようにす
るためのもの、即ちＳtopper（ＯffＳet）である。
スト膜４１が除去され、Poly Si 膜９の上には厚さが〜
１５０nm程度のＳｉＯ2 膜４３が堆積される。このＳｉ
Ｏ2膜４３は、ソース／ドレイン領域にイオンを注入す
る際にそのイオンがゲート電極に注入されないようにす
るためのもの、即ちＳtopper（ＯffＳet）である。
【００４７】この後、図１６に示すように、ＳｉＯ2 膜
４３の上にはゲート電極のレジスト・パターンを有する
フォトレジスト膜４５が形成される。
４３の上にはゲート電極のレジスト・パターンを有する
フォトレジスト膜４５が形成される。
【００４８】次に、図１７に示すように、このレジスト
膜４５をマスクとしてＳｉＯ2 膜（Ｓtopper）４３がＲ
ＩＥによりエッチング加工される。この後、フォトレジ
スト膜４５が除去される。
膜４５をマスクとしてＳｉＯ2 膜（Ｓtopper）４３がＲ
ＩＥによりエッチング加工される。この後、フォトレジ
スト膜４５が除去される。
【００４９】この後、図１８に示すように、ＳｉＯ2 膜
４３をマスクとしてPoly Si 膜３７がエッチング加工さ
れる。これにより、シリコン基板３１の上にはゲート酸
化膜３５を介してゲート電極３７が形成される。
４３をマスクとしてPoly Si 膜３７がエッチング加工さ
れる。これにより、シリコン基板３１の上にはゲート酸
化膜３５を介してゲート電極３７が形成される。
【００５０】次に、ゲート電極３７には、例えば温度が
９５０℃で６０分間、Ｎ2 雰囲気中で電気炉により熱処
理（図１（ｂ）に示す本発明の熱処理１に相当）が施さ
れる。
９５０℃で６０分間、Ｎ2 雰囲気中で電気炉により熱処
理（図１（ｂ）に示す本発明の熱処理１に相当）が施さ
れる。
【００５１】この後、図示せぬＬＤＤ領域へのイオン注
入およびＶth調整のためのイオン注入、パンチスルー抑
制のためのイオン注入がゲート電極３７を通して行われ
る。この際、Ｎ- ＭＯＳ、Ｐ- ＭＯＳそれぞれに対して
導入する不純物の導電型をレジストマスクでそれぞれ打
ち分ける必要がある。
入およびＶth調整のためのイオン注入、パンチスルー抑
制のためのイオン注入がゲート電極３７を通して行われ
る。この際、Ｎ- ＭＯＳ、Ｐ- ＭＯＳそれぞれに対して
導入する不純物の導電型をレジストマスクでそれぞれ打
ち分ける必要がある。
【００５２】次に、図１９に示すように、ＳｉＯ2 膜４
３及びその他全面にはＳｉＯ2 膜が堆積され、このＳｉ
Ｏ2 膜をエッチバックすることによりゲート電極３７の
側壁にはＬＤＤ Ｓpacer ＳｉＯ2 （Ｓide Ｗall Ｓpa
cer)４７が形成される。
３及びその他全面にはＳｉＯ2 膜が堆積され、このＳｉ
Ｏ2 膜をエッチバックすることによりゲート電極３７の
側壁にはＬＤＤ Ｓpacer ＳｉＯ2 （Ｓide Ｗall Ｓpa
cer)４７が形成される。
【００５３】この後、チャネリング防止用の薄い酸化膜
を堆積した後、図２０に示すように、ＬＯＣＯＳ酸化膜
３３の上にはフォトレジスト膜４９が設けられる。次
に、このレジスト膜４９をマスクとしてシリコン基板３
１のソース／ドレイン領域には不純物の導入、例えばＢ
Ｆ2+のイオン注入が行われる。この際、Ｎ- ＭＯＳ、Ｐ
- ＭＯＳそれぞれのソース／ドレイン領域に対して導入
する不純物の導電型をレジストマスクでそれぞれ打ち分
ける必要がある。
を堆積した後、図２０に示すように、ＬＯＣＯＳ酸化膜
３３の上にはフォトレジスト膜４９が設けられる。次
に、このレジスト膜４９をマスクとしてシリコン基板３
１のソース／ドレイン領域には不純物の導入、例えばＢ
Ｆ2+のイオン注入が行われる。この際、Ｎ- ＭＯＳ、Ｐ
- ＭＯＳそれぞれのソース／ドレイン領域に対して導入
する不純物の導電型をレジストマスクでそれぞれ打ち分
ける必要がある。
【００５４】次に、フォトレジスト膜４９を除去した
後、ＬＤＤ領域の拡散層、ソース／ドレイン領域の拡散
層、その他の不純物導入層を活性化させるために、例え
ば温度が９５０℃、１０秒間で、Ａｒ雰囲気中のＲＴＡ
処理により熱処理（図１（ｂ）に示す本発明の熱処理２
に相当）が施される。
後、ＬＤＤ領域の拡散層、ソース／ドレイン領域の拡散
層、その他の不純物導入層を活性化させるために、例え
ば温度が９５０℃、１０秒間で、Ａｒ雰囲気中のＲＴＡ
処理により熱処理（図１（ｂ）に示す本発明の熱処理２
に相当）が施される。
【００５５】この後、図２１に示すように、通常のプロ
セスにて、ＳｉＯ2 膜４３、Ｓideall Ｓpacer ４７お
よびシリコン基板３１の上には層間絶縁膜５１が堆積さ
れる。次に、この層間絶縁膜５１にはコンタクトホール
５１ａが設けられ、このコンタクトホール５１ａ内はメ
タル５３により穴埋めされ、このメタル５３の上には配
線５５が形成され、素子を完成させる。
セスにて、ＳｉＯ2 膜４３、Ｓideall Ｓpacer ４７お
よびシリコン基板３１の上には層間絶縁膜５１が堆積さ
れる。次に、この層間絶縁膜５１にはコンタクトホール
５１ａが設けられ、このコンタクトホール５１ａ内はメ
タル５３により穴埋めされ、このメタル５３の上には配
線５５が形成され、素子を完成させる。
【００５６】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。
と同様の効果を得ることができる。
【００５７】Ｂulk Ｓｉ基板上に形成された素子（もし
くは、部分空乏型のＳＯＩＴｒ）のようにゲート電極形
成時に既に基板中に不純物Ｐrofileが形成されている場
合は、この不純物Ｐrofileをあまり変化させない熱処理
条件を選ぶ必要がある。しかし、上記第２の実施例で
は、ゲート電極３７直下のＶth調整のためのイオン注入
等をこのゲート電極の活性化のための熱処理の後で行う
ため、この熱処理を比較的高温の電気炉アニールにて行
うことも可能である。
くは、部分空乏型のＳＯＩＴｒ）のようにゲート電極形
成時に既に基板中に不純物Ｐrofileが形成されている場
合は、この不純物Ｐrofileをあまり変化させない熱処理
条件を選ぶ必要がある。しかし、上記第２の実施例で
は、ゲート電極３７直下のＶth調整のためのイオン注入
等をこのゲート電極の活性化のための熱処理の後で行う
ため、この熱処理を比較的高温の電気炉アニールにて行
うことも可能である。
【００５８】特に、表面チャネル型のデバイスの場合
は、ＬＤＤ領域やソース／ドレイン領域の拡散層を形成
する前にゲート電極３７の活性化のための熱処理を行う
ことにより、結果的にゲート電極（ｐ+ Poly Si ）３７
中のＢの活性化率を向上させることになり、ゲート電極
の空乏化等は発生しにくくなり、デバイス特性の劣化も
生じにくくなる。
は、ＬＤＤ領域やソース／ドレイン領域の拡散層を形成
する前にゲート電極３７の活性化のための熱処理を行う
ことにより、結果的にゲート電極（ｐ+ Poly Si ）３７
中のＢの活性化率を向上させることになり、ゲート電極
の空乏化等は発生しにくくなり、デバイス特性の劣化も
生じにくくなる。
【００５９】尚、上記第１及び第２の実施例では、ゲー
ト電極９、３７としてPoly Si 単層を用いているが、ゲ
ート電極９、３７としてＷＳｉx 膜とPoly Si との２層
構造のPolycideを用いることも可能である。
ト電極９、３７としてPoly Si 単層を用いているが、ゲ
ート電極９、３７としてＷＳｉx 膜とPoly Si との２層
構造のPolycideを用いることも可能である。
【００６０】また、ＳＯＩＴｒの場合はＮ- ＭＯＳ、Ｂ
ulk Ｔｒの場合はＰ- ＭＯＳについて説明しており、ｐ
+ Poly Si からなるゲート電極９、３７を用いている
が、材料としてはｐ+ Poly Si に限られず、多結晶の材
料もしくは不純物がドープされた材料からなるゲート電
極を用いれば、上記実施例と同様の効果を得ることがで
きる。このような材料としては、例えばＡｓもしくはＰ
hos がドープされたｎ+Poly Si 又はｎ+ Polycide、Ｗ
Ｓｉx のようなメタルシリサイド単層、Ｗのようなメタ
ル単層、ＴｉＮのようなメタルナイトライド、及びこれ
らの組合せによる多層膜等が挙げられる。このようなメ
タルシリサイド又はメタル単層のゲート電極を用いる場
合は、ＲＴＡ処理等で面内の実質的な温度分布が向上
し、Ｇrainの成長が異なることによる特性分布が増大す
るのを抑制するために例えば温度の均一性に優れた電気
炉による熱処理等を用いることも可能である。また、Ｄ
ual Ｇate 電極のようにｐ+ Poly Si 以外の種類のゲー
ト電極を用いた場合でも、このゲート電極の不純物の活
性化率を向上させることができるので、Ｖthの面内バラ
ツキを抑制することが可能となる。
ulk Ｔｒの場合はＰ- ＭＯＳについて説明しており、ｐ
+ Poly Si からなるゲート電極９、３７を用いている
が、材料としてはｐ+ Poly Si に限られず、多結晶の材
料もしくは不純物がドープされた材料からなるゲート電
極を用いれば、上記実施例と同様の効果を得ることがで
きる。このような材料としては、例えばＡｓもしくはＰ
hos がドープされたｎ+Poly Si 又はｎ+ Polycide、Ｗ
Ｓｉx のようなメタルシリサイド単層、Ｗのようなメタ
ル単層、ＴｉＮのようなメタルナイトライド、及びこれ
らの組合せによる多層膜等が挙げられる。このようなメ
タルシリサイド又はメタル単層のゲート電極を用いる場
合は、ＲＴＡ処理等で面内の実質的な温度分布が向上
し、Ｇrainの成長が異なることによる特性分布が増大す
るのを抑制するために例えば温度の均一性に優れた電気
炉による熱処理等を用いることも可能である。また、Ｄ
ual Ｇate 電極のようにｐ+ Poly Si 以外の種類のゲー
ト電極を用いた場合でも、このゲート電極の不純物の活
性化率を向上させることができるので、Ｖthの面内バラ
ツキを抑制することが可能となる。
【００６１】また、Poly Si 膜（ゲート電極）９、３７
に熱処理を施す際の熱処理条件はいずれも一例であっ
て、これに限定されるものではなく、各素子に応じて熱
処理条件を適宜変更することも可能である。
に熱処理を施す際の熱処理条件はいずれも一例であっ
て、これに限定されるものではなく、各素子に応じて熱
処理条件を適宜変更することも可能である。
【００６２】
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極に不純物を導入した後でＬＤＤもしくは高濃
度拡散層を形成する前に、このＬＤＤもしくは高濃度拡
散層の活性化温度よりも高温もしくは高温且つ長時間の
熱処理を該ゲート電極に行う。したがって、出来上がり
のゲート電極の仕事関数の熱プロセスによる変動を抑え
て、しきい値電圧Ｖthのバラツキの小さい素子を形成で
きる。
ゲート電極に不純物を導入した後でＬＤＤもしくは高濃
度拡散層を形成する前に、このＬＤＤもしくは高濃度拡
散層の活性化温度よりも高温もしくは高温且つ長時間の
熱処理を該ゲート電極に行う。したがって、出来上がり
のゲート電極の仕事関数の熱プロセスによる変動を抑え
て、しきい値電圧Ｖthのバラツキの小さい素子を形成で
きる。
【図１】図１（ａ）は、本発明の第１の実施の形態によ
る半導体装置の製造方法を示すフローチャートとこれに
対応する従来の半導体装置の製造方法を示すフローチャ
ートとを示す図であり、図１（ｂ）は、本発明の第２の
実施の形態による半導体装置の製造方法を示すフローチ
ャートとこれに対応する従来の半導体装置の製造方法を
示すフローチャートとを示す図である。
る半導体装置の製造方法を示すフローチャートとこれに
対応する従来の半導体装置の製造方法を示すフローチャ
ートとを示す図であり、図１（ｂ）は、本発明の第２の
実施の形態による半導体装置の製造方法を示すフローチ
ャートとこれに対応する従来の半導体装置の製造方法を
示すフローチャートとを示す図である。
【図２】この発明の第１の実施例による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図２の次の工程を示す断面図
である。
造方法を示すものであり、図２の次の工程を示す断面図
である。
【図４】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図３の次の工程を示す断面図
である。
造方法を示すものであり、図３の次の工程を示す断面図
である。
【図５】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図４の次の工程を示す断面図
である。
造方法を示すものであり、図４の次の工程を示す断面図
である。
【図６】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図５の次の工程を示す断面図
である。
造方法を示すものであり、図５の次の工程を示す断面図
である。
【図７】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図６の次の工程を示す断面図
である。
造方法を示すものであり、図６の次の工程を示す断面図
である。
【図８】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図７の次の工程を示す断面図
である。
造方法を示すものであり、図７の次の工程を示す断面図
である。
【図９】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図８の次の工程を示す断面図
である。
造方法を示すものであり、図８の次の工程を示す断面図
である。
【図１０】この発明の第１の実施例による半導体装置の
製造方法を示すものであり、図９の次の工程を示す断面
図である。
製造方法を示すものであり、図９の次の工程を示す断面
図である。
【図１１】この発明の第１の実施例による半導体装置の
製造方法を示すものであり、図１０の次の工程を示す断
面図である。
製造方法を示すものであり、図１０の次の工程を示す断
面図である。
【図１２】この発明の第２の実施例による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１３】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１２の次の工程を示す断
面図である。
製造方法を示すものであり、図１２の次の工程を示す断
面図である。
【図１４】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１３の次の工程を示す断
面図である。
製造方法を示すものであり、図１３の次の工程を示す断
面図である。
【図１５】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１４の次の工程を示す断
面図である。
製造方法を示すものであり、図１４の次の工程を示す断
面図である。
【図１６】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１５の次の工程を示す断
面図である。
製造方法を示すものであり、図１５の次の工程を示す断
面図である。
【図１７】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１６の次の工程を示す断
面図である。
製造方法を示すものであり、図１６の次の工程を示す断
面図である。
【図１８】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１７の次の工程を示す断
面図である。
製造方法を示すものであり、図１７の次の工程を示す断
面図である。
【図１９】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１８の次の工程を示す断
面図である。
製造方法を示すものであり、図１８の次の工程を示す断
面図である。
【図２０】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図１９の次の工程を示す断
面図である。
製造方法を示すものであり、図１９の次の工程を示す断
面図である。
【図２１】この発明の第２の実施例による半導体装置の
製造方法を示すものであり、図２０の次の工程を示す断
面図である。
製造方法を示すものであり、図２０の次の工程を示す断
面図である。
【図２２】図２２（ａ）は、従来の半導体装置を示す断
面図であり、図２２（ｂ）は、図２２（ａ）に示す半導
体装置におけるＢをドープした後のゲート電極及びその
近傍部分（Ａの領域）を示す拡大断面図であり、図２２
（ｃ）は、図２２（ｂ）に示すゲート電極に後の熱処理
工程を施した後のゲート電極及びその近傍部分を示す拡
大断面図である。
面図であり、図２２（ｂ）は、図２２（ａ）に示す半導
体装置におけるＢをドープした後のゲート電極及びその
近傍部分（Ａの領域）を示す拡大断面図であり、図２２
（ｃ）は、図２２（ｂ）に示すゲート電極に後の熱処理
工程を施した後のゲート電極及びその近傍部分を示す拡
大断面図である。
１…シリコン基板（Ｂ基板）、３…層間絶縁膜（Ｓｉ０
2 膜）、５…ＳＯＩ層、７…ゲート酸化膜、９…Poly S
i 膜、１０…ＳＯＩ基板、１１…フォトレジスト膜、１
３…ＳｉＯ2 膜、１５…フォトレジスト膜、１７…ＬＤ
Ｄ Ｓpacer(ＳｉＯ2 Ｓide Ｗall Ｓpacer)、１９…フ
ォトレジスト膜、２１…層間絶縁膜、２１ａ…コンタク
トホール、２３…メタル、２５…配線、３１…シリコン
基板、３３…ＬＯＣＯＳ酸化膜、３５…ゲート酸化膜、
３７…Poly Si 膜（ゲート電極）、４１…フォトレジス
ト膜、４３…ＳｉＯ2 膜（Ｓtopper）、４５…フォトレ
ジスト膜、４７…ＬＤＤ Ｓpacer ＳｉＯ2 （Ｓide Ｗ
all Ｓpacer)、４９…フォトレジスト膜、５１…層間絶
縁膜、５１ａ…コンタクトホール、５３…メタル、５５
…配線、１０１…シリコン基板、１０３…ＬＯＣＯＳ酸
化膜、１０５…ゲート電極、１０７…層間絶縁膜、１０
９…Poly Si Ｇrainの成長、１１１…Ｂの析出、１１３
…Ｂの活性化。
2 膜）、５…ＳＯＩ層、７…ゲート酸化膜、９…Poly S
i 膜、１０…ＳＯＩ基板、１１…フォトレジスト膜、１
３…ＳｉＯ2 膜、１５…フォトレジスト膜、１７…ＬＤ
Ｄ Ｓpacer(ＳｉＯ2 Ｓide Ｗall Ｓpacer)、１９…フ
ォトレジスト膜、２１…層間絶縁膜、２１ａ…コンタク
トホール、２３…メタル、２５…配線、３１…シリコン
基板、３３…ＬＯＣＯＳ酸化膜、３５…ゲート酸化膜、
３７…Poly Si 膜（ゲート電極）、４１…フォトレジス
ト膜、４３…ＳｉＯ2 膜（Ｓtopper）、４５…フォトレ
ジスト膜、４７…ＬＤＤ Ｓpacer ＳｉＯ2 （Ｓide Ｗ
all Ｓpacer)、４９…フォトレジスト膜、５１…層間絶
縁膜、５１ａ…コンタクトホール、５３…メタル、５５
…配線、１０１…シリコン基板、１０３…ＬＯＣＯＳ酸
化膜、１０５…ゲート電極、１０７…層間絶縁膜、１０
９…Poly Si Ｇrainの成長、１１１…Ｂの析出、１１３
…Ｂの活性化。
Claims (5)
- 【請求項１】 ゲート電極に不純物を導入した後でＬＤ
Ｄもしくは高濃度拡散層を形成する前に、このＬＤＤも
しくは高濃度拡散層の活性化温度よりも高温もしくは高
温且つ長時間の熱処理を該ゲート電極に行うことを特徴
とする半導体装置の製造方法。 - 【請求項２】 上記半導体装置がチャネルが均一にドー
プされたＳＯＩ型の半導体装置であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記ゲート電極の少なくとも一部はＢが
ドープされたｐ+ ゲートであることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 ゲート電極に不純物を導入した後、この
後の工程における拡散層の不純物を活性化するための熱
処理温度より高温もしくは高温且つ長時間の熱処理を該
ゲート電極に施す工程と、 しきい値電圧の調整のためのイオン注入、パンチスルー
抑制のためのイオン注入を行う工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 上記ゲート電極がＢulk Ｓｉ基板もしく
はＳＯＩ基板の上に形成されていることを特徴とする請
求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071097A JPH10247734A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071097A JPH10247734A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247734A true JPH10247734A (ja) | 1998-09-14 |
Family
ID=12866461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071097A Pending JPH10247734A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020066625A1 (ja) * | 2018-09-28 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-03-05 JP JP5071097A patent/JPH10247734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020066625A1 (ja) * | 2018-09-28 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050721 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050802 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20050912 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |