JPH10247685A

JPH10247685A - 半導体装置の製造方法

Info

Publication number: JPH10247685A
Application number: JP5031997A
Authority: JP
Inventors: Masato Nishigori; 正人西郡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 1998-09-14

Abstract

(57)【要約】【課題】素子分離領域と素子活性領域の境界にエッチン
グにより凹部が形成され、ゲート電極材料の残渣により
ゲート電極がショートする。【解決手段】第１のポリッシュスットパーＰＳ１として
のシリコン膜３の側面部のみに熱酸化により酸化膜３ａ
を形成する。基板１内に形成したトレンチＴＲ内に埋め
込み材５を堆積し研磨処理を行う際、酸化膜３ａを素子
分離領域と接する素子領域上に選択的に残す。したがっ
て、埋め込み材５と基板１との界面は酸化膜３ａにより
保護されるため、この後、素子領域上の各種酸化膜をエ
ッチングする際、素子分離領域に凹部が形成されること
を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に係わり、特に、下地層の平坦化にＣＭＰ（Chem
ical Mechaoical Polish）を利用した埋め込み素子分離
工程を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】図７乃至図１０は、ポリッシュストッパ
ーを用いた従来の埋め込み素子分離工程を示している。
先ず、図７（ａ）に示すように、第１導電型のシリコン
基板１上に薄いバッファ酸化膜２が形成され、この上に
第１のポリッシュストッパーを構成するポリシリコン３
が堆積される。第１のポリッシュストッパーを構成する
材料としては、後述する埋め込み材よりポリッシングレ
ートの遅い材料であればどのようなものであってもよ
く、ポリシリコンに限定されない。次に、ポリシリコン
３上にキャップ材４が堆積される。このキャップ材４
は、ポリシリコン３およびシリコン基板１とエッチング
選択比のある材料であり、例えばシリコン酸化膜やシリ
コン窒化膜が使用される。

【０００３】次に、前記キャップ材４上に図示せぬレジ
ストを塗布し、素子分離領域のみレジストが除去される
ようにパターニングする。この後、図７（ｂ）に示すよ
うに、異方性エッチングによりキャップ材４にパターン
を転写した後、レジストを除去する。次いで、キャップ
材４をマスクとしてポリシリコン３をエッチングし、第
１のポリッシュストッパーＰＳ１を形成する。同様に、
図７（ｃ）に示すように、キャップ材４をマスクとし
て、バッファ酸化膜２をエッチングして除去した後、シ
リコン基坂１がエッチングされ、トレンチＴＲが形成さ
れる。

【０００４】次に、図８（ａ）に示すように、トレンチ
内に埋め込み材５を堆積させる。埋め込み材としては、
絶縁性を有し、埋め込んだ時にボイド等が発生せず、電
気的特性を劣化させるような不純物を含まない材料、例
えばＴＥＯＳ（Tetraethylorthosilicate ）／Ｏ₃ 等が
用いられる。

【０００５】次に、図８（ｂ）に示すように、第２のポ
リッシュストッパーとして、前記埋め込み材５よりポリ
ッシングレートが遅く、且つ埋め込み材５とエッチング
において選択比のある材料６、例えばカーボン、又はポ
リシリコン等を堆積させる。次に、前記材料６を選択に
エッチングし、素子分離領域で、且つ広い面積を有する
領域のみに第２のポリッシュストッパーＰＳ２を形成す
る。

【０００６】次に、ＣＭＰ処理を行う。ＣＭＰによる研
磨量は、仕上がりの研磨面が図８（ｃ）に示すように、
第１のポリッシュストッパーＰＳ１の膜厚の途中となる
ように決める。ここで、研磨レートの遅い材料を第１の
ポリッシュストッパーとして用いる理由は、ＣＭＰの研
磨量マージンを上げるためである。また、ＣＭＰのー般
的な特性として、広い素子分離領域の研磨レートが狭い
素子分離領域に比べて高くなる問題がある。しかし、広
い素子分離領域上に研磨レートの遅い第２のポリッシュ
ストッパーＰＳ２を設けることにより、ＣＭＰのパター
ン依存性を改善し、研磨の均一性を向上させている。
尚、このようなパターン依存性を改善すため、広い素子
分離領域内にダミーの素子活性領域を設ける方法もあ
る。

【０００７】次に、図９（ａ）に示すように、第１、第
２のポリッシュストッパーＰＳ１、ＰＳ２を剥離する。
次に、バッファ酸化膜２を剥離し、シリコン基板１の表
面を露出させた後、基板表面を酸化し、図９（ｂ）に示
すように、ダミーゲート酸化膜７を形成する。

【０００８】次に、ダミーゲート酸化膜７を介してシリ
コン基板１内に不純物イオンが注入され、ｎ型のＭＯＳ
トランジスタを形成する領域にはｐ型のウェル領域８が
形成され、ｐ型のＭＯＳトランジスタを形成する領域に
はｎ型のウェル領域９が形成される。次に、各トランジ
スタが所望の電気的特性になるように、チャネルとなる
領域にイオンが注入され、その不純物プロファイルがコ
ントロールされる。

【０００９】次に、ダミーゲート酸化膜７が剥離され、
シリコン基板１の表面を露出させた後酸化し、図９
（ｃ）に示すように、ゲート酸化膜１０を形成する。次
に、図１０に示すように、シリコン基板１上にゲート電
極１１を形成し、この後、イオン注入により拡散層１
２、１３を形成する。次に、全体にＳｉＯ₂ 等の絶縁膜
を堆積し、第１の層間膜を形成する。次に、電気的に接
続を図りたい領域のみ、その絶縁膜を選択的に除去して
図示せぬコンタクト孔を形成する。続いて、導電性の材
料を用いて図示せぬ第１の配線を形成する。以降、必要
に応じて第２、第３の層間膜および配線を形成する。配
線が完了した後、表面をシリコン窒化膜等の保護膜で覆
い完成となる。

【００１０】

【発明が解決しようとする課題】上記従来の製造方法
は、次のような問題を有している。すなわち、ダミーゲ
ート酸化膜を形成する場合にはバッファ酸化膜を除去す
る必要があり、ゲート酸化膜を形成する前にはダミーゲ
ート酸化膜７を除去する必要がある。このため、二回エ
ッチングを行う必要がある。この際、埋め込み酸化膜５
とシリコン基板１に形成されたトレンチの側面との間に
生じる界面近傍において、埋め込み酸化膜５のエッチン
グレートが局所的に高くなる。この理由は、埋め込み酸
化膜５とシリコン基板１の界面は結合力が弱いため、エ
ッチングが進むと考えられる。このため、エッチング後
の埋め込み酸化膜は、図９（ｂ）（ｃ）に示すように、
素子活性領域との境界付近に凹部５ａを生じる。この状
態において、ゲート電極材料を堆積し、これをエッチン
グしてゲート電極を形成する場合、前記凹部５ａの内部
に堆積したゲート電極材料１１ａがゲート電極のエッチ
ング時に充分に取りきれずに残ってしまう。前記凹部５
ａは、図１１に示すように、素子活性領域の周囲に形成
されるため、例えば隣接するゲート電極１１の相互間に
ゲート電極材料１１ａが残った場合、これによりゲート
電極１１相互がショートすることがある。

【００１１】この問題を回避するため、ゲート電極をオ
ーバーエッチングすることにより、凹部５ａ内部のゲー
ト材を取り除く方法も考えられる。しかし、この場合、
オーバーエッチングによりゲート酸化膜１０や基板１ま
でがエッチングされたり、ダメージを受けたりするため
好ましくない。

【００１２】また、バッファ酸化膜またはダミーゲート
酸化膜をそのままゲート酸化膜として用い、これらをエ
ッチングする工程を省略する方法も考えられる。しか
し、ウェルの形成やチャネルプロファイルのコントロー
ルのための不純物のイオン注入を選択的に行うために
は、バッファ酸化膜及びダミーゲート酸化膜上にレジス
トを塗布する必要があり、これら酸化膜がレジスト中の
不純物で汚染される可能性がある。したがって、これら
酸化膜をゲート酸化膜として使用するには問題がある。

【００１３】また、バッファ酸化膜２は、ＣＭＰ工程の
後、第１のポリッシュストッパ−ＰＳ１を剥離する工程
において、基板までエッチングされないように基板を保
護する役目を有している。基板を保護するに必要な膜厚
と、ゲート酸化膜としてトランジスタの電気的特性を得
る上で必要な膜厚は必ずしもー致しない。したがって、
バッファ酸化膜２をゲート酸化膜１０として使用するこ
とは困難である。

【００１４】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、素子分離
領域と素子活性領域の境界にエッチングにより凹部が形
成されることを防止し、ゲート電極材料の残渣によるゲ
ート電極のショートを防止可能な半導体装置の製造方法
を提供しようとするものである。

【００１５】

【課題を解決するための手段】本発明では、研磨処理の
第１のストッパー材を素子領域に対応して形成した後、
これを酸化することにより、第１のストッパー材の側面
部分のみに第２の酸化膜を選択的に形成する。この後、
基板内にトレンチを形成するとともに、このトレンチ内
に埋め込み材を堆積し、必要に応じて第２のストッパー
やダミー素子領域を形成して、研磨処理を行う。この
際、第１のストッパー材の側面に形成された第２の酸化
膜を、研磨処理後にも素子分離領域と接する素子領域上
に選択的に残している。したがって、エッチングレート
の高い埋め込み材と基板との界面が第２の酸化膜により
保護され、表面に露出しないため、この後、素子領域上
の各種酸化膜をエッチングし除去する際、素子分離領域
に凹部が形成されることを防止できる。

【００１６】また、この素子分離領域と素子活性領域の
境界面を保護している第２の酸化膜は熱酸化により形成
しているため、堆積して形成した酸化膜に比べてエッチ
ングに対する強度が強く、保護膜として効率よく機能す
る。

【００１７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１（ａ）に示すよう
に、第１導電型のシリコン基板（ウェハ）１上に薄いバ
ッファ酸化膜２が形成され、この上に第１のポリッシュ
ストッパーとなる第１の膜３が堆積される。この第１の
膜３を構成する材料としては、後述する埋め込み材より
ポリッシングレートの遅い材料であればよく、例えばポ
リシリコン、アモルファスシリコンが適用される。次
に、第１の膜３上にキャップ材４が堆積される。このキ
ャップ材４は、第１の膜３およびシリコンとエッチング
選択比のある材料であればよく、例えば減圧化学気相成
長法（ＬＰＣＶＤ）により形成されたシリコン酸化膜や
シリコン窒化膜が使用される。従来技術で説明したよう
に、ＣＭＰ処理が終了した後の研磨表面の位置は、ウェ
ハ面内全てに亘り第１のポリッシュストッパーＰＳ１の
膜厚の範囲内でなければならない。したがって、第１の
ポリッシュストッパーＰＳ１の膜厚はＣＭＰ装置の能力
に依存するが、例えば２０００〜４０００オングストロ
ーム程度に設定される。

【００１８】また、バッファ酸化膜２はＣＭＰ処理終了
後、第１のポリッシュストッパーを剥離する際、基板１
がエッチングされることを防止する役割を有している。
バッファ酸化膜の膜厚は、第１のポリッシュストッパー
の膜厚に依存するが、例えば第１のポリッシュストッパ
ーがポリシリコンで、その膜厚が２０００〜４００Ｏオ
ングストローム程度である場合、１５０〜２００オング
ストローム程度である。また、キャップ材４はシリコン
基板１にトレンチをエッチングする際のマスク材である
ため、エッチング中に膜厚が減少しても、エッチング終
了時までマスクとして機能するように充分な膜厚を有す
る必要があり、例えばトレンチの深さを７０００オング
ストローム程度とした場合、４０００オングストローム
程度に設定される。次に、前記キャップ材４の上に図示
せぬレジストを塗布し、素子分離領域のみレジストが除
去されるようにパターニングする。この後、このレジス
トパターンをマスクとして、図１（ｂ）に示すように、
キャップ材４を異方性エッチングし、この後、レジスト
を除去する。次いで、キャップ材４をマスクとして、第
１の膜３を異方性エッチングし、第１のポリッシュスト
ッパーＰＳ１を形成する。尚、レジストを剥離する前に
第１の膜３をエッチングして第１のポリッシュストッパ
ーＰＳ１を形成し、この後、レジストを剥離してもよ
い。

【００１９】次に、基板を熱酸化する。この時、第１の
ポリッシュストッパーＰＳ１の側面以外は全て酸化膜に
覆われているため、図１（ｃ）に示すように、第１のポ
リッシュストッパーＰＳ１の側面のみに選択的に酸化膜
３ａを形成することができる。この熱酸化工程は、例え
ば希釈酸素を使用したドライ酸化でよい。このドライ酸
化は、ウェット酸化に比べて膜厚の制御が容易であると
ともに、ウェット酸化に比べて酸化膜に覆われている領
域は殆ど酸化されないため、前記側面を選択的に酸化さ
せ易いという利点を有している。この酸化膜３ａの膜厚
は、後述するＣＭＰ処理後のバッファ酸化膜、及びダミ
ーゲート酸化膜のエッチングにより無くなる程度に調整
する。

【００２０】次に、図２（ａ）に示すように、前記キャ
ップ材４をマスクとして、バッファ酸化膜２を選択エッ
チングするとともに、基板１をエッチングし素子分離領
域にトレンチＴＲを形成する。

【００２１】次に、図２（ｂ）に示すように、トレンチ
内を含む基板１の表面に埋め込み材５を堆積させる。埋
め込み材としては、絶縁性を有し、埋め込んだ時にボイ
ド等が発生せず、電気的特性を劣化させるような不純物
を含まない材料、例えばＴＥＯＳ／Ｏ₃ 等が用いられ
る。

【００２２】次に、前記埋め込み材５の表面に第２のポ
リッシュストッパーとなる第２の膜６を堆積する。この
第２の膜６としては、前記埋め込み材５よりポリッシン
グレートが遅く、且つ埋め込み材５とエッチングの選択
比が大きな材料、例えばＳｉ、ＷＳｉ、カーボン、又は
ポリシリコン等が適用される。

【００２３】次に、図３（ａ）に示すように、前記第２
の膜６を選択的にエッチングし、素子分離領域で、且つ
広い面積を有する領域のみに第２のポリッシュストッパ
ーＰＳ２を形成する。

【００２４】次に、図３（ｂ）に示すように、ＣＭＰ処
理を行う。このＣＭＰ処理による研磨量は、仕上がりの
研磨面が第１のポリッシュストッパーＰＳ１の膜厚の途
中であり、例えば前記酸化膜３ａの酸化量が４００オン
グストロームであれば、前記酸化膜３ａ及び第１のポリ
ッシュストッパーＰＳ１の残膜厚が４００オングストロ
ームとなるように決める。すなわち、前記酸化膜３ａの
断面形状が正方形となる程度が好ましい。ここで、研磨
レートの遅い材料を第１のポリッシュストッパーＰＳ１
として用いる理由は、ＣＭＰの研磨量マージンを上げる
ためである。また、ＣＭＰ処理のー般的な特性として、
広い素子分離領域の研磨レートが狭い素子分離領域に比
べて高くなる問題がある。しかし、広い素子分離領域上
に研磨レートの遅い第２のポリッシュストッパーＰＳ２
を設けることにより、ＣＭＰのパターン依存性を改善
し、研磨の均一性を向上できる。

【００２５】次に、第１、第２のポリッシュストッパー
ＰＳ１、ＰＳ２を剥離する。この場合、第１のポリッシ
ュストッパーを先に剥離してもよいし、第２のポリッシ
ュストッパーを先に剥離してもよいし、１度のエッチン
グで第１、第２のポリッシュストッパーを同時に剥離し
てもよい。これにより、図４（ａ）に示すように、第１
のポリッシュストッパーＰＳ１を酸化して形成した酸化
膜３ａが素子分離領域の端部に残る。

【００２６】次に、例えばＮＨ４Ｆを用いたウェットエ
ッチングにより、バッファ酸化膜２を剥離し、シリコン
基板１の表面を露出させる。この時、埋め込み材５と基
板１のトレンチ側面との界面は酸化膜３ａにより覆われ
て露出されないため、従来のように埋め込み材５に凹部
が形成されない。この後、基板１の表面を酸化し、図４
（ｂ）に示すように、ダミーゲート酸化膜７を形成す
る。

【００２７】次に、ダミーゲート酸化膜７を介してシリ
コン基板１内に不純物イオンが注入され、ｎ型のＭＯＳ
トランジスタを形成する領域にはｐ型のウェル領域８が
形成され、ｐ型のＭＯＳトランジスタを形成する領域に
はｎ型のウェル領域９が形成される。次に、各トランジ
スタが所望の電気的特性になるように、チャネルとなる
領域にイオンが注入され、その不純物プロファイルがコ
ントロールされる。

【００２８】次に、例えばＮＨ４Ｆを用いたウェットエ
ッチングにより、ダミーゲート酸化膜７を剥離し、シリ
コン基板１の表面を露出させる。この時、埋め込み材５
と基板１のトレンチ側面との界面は酸化膜３ａにより覆
われて露出されないため、埋め込み材５に凹部が形成さ
れることを防止できる。この後、基板１の表面を酸化
し、図５（ａ）に示すように、ゲート酸化膜１０を形成
する。

【００２９】また、ＣＭＰ処理後の酸化膜３ａの膜厚を
前述したように設定すれば、バッファ酸化膜とダミーゲ
ート酸化膜を剥離するためのエッチングで、第１のポリ
ッシュストッパーＰＳ１の側面に形成した酸化膜３ａが
丁度無くなり、ゲート酸化直前の素子領域の表面は、図
５（ａ）に示すような良好な形状になる。すなわち、例
えば、前記バッファ酸化膜とダミーゲート酸化膜を剥離
するための２度のエッチングがＮＨ₄ Ｆを用いたウェッ
トエッチングであり、エッチングの合計時間が３０〜４
０秒であるとした場合、第１のポリッシュストッパーの
酸化量は３００〜５００オングストローム程度とすれば
よい。

【００３０】次に、ゲート酸化膜１０上にゲート電極材
料を堆積し、これを加工して、図５（ｂ）に示すよう
に、ゲート電極１１を形成する。この際、トレンチＴＲ
の界面に位置する埋め込み材５に、従来のような凹部が
発生していないため、ゲート電極材料をエッチングした
際、ゲート電極材料の残渣によるショートが発生しな
い。

【００３１】この後、イオン注入により拡散層１２、１
３を形成する。次に、全体にＳｉＯ₂ 等の絶縁膜を堆積
し、第１の層間膜を形成する。次に、電気的に接続を図
りたい領域のみ、その絶縁膜を選択的に除去して図示せ
ぬコンタクト孔を形成する。続いて、導電性の材料を用
いて図示せぬ第１の配線を形成する。以降、必要に応じ
て第２、第３の層間膜および配線を形成する。配線が完
了した後、表面をシリコン窒化膜等の保護膜で覆い完成
する。

【００３２】上記第１の実施例によれば、第１のポリッ
シュストッパーＰＳ１の側面に酸化膜３ａを形成し、こ
の酸化膜３ａにより、トレンチＴＲの界面に位置する素
子分離領域としての埋め込み材５の側面を覆っている。
したがって、バッファ酸化膜、及びダミーゲート酸化膜
をエッチングする際に、埋め込み材５の過剰なエッチン
グを防ぎ、素子領域の周囲に位置する埋め込み材５に凹
部が形成されることを防止できる。このため、ゲート電
極材料の残渣によるショートが発生しない。

【００３３】また、前記酸化膜３ａは、熱酸化膜である
ため、膜厚の制御が容易であるとともに、ウェットエッ
チングに対して強い。したがって、埋め込み材５を確実
に保護することができる。

【００３４】次に、図６を参照して、この発明の第２の
実施例について説明する。図６において、第１の実施例
と同一部分には同一符号を付す。第２の実施例は、第２
のポリッシュストッパーを形成せず、素子活性領域以外
の広い領域に、ダミーの素子活性領域を設けることによ
り、ＣＭＰのパターン依存性を解消している。

【００３５】図６（ａ）に示すように、素子活性領域Ｅ
Ｒ以外の広い領域には、ダミーの素子活性領域ＤＥＲが
設けられている。これら素子活性領域ＥＲ、ダミーの素
子活性領域ＤＥＲには、バッファ酸化膜２、第１のポリ
ッシュスットパーＰＳ１、酸化膜３ａ、キャップ材４が
形成されている。これら素子活性領域ＥＲ、ダミーの素
子活性領域ＤＥＲの上、及びトレンチＴＲ内は、ＴＥＯ
Ｓを用いたＬＰＣＶＤにより形成されたシリコン酸化膜
５により覆われている。この状態において、第２のポリ
ッシュスットパーを形成せず、ＣＭＰ処理される。次
に、第１のポリッシュストッパーが剥離される。第１の
ポリッシュストッパーを剥離した後の形状は、図６
（ｂ）に示すように、第１の実施例と同様に埋め込み材
５の側面が酸化膜３ａによって覆われている。これ以降
の工程は、第１の実施例と同様であり、図６（ｃ）に示
すように、素子活性領域ＥＲにトランジスタが形成され
る。この実施例によっても第１の実施例と同様の効果を
得ることが可能である。

【００３６】なお、ＣＭＰ装置の研磨特性がパターン依
存性を持たない場合は、第２のポリッシュストッパー及
びダミーの素子活性領域の何れも必要ない。この場合に
もこの発明を適用できることは言うまでもない。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。

【００３７】

【発明の効果】以上、詳述したようにこの発明によれ
ば、素子分離領域と素子活性領域の境界にエッチングに
より凹部が形成されることを防止し、ゲート電極材料の
残渣によるゲート電極のショートを防止可能な半導体装
置の製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示すものであり、半
導体装置の製造工程を順次示す断面図。

【図２】図１に続く半導体装置の製造工程を順次示す断
面図。

【図３】図２に続く半導体装置の製造工程を順次示す断
面図。

【図４】図３に続く半導体装置の製造工程を順次示す断
面図。

【図５】図４に続く半導体装置の製造工程を順次示す断
面図。

【図６】この発明の第２の実施例を示すものであり、半
導体装置の製造工程を順次示す断面図。

【図７】従来の半導体装置の製造工程を順次示す断面
図。

【図８】図７に続く半導体装置の製造工程を順次示す断
面図。

【図９】図８に続く半導体装置の製造工程を順次示す断
面図。

【図１０】図９に続く半導体装置の製造工程を順次示す
断面図。

【図１１】図１０の一部を示す平面図。

【符号の説明】

１…シリコン基板、２…バッファ酸化膜、３…シリコン膜、３ａ…酸化膜、４…キャップ材、５…酸化膜、ＰＳ１、ＰＳ２…第１、第２のポリッシュスットパー、ＴＲ…トレンチ。

Claims

【特許請求の範囲】

【請求項１】半導体基坂上に、第１の酸化膜を形成する
工程と、前記第１の酸化膜上に第１のスットパー材を堆積させる
工程と、前記第１のスットパー材上にこの第１のストッパー材と
エッチングの選択性を有するマスク材を堆積させる工程
と、素子分離領域に対応して前記マスク材を選択的に除去
し、素子領域に対応して前記マスク材を残す工程と、素子領域に対応して残った前記マスク材をマスクとして
前記第１のストッパー材を選択的に除去する工程と、前記第１のストッパー材の側面を選択的に酸化し、第２
の酸化膜を形成する工程と、前記マスク材をマスクとして前記第１の酸化膜を選択的
に除去するとともに、前記半導体基坂内にトレンチを形
成する工程と、前記半導体基坂上に第３の酸化膜を堆積させるととも
に、前記トレンチの内部に第３の酸化膜を埋め込む工程
と、前記第３の酸化膜と前記第１のストッパー材、及び前記
第２の酸化膜を研磨して平坦化し、前記第３の酸化膜の
側面に前記第２の酸化膜を残す研磨工程とを具備するこ
とを特徴とする半導体装置の製造方法。
【請求項２】前記第２の酸化膜は、熱酸化により形成
されることを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】前記研磨工程の前に、前記第３の酸化膜
より研磨速度の遅い第２のストッパー材を堆積させる工
程と、前記素子領域以外の前記ストッパー材を選択的に除去す
る工程とをさらに具備することを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項４】前記素子領域以外の広い領域にダミー素
子領域が形成されることを特徴とする請求項１記載の半
導体装置の製造方法。