JPH10242978A - Ｓｒｔｓ受信装置 - Google Patents
Ｓｒｔｓ受信装置Info
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- JPH10242978A JPH10242978A JP4211597A JP4211597A JPH10242978A JP H10242978 A JPH10242978 A JP H10242978A JP 4211597 A JP4211597 A JP 4211597A JP 4211597 A JP4211597 A JP 4211597A JP H10242978 A JPH10242978 A JP H10242978A
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- 238000012546 transfer Methods 0.000 claims abstract description 8
- 230000002194 synthesizing effect Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000003786 synthesis reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 101100457838 Caenorhabditis elegans mod-1 gene Proteins 0.000 description 1
- 101150110972 ME1 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
- H04L2012/5653—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL]
- H04L2012/5654—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly using the ATM adaptation layer [AAL] using the AAL1
-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
- H04L2012/5674—Synchronisation, timing recovery or alignment
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- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】位相雑音抑圧特性の劣化を防止する。
【解決手段】ＲＴＳ情報受信手段３３１は、ＲＴＳ情報
転送周期に１回のパルスを発生する。一方補間パルス発
生手段３３２は、ＲＴＳ情報転送周期に多数のパルスを
発生する。３３３のパルス合成手段は、ＲＴＳ情報受信
手段３３１と補間パルス発生手段３３２の出力パルスを
合成し、位相同期発振手段３３４に供給する。パルス合
成手段３３３はパルスを発生する。位相同期発振手段３
３４には、ＲＴＳ情報転送周期に多数のパルスが供給さ
れるので、分周比を小さくすることができ、良好な位相
雑音抑圧特性が実現可能である。
転送周期に１回のパルスを発生する。一方補間パルス発
生手段３３２は、ＲＴＳ情報転送周期に多数のパルスを
発生する。３３３のパルス合成手段は、ＲＴＳ情報受信
手段３３１と補間パルス発生手段３３２の出力パルスを
合成し、位相同期発振手段３３４に供給する。パルス合
成手段３３３はパルスを発生する。位相同期発振手段３
３４には、ＲＴＳ情報転送周期に多数のパルスが供給さ
れるので、分周比を小さくすることができ、良好な位相
雑音抑圧特性が実現可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＴＳ受信装置
に関し、特に網と非同期のＣＢＲ（Ｃｏｎｓｔａｎｔ
Ｂｉｔ Ｒａｔｅ）信号をユーザ信号としてＡＡＬ Ｔ
ｙｐｅ１によりＡＴＭセルに収容する際に、ユーザ信号
のビットレート情報を送信側から受信側に転送する方式
であるＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄ
ｕａｌ Ｔｉｍｅ Ｓｔａｍｐ）法により、受信側でユ
ーザ信号のクロックを再生するＳＲＴＳ受信装置に関す
る。
に関し、特に網と非同期のＣＢＲ（Ｃｏｎｓｔａｎｔ
Ｂｉｔ Ｒａｔｅ）信号をユーザ信号としてＡＡＬ Ｔ
ｙｐｅ１によりＡＴＭセルに収容する際に、ユーザ信号
のビットレート情報を送信側から受信側に転送する方式
であるＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄ
ｕａｌ Ｔｉｍｅ Ｓｔａｍｐ）法により、受信側でユ
ーザ信号のクロックを再生するＳＲＴＳ受信装置に関す
る。
【０００２】
【従来の技術】ＳＲＴＳ法は、ＩＴＵ−Ｔ勧告Ｉ．３６
３で規定されている手法である。送信側では、ＣＢＲの
ユーザ信号のビットレートと、網クロックから作成した
参照クロックとの周波数比を計測して４ビットのＲＴＳ
（Ｒｅｓｉｄｕａｌ ＴｉｍｅＳａｍｐ）情報で表現
し、ＡＡＬＴｙｐｅ１のＳＡＲ−ＰＤＵヘッダ中のＣＳ
Ｉビットを用いて受信側に転送する。受信側では、受信
した４ビットのＲＴＳ情報に従い、送信側と同一の網ク
ロックから作成した参照クロックを用いてユーザ信号の
クロックを再生する。
３で規定されている手法である。送信側では、ＣＢＲの
ユーザ信号のビットレートと、網クロックから作成した
参照クロックとの周波数比を計測して４ビットのＲＴＳ
（Ｒｅｓｉｄｕａｌ ＴｉｍｅＳａｍｐ）情報で表現
し、ＡＡＬＴｙｐｅ１のＳＡＲ−ＰＤＵヘッダ中のＣＳ
Ｉビットを用いて受信側に転送する。受信側では、受信
した４ビットのＲＴＳ情報に従い、送信側と同一の網ク
ロックから作成した参照クロックを用いてユーザ信号の
クロックを再生する。
【０００３】次に、従来のＳＲＴＳ受信装置について図
面を参照して説明する。
面を参照して説明する。
【０００４】図８はＩＴＵ−Ｔ勧告Ｉ．３６３に示すＲ
ＴＳ情報生成回路の一例を示すブロック図、図９は従来
のＳＲＴＳ受信装置の一例を示すブロック図、図１０は
図９に示すＳＲＴＳ受信装置の動作を示すフローチャー
ト、図１１は図９の中の位相同期発振回路（ＰＬＬ）の
一例を示すブロック図である。
ＴＳ情報生成回路の一例を示すブロック図、図９は従来
のＳＲＴＳ受信装置の一例を示すブロック図、図１０は
図９に示すＳＲＴＳ受信装置の動作を示すフローチャー
ト、図１１は図９の中の位相同期発振回路（ＰＬＬ）の
一例を示すブロック図である。
【０００５】先ず、図８に示すＩＴＵ−Ｔ勧告Ｉ．３６
３のＲＴＳ情報生成回路の動作について説明する。
３のＲＴＳ情報生成回路の動作について説明する。
【０００６】入力端子１１には網クロックから作成した
参照クロックが供給され、３１のカンウンタを駆動して
いる。参照クロックの周波数はＩ．３６３で規定されて
いる。３１のカウンタは１６分周すなわち４ビットのカ
ウンタであり、リセットされることなくフリーランして
いる。４ビットの信号線４１は、３１の４ビットカウン
タのカウント値出力である。一方、入力端子１２にはＣ
ＢＲのユーザ信号のクロック（ユーザクロック）が供給
され、３１のカウンタを駆動している。３２のカウンタ
はＮ分周カウンタである。Ｎの値は、ＲＴＳ情報の転送
周期におけるユーザ信号のビット数である。Ｉ．３６３
に従うとＲＴＳ情報は８セルに１回の割合で転送するこ
とになっており、８セル中のＳＡＲ−ＰＤＵペイロード
は３００８ビットなので、他にヘッダ（たとえばＣＳ−
ＰＤＵヘッダ）がない場合にはＮは３００８になる。３
２のＮ分周カウンタは、ユーザクロックをＮカウンタす
るたびにパルス信号４２を発生する。３３は４ビットの
Ｄフリップフロップであり、４２のパルス信号によって
４１の４ビットをサンプルする。サンプルした４ビット
情報がＲＴＳ情報であり、２１の出力端子に出力され
る。
参照クロックが供給され、３１のカンウンタを駆動して
いる。参照クロックの周波数はＩ．３６３で規定されて
いる。３１のカウンタは１６分周すなわち４ビットのカ
ウンタであり、リセットされることなくフリーランして
いる。４ビットの信号線４１は、３１の４ビットカウン
タのカウント値出力である。一方、入力端子１２にはＣ
ＢＲのユーザ信号のクロック（ユーザクロック）が供給
され、３１のカウンタを駆動している。３２のカウンタ
はＮ分周カウンタである。Ｎの値は、ＲＴＳ情報の転送
周期におけるユーザ信号のビット数である。Ｉ．３６３
に従うとＲＴＳ情報は８セルに１回の割合で転送するこ
とになっており、８セル中のＳＡＲ−ＰＤＵペイロード
は３００８ビットなので、他にヘッダ（たとえばＣＳ−
ＰＤＵヘッダ）がない場合にはＮは３００８になる。３
２のＮ分周カウンタは、ユーザクロックをＮカウンタす
るたびにパルス信号４２を発生する。３３は４ビットの
Ｄフリップフロップであり、４２のパルス信号によって
４１の４ビットをサンプルする。サンプルした４ビット
情報がＲＴＳ情報であり、２１の出力端子に出力され
る。
【０００７】参照クロック周波数をｆｎｘ、ユーザクロ
ック周波数をｆｓとする。ユーザクロックのＮクロック
周期には、４ビットカウンタ３１は平均してＭ＝Ｎ×ｆ
ｎｘ／ｆｓカウントだけ進む。Ｍの整数部をＭｑとする
と、ユーザクロックのＮクロック周期で、４ビットカウ
ンタ３１は実際にはＭｑカウントまたはＭｑ＋１カウン
トだけ進み、平均を取ると進みはＭカウントになる。
ック周波数をｆｓとする。ユーザクロックのＮクロック
周期には、４ビットカウンタ３１は平均してＭ＝Ｎ×ｆ
ｎｘ／ｆｓカウントだけ進む。Ｍの整数部をＭｑとする
と、ユーザクロックのＮクロック周期で、４ビットカウ
ンタ３１は実際にはＭｑカウントまたはＭｑ＋１カウン
トだけ進み、平均を取ると進みはＭカウントになる。
【０００８】次に、ＳＲＴＳ受信装置としては、従来よ
りたとえば文献（Ｒ．Ｃ．Ｌａｕａｎｄ Ｐ．Ｅ．Ｆｌ
ｅｉｓｃｈｅｒ，“Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｅｃｈ
ｎｉｑｕｅｓ ｆｏｒ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒ
ｙ ｉｎ ＢＩＳＮＤ”，ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏ
ｌ．４３，Ｎｏ２／３／４，Ｆｅｂ／Ｍａｒ／Ａｐｒ，
１９９５およびＫ．Ｍｕｒａｋａｍｉ，“Ｊｉｔｔｅｒ
ｉｎ Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄｕａｌ
Ｔｉｍｅ Ｓｔａｍｐ”，ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏ
ｌ．４４，Ｎｏ６，Ｊｕｎ．１９９６）に記載されてい
る図９に示す装置が知られている。また、図１０は図９
の回路のタイムチャートである。以下、図９に示す装置
の動作について図１０を参照して説明する。
りたとえば文献（Ｒ．Ｃ．Ｌａｕａｎｄ Ｐ．Ｅ．Ｆｌ
ｅｉｓｃｈｅｒ，“Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｅｃｈ
ｎｉｑｕｅｓ ｆｏｒ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒ
ｙ ｉｎ ＢＩＳＮＤ”，ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏ
ｌ．４３，Ｎｏ２／３／４，Ｆｅｂ／Ｍａｒ／Ａｐｒ，
１９９５およびＫ．Ｍｕｒａｋａｍｉ，“Ｊｉｔｔｅｒ
ｉｎ Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｓｉｄｕａｌ
Ｔｉｍｅ Ｓｔａｍｐ”，ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏ
ｌ．４４，Ｎｏ６，Ｊｕｎ．１９９６）に記載されてい
る図９に示す装置が知られている。また、図１０は図９
の回路のタイムチャートである。以下、図９に示す装置
の動作について図１０を参照して説明する。
【０００９】図９の点線で囲った部分は、受信したＲＴ
Ｓ情報を処理するＲＴＳ情報受信手段である。最初にこ
のＲＴＳ情報受信手段の動作を説明する。受信したＲＴ
Ｓ情報は、ＡＴＭ伝送路における遅延ゆらぎを吸収する
ために一旦ＦＩＦＯ１３３に蓄積され、順次読み出され
る。４ビットカウンタ１３１は、参照クロックにより駆
動されフリーランしており、その出力信号１４２はＦＩ
ＦＯ１３３の出力信号１４１を比較回路１３４により比
較される。比較回路１３４は、両者が一致した場合にパ
ルスを発生する。図１０では、ＦＩＦＯ１３３の出力信
号１４１が“５”である場合を示している。比較回路１
３４の出力１４３は図１０のようにパルス列となる。一
方、ＭＬ分周カウンタ１３２は参照クロックにより駆動
され、参照クロックをＭＬ回カウントするとゲート信号
１４４を出力し、自分自身は停止する。ゲート１３５
は、ゲート信号１４４が供給されるとパルス列１４３を
通過させる。ゲート１３５を通過した１個のパルスがゲ
ート出力信号１４５に現れると、ＭＬ分周カウンタ１３
２はリセットされてゲート信号１４４の出力は停止する
と同時に、ＦＩＦＯ１３３から新たなＲＴＳを読み出
す。従って、ゲート１３５は信号線１４３のパルス列か
ら必ず１個のパルスのみを通過させる。ここでＩ．３６
３に従ってＭＬをＭｑ−８とすれば、信号線１４５に現
れるパルスの間隔は、受信ＲＴＳに従って参照クロック
のＭｑクロック周期またはＭｑ＋１クロック周期とな
る。
Ｓ情報を処理するＲＴＳ情報受信手段である。最初にこ
のＲＴＳ情報受信手段の動作を説明する。受信したＲＴ
Ｓ情報は、ＡＴＭ伝送路における遅延ゆらぎを吸収する
ために一旦ＦＩＦＯ１３３に蓄積され、順次読み出され
る。４ビットカウンタ１３１は、参照クロックにより駆
動されフリーランしており、その出力信号１４２はＦＩ
ＦＯ１３３の出力信号１４１を比較回路１３４により比
較される。比較回路１３４は、両者が一致した場合にパ
ルスを発生する。図１０では、ＦＩＦＯ１３３の出力信
号１４１が“５”である場合を示している。比較回路１
３４の出力１４３は図１０のようにパルス列となる。一
方、ＭＬ分周カウンタ１３２は参照クロックにより駆動
され、参照クロックをＭＬ回カウントするとゲート信号
１４４を出力し、自分自身は停止する。ゲート１３５
は、ゲート信号１４４が供給されるとパルス列１４３を
通過させる。ゲート１３５を通過した１個のパルスがゲ
ート出力信号１４５に現れると、ＭＬ分周カウンタ１３
２はリセットされてゲート信号１４４の出力は停止する
と同時に、ＦＩＦＯ１３３から新たなＲＴＳを読み出
す。従って、ゲート１３５は信号線１４３のパルス列か
ら必ず１個のパルスのみを通過させる。ここでＩ．３６
３に従ってＭＬをＭｑ−８とすれば、信号線１４５に現
れるパルスの間隔は、受信ＲＴＳに従って参照クロック
のＭｑクロック周期またはＭｑ＋１クロック周期とな
る。
【００１０】図９におけるＰＬＬ（位相同期発振回路）
１３６は、たとえば図１１に示すものが用いられる。図
１１において、２１１は位相比較回路（ＰＣ）、２１２
は直流増幅回路（ＡＭＤ）、２１３は電圧制御発振回路
（ＶＣＯ）、２１４はＮ分周カウンタである。図９にお
いてＰＬＬ１３６に供給される信号１４５は平均してユ
ーザクロックのＮクロック周期なので、図１１のＰＬＬ
１３６においてはＮ分周カウンタ２１４でユーザクロッ
クをＮ分周したものが位相比較回路（ＰＣＣ）２１１に
与えられる。
１３６は、たとえば図１１に示すものが用いられる。図
１１において、２１１は位相比較回路（ＰＣ）、２１２
は直流増幅回路（ＡＭＤ）、２１３は電圧制御発振回路
（ＶＣＯ）、２１４はＮ分周カウンタである。図９にお
いてＰＬＬ１３６に供給される信号１４５は平均してユ
ーザクロックのＮクロック周期なので、図１１のＰＬＬ
１３６においてはＮ分周カウンタ２１４でユーザクロッ
クをＮ分周したものが位相比較回路（ＰＣＣ）２１１に
与えられる。
【００１１】
【発明が解決しようとする課題】この従来のＳＲＴＳ受
信装置には次のような問題点がある。
信装置には次のような問題点がある。
【００１２】図１１に示すＰＬＬの分周比はＮである
が、Ｉ．３６３に従うとＮは通常３００８と大きい値に
なる。ＰＬＬのループゲインはＮに反比例するので、Ｐ
ＬＬのループゲインは非常に小さくなってしまう。一般
に、ＰＬＬはループゲインが小さいと各種の特性が劣化
する。特に位相雑音抑圧特性が劣化して、電圧制御発振
回路が発生する位相雑音が出力に現れるようになるの
で、再生されたユーザクロックの品質が劣化するという
問題点がある。
が、Ｉ．３６３に従うとＮは通常３００８と大きい値に
なる。ＰＬＬのループゲインはＮに反比例するので、Ｐ
ＬＬのループゲインは非常に小さくなってしまう。一般
に、ＰＬＬはループゲインが小さいと各種の特性が劣化
する。特に位相雑音抑圧特性が劣化して、電圧制御発振
回路が発生する位相雑音が出力に現れるようになるの
で、再生されたユーザクロックの品質が劣化するという
問題点がある。
【００１３】このことを具体的に数値例で示す。図１１
において、位相比較回路２１１のゲインＫ1 ［Ｖ／ｒａ
ｄ］、直流増幅回路２１２のゲインをＫ2 、電圧制御発
振回路２１３の変換ゲインをＫ3 ［ｒａｄ／（ｓｅｃ・
Ｖ）］とすると、ループゲインＫはＫ＝Ｋ1 ×Ｋ2 ×Ｋ
3 ／Ｎで与えられる。位相比較回路２１１は、たとえば
２π［ｒａｄ］の位相差を２［Ｖ］程度の電圧で表現す
るので、Ｋ＝２／（２π）≒０．３１８［Ｖ／ｒａｄ］
になる。電圧制御発振回路２１３は、水晶振動子を利用
すれば通常１００［ｐｐｍ／Ｖ］程度の変換係数とな
り、発振周波数をたとえれば北米のＤＳ３のビットレー
トである４４．７３６ＭＨｚとすれば、Ｋ3 ＝２８．１
×１０3 ［ｒａｄ／（ｓｅｃ・Ｖ）］になる。Ｋ2 は、
直流増幅回路２１２の出力が飽和しないように、通常は
数倍の程度に選択されるので、たとえばＫ2 ＝５であ
る。このとき、Ｎ＝３００８とすればＫ＝１４．９と計
算される。ＫはＰＬＬのジッカカットオフ角周波数に等
しく、Ｈｚでは約２．３６［Ｈｚ］である。しかしなが
ら、ＰＬＬのジッタカットオフ周波数は発振周波数のお
よそ１〜１０ｐｐｍが望ましく、ジッタカットオフ周波
数がこれよりはるかに小さくなると位相雑音抑圧特性が
劣化し、逆にこれ以上になると入力ジッタ抑圧特性が劣
化する。従って、この例ではＰＬＬのジッタカットオフ
周波数がおよそ４５〜４５０Ｈｚが望ましい。これに比
べて上述の数値例ではループゲインが小さすげることが
わかる。対策として、たとえば直流増幅回路２１２のゲ
インを大きくすることが考えられる。しかし、たとえば
ジッタカットオフ周波数を発振周波数の１ｐｐｍにする
ためには、Ｋ2 を約１２００程度にする必要がある。そ
うすると、位相比較回路２１１の出力は２［Ｖ］の範囲
で変動するので、直流増幅回路２１２の出力は２４００
［Ｖ］の範囲で変動することになる。明らかに、この条
件では直流増幅回路２１２は飽和してしまうので、ＰＬ
Ｌは特に周波数引き込み時に正しい動作をしなくなる。
このように、ループゲインが小さくなることを直流増幅
回路２１２のゲインを増加することで避けることは不適
切である。
において、位相比較回路２１１のゲインＫ1 ［Ｖ／ｒａ
ｄ］、直流増幅回路２１２のゲインをＫ2 、電圧制御発
振回路２１３の変換ゲインをＫ3 ［ｒａｄ／（ｓｅｃ・
Ｖ）］とすると、ループゲインＫはＫ＝Ｋ1 ×Ｋ2 ×Ｋ
3 ／Ｎで与えられる。位相比較回路２１１は、たとえば
２π［ｒａｄ］の位相差を２［Ｖ］程度の電圧で表現す
るので、Ｋ＝２／（２π）≒０．３１８［Ｖ／ｒａｄ］
になる。電圧制御発振回路２１３は、水晶振動子を利用
すれば通常１００［ｐｐｍ／Ｖ］程度の変換係数とな
り、発振周波数をたとえれば北米のＤＳ３のビットレー
トである４４．７３６ＭＨｚとすれば、Ｋ3 ＝２８．１
×１０3 ［ｒａｄ／（ｓｅｃ・Ｖ）］になる。Ｋ2 は、
直流増幅回路２１２の出力が飽和しないように、通常は
数倍の程度に選択されるので、たとえばＫ2 ＝５であ
る。このとき、Ｎ＝３００８とすればＫ＝１４．９と計
算される。ＫはＰＬＬのジッカカットオフ角周波数に等
しく、Ｈｚでは約２．３６［Ｈｚ］である。しかしなが
ら、ＰＬＬのジッタカットオフ周波数は発振周波数のお
よそ１〜１０ｐｐｍが望ましく、ジッタカットオフ周波
数がこれよりはるかに小さくなると位相雑音抑圧特性が
劣化し、逆にこれ以上になると入力ジッタ抑圧特性が劣
化する。従って、この例ではＰＬＬのジッタカットオフ
周波数がおよそ４５〜４５０Ｈｚが望ましい。これに比
べて上述の数値例ではループゲインが小さすげることが
わかる。対策として、たとえば直流増幅回路２１２のゲ
インを大きくすることが考えられる。しかし、たとえば
ジッタカットオフ周波数を発振周波数の１ｐｐｍにする
ためには、Ｋ2 を約１２００程度にする必要がある。そ
うすると、位相比較回路２１１の出力は２［Ｖ］の範囲
で変動するので、直流増幅回路２１２の出力は２４００
［Ｖ］の範囲で変動することになる。明らかに、この条
件では直流増幅回路２１２は飽和してしまうので、ＰＬ
Ｌは特に周波数引き込み時に正しい動作をしなくなる。
このように、ループゲインが小さくなることを直流増幅
回路２１２のゲインを増加することで避けることは不適
切である。
【００１４】以上の数値例から、ＰＬＬの分周比が３０
０８と大きい場合には適切な特性を実現できないことが
わかる。従来のＳＲＴＳ受信装置では、ＰＬＬの分周比
は３００８に限定されてしまうので、適切なＰＬＬの特
性を実現できないという重要な問題点がある。
０８と大きい場合には適切な特性を実現できないことが
わかる。従来のＳＲＴＳ受信装置では、ＰＬＬの分周比
は３００８に限定されてしまうので、適切なＰＬＬの特
性を実現できないという重要な問題点がある。
【００１５】
【課題を解決するための手段】本発明のＳＲＴＳ受信装
置は、送信側では、参照クロックで駆動されるカウンタ
の出力を、ユーザクロックのＮ（Ｎ≧２の整数）クロッ
ク周期でラッチしたＲＴＳ（Ｒｅｓｉｄｕａｌ Ｔｉｍ
ｅ Ｓｔａｍｐ）情報を生成して受信側に転送し、前記
受信側では受信した前記ＲＴＳ情報に従って平均的に前
記ユーザクロックのＮクロック周期のパルスを生成し、
該生成パルスを移送同期発信手段に印加して前記ユーザ
クロックを再生するＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｒｅｓｉｄｕａｌ Ｔｉｍｅ Ｓｔａｍｐ）法による
ＳＲＴＳ受信装置において、前記平均的にユーザクロッ
クのＮクロック周期のパルスを生成するＲＴＳ情報受信
手段と、前記Ｎクロック周期のパルス間に補間パルスを
発生する補間パルス発生手段と、該補間パルス発生手段
の出力パルスと前記ＲＴＳ情報受信手段が生成するパル
スとを合成するパルス合成手段と、前記ＲＴＳ情報受信
手段の出力パルスによって前記補間パルス発生手段を再
スタートさせる再スタート手段とを備え、前記ＲＴＳ情
報受信手段は、参照クロックで駆動される第１および第
２のカウンタと、該第１のカウンタのカウント値と前記
受信ＲＴＳ情報とを比較して一致したらパルスを発生す
る比較回路と、前記第２のカウンタが前記参照クロック
の一定数をカウンタした場合にゲート信号を発生し、該
ゲート信号により前記比較回路出力のパルスを通過させ
るゲート回路と、該ゲート回路出力パルスにより前記第
２のカウンタがリセットされると同時に次の前記受信Ｒ
ＴＳ情報を取り込む取り込み手段とを有し、前記補間パ
ルス発生手段は、ｍ（ｍ≧２の整数）を法とする加算回
路と、該加算回路の加算結果をラッチするＤフリップフ
ロップと、前記参照クロックで駆動されて前記加算回路
のキャリー信号出力に従ってＭ1 （Ｍ1 ≧２の整数）分
周またはＭ2 （Ｍ2 ≧２の整数）分周を切り替えて実行
する第３のカウンタと、前記加算回路の入力は、前記Ｄ
フリップフロップの出力およびあらかじめ定められた定
数であって、前記第３のカウンタの出力を補間パルスと
して出力するか、または、前記補間パルス発生手段は、
前記受信ＲＴＳ情報の差分値を計算する演算手段と、そ
の差分値を識別するデコーダ手段と、該デコーダ手段に
従って決められた値を出力する第１のエンコーダ手段
と、前記ｍを法とする加算回路と、該加算回路の加算結
果をラッチする前記Ｄフリップフロップと、前記参照ク
ロックで駆動されて前記加算回路のキャリー信号出力に
従って前記Ｍ1 分周または前記Ｍ2 分周を切り替えて実
行する前記第３のカウンタとを有し、前記加算回路の入
力は、前記Ｄフリップフロップの出力および前記第１の
エンコーダ手段が出力する値であり、前記第３のカウン
タの出力を補間パルスとして出力するか、または、前記
補間パルス発生手段は、前記受信ＲＴＳ情報の差分値を
計算する演算手段と、その差分値を識別するデコーダ手
段と、該デコーダ手段に従ってそれぞれ決められた値を
出力する第１および第２のエンコーダ手段と、前記ｍを
法とする加算回路と、該加算回路の加算結果をラッチす
る前記Ｄフリップフロップと、前記参照クロックで駆動
されて前記加算回路のキャリー信号出力に従って前記Ｍ
1 分周または前記Ｍ2 分周を切り替えて実行する前記第
３のカウンタとを有し、前記加算回路の入力は、前記Ｄ
フリップフロップの出力および前記第１のエンコーダ手
段が出力する値であり、前記第３のカウンタ手段の分周
比前記Ｍ1 および前記Ｍ2 を前記第２のエンコーダ手段
により設定する設定手段を有し、前記第３のカウンタの
出力を補間パルスとして出力し、前記パルス合成手段は
前記第２のカウンタの出力に従って、前記ゲート回路出
力パルスか又は前記補間パルス敗勢手段の出力パルスを
選択する選択回路を有し、前記パルス合成手段は、前記
補間パルス発生手段の出力を常に選択して出力する。
置は、送信側では、参照クロックで駆動されるカウンタ
の出力を、ユーザクロックのＮ（Ｎ≧２の整数）クロッ
ク周期でラッチしたＲＴＳ（Ｒｅｓｉｄｕａｌ Ｔｉｍ
ｅ Ｓｔａｍｐ）情報を生成して受信側に転送し、前記
受信側では受信した前記ＲＴＳ情報に従って平均的に前
記ユーザクロックのＮクロック周期のパルスを生成し、
該生成パルスを移送同期発信手段に印加して前記ユーザ
クロックを再生するＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｒｅｓｉｄｕａｌ Ｔｉｍｅ Ｓｔａｍｐ）法による
ＳＲＴＳ受信装置において、前記平均的にユーザクロッ
クのＮクロック周期のパルスを生成するＲＴＳ情報受信
手段と、前記Ｎクロック周期のパルス間に補間パルスを
発生する補間パルス発生手段と、該補間パルス発生手段
の出力パルスと前記ＲＴＳ情報受信手段が生成するパル
スとを合成するパルス合成手段と、前記ＲＴＳ情報受信
手段の出力パルスによって前記補間パルス発生手段を再
スタートさせる再スタート手段とを備え、前記ＲＴＳ情
報受信手段は、参照クロックで駆動される第１および第
２のカウンタと、該第１のカウンタのカウント値と前記
受信ＲＴＳ情報とを比較して一致したらパルスを発生す
る比較回路と、前記第２のカウンタが前記参照クロック
の一定数をカウンタした場合にゲート信号を発生し、該
ゲート信号により前記比較回路出力のパルスを通過させ
るゲート回路と、該ゲート回路出力パルスにより前記第
２のカウンタがリセットされると同時に次の前記受信Ｒ
ＴＳ情報を取り込む取り込み手段とを有し、前記補間パ
ルス発生手段は、ｍ（ｍ≧２の整数）を法とする加算回
路と、該加算回路の加算結果をラッチするＤフリップフ
ロップと、前記参照クロックで駆動されて前記加算回路
のキャリー信号出力に従ってＭ1 （Ｍ1 ≧２の整数）分
周またはＭ2 （Ｍ2 ≧２の整数）分周を切り替えて実行
する第３のカウンタと、前記加算回路の入力は、前記Ｄ
フリップフロップの出力およびあらかじめ定められた定
数であって、前記第３のカウンタの出力を補間パルスと
して出力するか、または、前記補間パルス発生手段は、
前記受信ＲＴＳ情報の差分値を計算する演算手段と、そ
の差分値を識別するデコーダ手段と、該デコーダ手段に
従って決められた値を出力する第１のエンコーダ手段
と、前記ｍを法とする加算回路と、該加算回路の加算結
果をラッチする前記Ｄフリップフロップと、前記参照ク
ロックで駆動されて前記加算回路のキャリー信号出力に
従って前記Ｍ1 分周または前記Ｍ2 分周を切り替えて実
行する前記第３のカウンタとを有し、前記加算回路の入
力は、前記Ｄフリップフロップの出力および前記第１の
エンコーダ手段が出力する値であり、前記第３のカウン
タの出力を補間パルスとして出力するか、または、前記
補間パルス発生手段は、前記受信ＲＴＳ情報の差分値を
計算する演算手段と、その差分値を識別するデコーダ手
段と、該デコーダ手段に従ってそれぞれ決められた値を
出力する第１および第２のエンコーダ手段と、前記ｍを
法とする加算回路と、該加算回路の加算結果をラッチす
る前記Ｄフリップフロップと、前記参照クロックで駆動
されて前記加算回路のキャリー信号出力に従って前記Ｍ
1 分周または前記Ｍ2 分周を切り替えて実行する前記第
３のカウンタとを有し、前記加算回路の入力は、前記Ｄ
フリップフロップの出力および前記第１のエンコーダ手
段が出力する値であり、前記第３のカウンタ手段の分周
比前記Ｍ1 および前記Ｍ2 を前記第２のエンコーダ手段
により設定する設定手段を有し、前記第３のカウンタの
出力を補間パルスとして出力し、前記パルス合成手段は
前記第２のカウンタの出力に従って、前記ゲート回路出
力パルスか又は前記補間パルス敗勢手段の出力パルスを
選択する選択回路を有し、前記パルス合成手段は、前記
補間パルス発生手段の出力を常に選択して出力する。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の一実施の形態のＳＲＴＳ受
信装置を示すブロック図、図２は図１に示す一実施の形
態の動作を説明する図である。
信装置を示すブロック図、図２は図１に示す一実施の形
態の動作を説明する図である。
【００１８】図１において、３３１はＲＴＳ情報受信手
段であり、たとえば図９のＲＴＳ情報受信手段１５１と
同等の回路が使用される。３３２は補間パルス発生手段
である。パルス合成手段３３３は、補間パルス発生手段
３３２の出力信号３４２のパルスとＳＲＴＳ受信手段３
３１の出力３４１のパルスとを合成してＰＬＬ３３４に
供給する構成となっている。
段であり、たとえば図９のＲＴＳ情報受信手段１５１と
同等の回路が使用される。３３２は補間パルス発生手段
である。パルス合成手段３３３は、補間パルス発生手段
３３２の出力信号３４２のパルスとＳＲＴＳ受信手段３
３１の出力３４１のパルスとを合成してＰＬＬ３３４に
供給する構成となっている。
【００１９】図２に示すように、ＲＴＳ情報受信手段３
３１の出力信号３４１は、平均してユーザクロックのＮ
クロック周期のパルスである。これに対して補間パルス
発生手段３３２は、ＳＲＴＳ受信手段３３１の出力信号
３４１のパルスの間に、平均してユーザクロックのＮ1
クロック周期のパルスを発生するように動作する。パル
ス合成手段３３２は、ＲＴＳ情報受信手段３３１の出力
信号３４１のパルスはそのまま出力し、その間に補間パ
ルス発生手段３３２の出力信号３４２のパルスを挿入す
る。ここでＮ1 がＮの約数であれば、パルス合成手段３
３３の出力信号は３４３は、平均してユーザクロックの
Ｎ1 クロック周期でほぼ等間隔のパルス列になる。従っ
て、ＰＬＬ３３４の分周比はＮ1 とすることができる。
たとえばＮが３００８の場合はＮ1 として２、４、８、
１６等が実現でき、ＰＬＬ３３４のループゲインが小さ
くなるのを防ぐことができる。なお、補間パルス発生手
段３３２に供給されているＲＴＳ情報受信手段３３１の
出力信号３４１はリスタート信号として使用され、信号
線３４１のパルスが入力されてからユーザクロックの約
Ｎ1 クロック周期後に補間パルス発生手段３３２がパル
スを出力するように制御される。
３１の出力信号３４１は、平均してユーザクロックのＮ
クロック周期のパルスである。これに対して補間パルス
発生手段３３２は、ＳＲＴＳ受信手段３３１の出力信号
３４１のパルスの間に、平均してユーザクロックのＮ1
クロック周期のパルスを発生するように動作する。パル
ス合成手段３３２は、ＲＴＳ情報受信手段３３１の出力
信号３４１のパルスはそのまま出力し、その間に補間パ
ルス発生手段３３２の出力信号３４２のパルスを挿入す
る。ここでＮ1 がＮの約数であれば、パルス合成手段３
３３の出力信号は３４３は、平均してユーザクロックの
Ｎ1 クロック周期でほぼ等間隔のパルス列になる。従っ
て、ＰＬＬ３３４の分周比はＮ1 とすることができる。
たとえばＮが３００８の場合はＮ1 として２、４、８、
１６等が実現でき、ＰＬＬ３３４のループゲインが小さ
くなるのを防ぐことができる。なお、補間パルス発生手
段３３２に供給されているＲＴＳ情報受信手段３３１の
出力信号３４１はリスタート信号として使用され、信号
線３４１のパルスが入力されてからユーザクロックの約
Ｎ1 クロック周期後に補間パルス発生手段３３２がパル
スを出力するように制御される。
【００２０】例として、ＰＬＬ３３４の分周比を１６と
する場合を考えると、３００８÷１６＝１８８であるか
ら、補間パルス発生手段３３２はユーズクロックの１６
クロック周期のパルスを発生し、パルス合成手段３３３
はＲＴＳ情報受信手段３３１の出力信号３４１のパルス
の間に１８７個のパルスが入るようにパルスを合成して
出力する。そうすると、パルス合成手段３３３の出力信
号３４３は、平均してユーザクロックの１６クロック周
期に１回の割合のほぼ等間隔のパルス列になる。
する場合を考えると、３００８÷１６＝１８８であるか
ら、補間パルス発生手段３３２はユーズクロックの１６
クロック周期のパルスを発生し、パルス合成手段３３３
はＲＴＳ情報受信手段３３１の出力信号３４１のパルス
の間に１８７個のパルスが入るようにパルスを合成して
出力する。そうすると、パルス合成手段３３３の出力信
号３４３は、平均してユーザクロックの１６クロック周
期に１回の割合のほぼ等間隔のパルス列になる。
【００２１】図３は本発明の一実施の形態に基づく一実
施例を示すブロック図、図４は図３の中の補間パルス発
生回路の第１の回路例を示す図、図５はＲＴＳ情報系列
の差分系列を説明する図。
施例を示すブロック図、図４は図３の中の補間パルス発
生回路の第１の回路例を示す図、図５はＲＴＳ情報系列
の差分系列を説明する図。
【００２２】図６は図３の中の補間パルス発生回路の第
２の回路例を示す図、図７は図３の中の補間パルス発生
回路の第３の回路例を示す図である。
２の回路例を示す図、図７は図３の中の補間パルス発生
回路の第３の回路例を示す図である。
【００２３】図３において、本実施の形態に基づく本実
施例は、図９に示す従来装置と同じ構成要素には同じ番
号を付与している。補間パルス発生回路１３７は、ゲー
ト出力信号１４５のパルスの間に挿入すべき補間パルス
を発生する。選択回路１３８は、ＭＬ分周カウンタ１３
２の出力１４４によってゲート１３５が開いていない場
合には補間パルス発生回路１３７の出力１４６を選択
し、ゲート１３５が開いている場合にはゲート出力１４
５を選択する。
施例は、図９に示す従来装置と同じ構成要素には同じ番
号を付与している。補間パルス発生回路１３７は、ゲー
ト出力信号１４５のパルスの間に挿入すべき補間パルス
を発生する。選択回路１３８は、ＭＬ分周カウンタ１３
２の出力１４４によってゲート１３５が開いていない場
合には補間パルス発生回路１３７の出力１４６を選択
し、ゲート１３５が開いている場合にはゲート出力１４
５を選択する。
【００２４】図４において、４３１はある数ｍを法とす
るｎビット加算回路、４３２は加算回路４３１の出力を
保持するｎビットのＤ−ＦＦである。４３１の加算回路
と４３２のＤ−ＦＦは、併せて累算器を構成している。
また、４３３はＭ1 分周またはＭ2 分周を行うカウンタ
である。
るｎビット加算回路、４３２は加算回路４３１の出力を
保持するｎビットのＤ−ＦＦである。４３１の加算回路
と４３２のＤ−ＦＦは、併せて累算器を構成している。
また、４３３はＭ1 分周またはＭ2 分周を行うカウンタ
である。
【００２５】加算回路４３１は、あらかじめ定められた
ｎビットの整数Ｄを繰り返し加算する。加算回路４３１
は、加算結果がｍを越えた場合にはキャリー信号４４１
を出力する。４３３はＭ1 ／Ｍ2 分周カウンタであっ
て、入力端子４１２から供給される周波数ｆｎｘの参照
クロックによって駆動され、信号線４４１が“０”の場
合にはＭ1 分周回路、“１”の場合にはＭ2 分周回路と
して動作する。４３３のカウンタは、参照クロックをＭ
1 回またはＭ2 回カウントすると１個のパルスを生成し
て、出力信号４４２として出力する。信号線４４２は生
成した補間パルスとして出力されると共に、Ｄ−ＦＦ４
３２を駆動して次の累算動作を行う。なお、入力端子４
１１はリスタート信号入力であり、リスタート信号によ
りＤ−ＦＦ４３２およびカウンタ４３３は初期状態に戻
る。すなわち、リスタート信号入力後、参照クロックで
Ｍ1 クロックまたはＭ2 クロック後に出力端子４２１に
補間パルスが出力される。図３において、ゲート出力信
号１４５をリスタート信号として補間パルス発生回路１
３７に与えると、図３のゲート出力信号１４５のパルス
から参照クロックでＭ1 クロックまたはＭ2 クロック後
に図３の補間パルス発生回路出力１４６にパルスが出力
される。従って、ゲート出力信号１４５のパルスと補間
パルス発生回路出力１４６のパルスの位相関係が適切に
制御され、選択回路出力信号１４７はほぼ等間隔のパル
ス列になる。
ｎビットの整数Ｄを繰り返し加算する。加算回路４３１
は、加算結果がｍを越えた場合にはキャリー信号４４１
を出力する。４３３はＭ1 ／Ｍ2 分周カウンタであっ
て、入力端子４１２から供給される周波数ｆｎｘの参照
クロックによって駆動され、信号線４４１が“０”の場
合にはＭ1 分周回路、“１”の場合にはＭ2 分周回路と
して動作する。４３３のカウンタは、参照クロックをＭ
1 回またはＭ2 回カウントすると１個のパルスを生成し
て、出力信号４４２として出力する。信号線４４２は生
成した補間パルスとして出力されると共に、Ｄ−ＦＦ４
３２を駆動して次の累算動作を行う。なお、入力端子４
１１はリスタート信号入力であり、リスタート信号によ
りＤ−ＦＦ４３２およびカウンタ４３３は初期状態に戻
る。すなわち、リスタート信号入力後、参照クロックで
Ｍ1 クロックまたはＭ2 クロック後に出力端子４２１に
補間パルスが出力される。図３において、ゲート出力信
号１４５をリスタート信号として補間パルス発生回路１
３７に与えると、図３のゲート出力信号１４５のパルス
から参照クロックでＭ1 クロックまたはＭ2 クロック後
に図３の補間パルス発生回路出力１４６にパルスが出力
される。従って、ゲート出力信号１４５のパルスと補間
パルス発生回路出力１４６のパルスの位相関係が適切に
制御され、選択回路出力信号１４７はほぼ等間隔のパル
ス列になる。
【００２６】以上の動作を、具体的な数値例によって説
明する。ここでは、北米のＤＳ３のビットレートである
ｆｓ＝４４．７３６ＭＨｚを例として取り上げる。Ｉ．
３６３に従うと、参照クロック周波数ｆｎｘは７７．７
６ＭＨｚである。またＮ＝３００８とすればＭｑ＝５２
２８である。従って、図３のゲート回路１３５は参照ク
ロックの５２２８クロック周期または５２２９クロック
周期に１回の割合でパルスを通過させる。ＰＬＬ１３６
の分周比を１６にする場合を考えると、３００８÷１６
＝１８８なので、参照クロックの５２２８または５２２
９クロック周期中に１８８個のパルスを発生するよう
に、図４のカウンタ４３３が動作すればよい。
明する。ここでは、北米のＤＳ３のビットレートである
ｆｓ＝４４．７３６ＭＨｚを例として取り上げる。Ｉ．
３６３に従うと、参照クロック周波数ｆｎｘは７７．７
６ＭＨｚである。またＮ＝３００８とすればＭｑ＝５２
２８である。従って、図３のゲート回路１３５は参照ク
ロックの５２２８クロック周期または５２２９クロック
周期に１回の割合でパルスを通過させる。ＰＬＬ１３６
の分周比を１６にする場合を考えると、３００８÷１６
＝１８８なので、参照クロックの５２２８または５２２
９クロック周期中に１８８個のパルスを発生するよう
に、図４のカウンタ４３３が動作すればよい。
【００２７】以下、参照クロックの５２２８クロック周
期に１８８個のパルスを発生する場合を考える。５２２
８÷１８８＝２７＋１５２／１８８なので、生成する補
間パルスは参照クロックで２７クロックまたは２８クロ
ックに１回の割合とし、平均して２７＋１５２／１８８
クロックに１回の割合になるようにすればよい。このた
めには、Ｄ＝１５２、ｍ＝１８８、Ｍ1 ＝２７、Ｍ2 ＝
２８とする。このとき、図４の加算回路４３１はＤ＝１
５２を累計するよに動作し、その結果がｍ＝１８８以上
になるとキャリー信号４４１を出力する。１５２をｍｏ
ｄ１８８で１８８回繰り返して加算すると、キャリーが
出力されるのはそのうち１５２回で、残りの１８８−１
５２＝３６回はキャリーは出力されない。従って、この
間にカウンタ４３３は２７分周動作を３６回、２８分周
動作を１５２回実行する。５２２８÷１８８＝２７＋１
５２／１８８の両辺に１８８を乗ずると５２２８＝２７
×３６＋２８×１５２が得られるので、カウンタ４３３
は所望の通り参照クロックの５２２８クロック周期に１
８８個のパルスを発生することがわかる。
期に１８８個のパルスを発生する場合を考える。５２２
８÷１８８＝２７＋１５２／１８８なので、生成する補
間パルスは参照クロックで２７クロックまたは２８クロ
ックに１回の割合とし、平均して２７＋１５２／１８８
クロックに１回の割合になるようにすればよい。このた
めには、Ｄ＝１５２、ｍ＝１８８、Ｍ1 ＝２７、Ｍ2 ＝
２８とする。このとき、図４の加算回路４３１はＤ＝１
５２を累計するよに動作し、その結果がｍ＝１８８以上
になるとキャリー信号４４１を出力する。１５２をｍｏ
ｄ１８８で１８８回繰り返して加算すると、キャリーが
出力されるのはそのうち１５２回で、残りの１８８−１
５２＝３６回はキャリーは出力されない。従って、この
間にカウンタ４３３は２７分周動作を３６回、２８分周
動作を１５２回実行する。５２２８÷１８８＝２７＋１
５２／１８８の両辺に１８８を乗ずると５２２８＝２７
×３６＋２８×１５２が得られるので、カウンタ４３３
は所望の通り参照クロックの５２２８クロック周期に１
８８個のパルスを発生することがわかる。
【００２８】以上は参照クロックの５２２８クロック周
期に１８８個のパルスを発生する場合の説明であるが、
その他の場合にも同じ考え方で実現できることは明らか
である。
期に１８８個のパルスを発生する場合の説明であるが、
その他の場合にも同じ考え方で実現できることは明らか
である。
【００２９】図３において、ｆｓ＝４４７．７３６ＭＨ
ｚ、ｆｎｘ＝７７．７６ＭＨｚ、Ｎ＝３００８の場合に
は、ゲート回路出力信号１４５のパルス間隔は参照クロ
ックの５２２８クロック周期または５２２９クロック周
期である。補間パルス発生回路１３７の出力信号１４６
が常に参照クロックの５２２８クロック中に１８８個の
割合でパルスを発生しても、ゲート回路出力信号１４５
のパルス間隔が参照クロックの５２２９クロック周期の
場合でも選択回路出力信号１４７はほぼ等間隔のパルス
列になるので、実用上は問題を生じることはない。しか
しながら、信号線１４５のパルスの間隔に応じて補間パ
ルス発生回路出力信号１４６のパルス間隔を自動的に微
調整することも可能である。
ｚ、ｆｎｘ＝７７．７６ＭＨｚ、Ｎ＝３００８の場合に
は、ゲート回路出力信号１４５のパルス間隔は参照クロ
ックの５２２８クロック周期または５２２９クロック周
期である。補間パルス発生回路１３７の出力信号１４６
が常に参照クロックの５２２８クロック中に１８８個の
割合でパルスを発生しても、ゲート回路出力信号１４５
のパルス間隔が参照クロックの５２２９クロック周期の
場合でも選択回路出力信号１４７はほぼ等間隔のパルス
列になるので、実用上は問題を生じることはない。しか
しながら、信号線１４５のパルスの間隔に応じて補間パ
ルス発生回路出力信号１４６のパルス間隔を自動的に微
調整することも可能である。
【００３０】文献（特開平７−３８５７０号公報）に記
述されているように、ＲＴＳ系列の差分値を取った系列
は、近似的に簡単な繰り返し系列となる。たとえば、上
記と同じくｆｓ＝４４，７３６ＭＨｚ、ｆｎｘ＝７７．
７６ＭＨｚ、Ｎ＝３００８の場合、ＲＴＳ値の差分系列
は図５に示すように１２と１３がほぼ交互に現れる。こ
のとき、差分値が１２の場合には図３におけるゲート出
力パルス間隔は参照クロックで５２２８クロックであ
り、１３の場合には５２２９クロックである。このこと
を利用して、ＲＴＳの差分値を求めて、それがどのよう
な値であるかによって補間パルス間隔を調整することが
できる。図６は、このような補間パルス発生回路の一例
である。図６の番号は図４と同じ構成要素については同
一の番号としてある。以下、図６の回路について説明す
る。
述されているように、ＲＴＳ系列の差分値を取った系列
は、近似的に簡単な繰り返し系列となる。たとえば、上
記と同じくｆｓ＝４４，７３６ＭＨｚ、ｆｎｘ＝７７．
７６ＭＨｚ、Ｎ＝３００８の場合、ＲＴＳ値の差分系列
は図５に示すように１２と１３がほぼ交互に現れる。こ
のとき、差分値が１２の場合には図３におけるゲート出
力パルス間隔は参照クロックで５２２８クロックであ
り、１３の場合には５２２９クロックである。このこと
を利用して、ＲＴＳの差分値を求めて、それがどのよう
な値であるかによって補間パルス間隔を調整することが
できる。図６は、このような補間パルス発生回路の一例
である。図６の番号は図４と同じ構成要素については同
一の番号としてある。以下、図６の回路について説明す
る。
【００３１】４１３の入力端子６には図３におけるＦＩ
ＦＯ１３３から読み出された４ビットのＲＴＳ値が入力
される。４３４は４ビットのＤ−ＦＦであって、１回前
に使用したＲＴＳ値を保持している。４３５はｍｏｄ１
６の４ビット減算回路であって、今回のＲＴＳ値の前回
のＲＴＳ値をｍｏｄ１６で引き算した結果を出力する。
すると、減算回路出力４４３には、図５の差分系列が現
れることになる。４３６はデコーダであって、差分値４
４３がどのような値であるこを判別し、その判別結果信
号４４４を第１のエンコーダ４３７に与える。エンコー
ダ４３７は、判別結果信号４４４に従ってあらかじめ決
められたｎビットの整数を出力する。
ＦＯ１３３から読み出された４ビットのＲＴＳ値が入力
される。４３４は４ビットのＤ−ＦＦであって、１回前
に使用したＲＴＳ値を保持している。４３５はｍｏｄ１
６の４ビット減算回路であって、今回のＲＴＳ値の前回
のＲＴＳ値をｍｏｄ１６で引き算した結果を出力する。
すると、減算回路出力４４３には、図５の差分系列が現
れることになる。４３６はデコーダであって、差分値４
４３がどのような値であるこを判別し、その判別結果信
号４４４を第１のエンコーダ４３７に与える。エンコー
ダ４３７は、判別結果信号４４４に従ってあらかじめ決
められたｎビットの整数を出力する。
【００３２】再び、ｆｓ＝４４．７３６ＭＨｚ、ｆｎｘ
＝７７．７６ＭＨｚ、Ｎ＝３００８の場合を例に取る。
先に説明したように、図３のゲート回路出力パルス間隔
が５２２８である場合には、図４においてＤ＝１５２と
すればよかった。図３のゲート回路出力パルス間隔が５
２２９である場合には、５２２９÷１８８＝２７＋１５
３／１８８であるから、Ｄ＝１５３とすればよい。そこ
で、図６のデコーダ４３６は、差分値４４３が１２であ
るか１３であるかを判別し、エンコーダ４３７は差分値
４４３が１２の場合には１５２を信号線４４５に出力
し、差分値４４３が１３の場合には１５３を信号線４４
５に出力する。以下、図４と同じ動作を行い、補間パル
スを発生する。
＝７７．７６ＭＨｚ、Ｎ＝３００８の場合を例に取る。
先に説明したように、図３のゲート回路出力パルス間隔
が５２２８である場合には、図４においてＤ＝１５２と
すればよかった。図３のゲート回路出力パルス間隔が５
２２９である場合には、５２２９÷１８８＝２７＋１５
３／１８８であるから、Ｄ＝１５３とすればよい。そこ
で、図６のデコーダ４３６は、差分値４４３が１２であ
るか１３であるかを判別し、エンコーダ４３７は差分値
４４３が１２の場合には１５２を信号線４４５に出力
し、差分値４４３が１３の場合には１５３を信号線４４
５に出力する。以下、図４と同じ動作を行い、補間パル
スを発生する。
【００３３】以上の例においては、デコーダ４３６は差
分値信号４４３が１２または１３のみを識別することに
なるが、一般に差分値４４３はｍｏｄｅ１６なので１６
通りがあり得る。そこで、３種類以上の差分値に対して
エンコーダ出力４４５が適切な値を信号線４４５に出力
すれば、図１においてＲＴＳ情報受信手段出力信号３４
１のパルスを用いることなく、補間パルス発生手段出力
信号３４２のみを用いてＰＬＬ３３４を駆動することが
できる。この場合、パルス合成手段３３３は単に信号線
３４２をそのまま出力することになる。この構成につい
て以下に説明する。
分値信号４４３が１２または１３のみを識別することに
なるが、一般に差分値４４３はｍｏｄｅ１６なので１６
通りがあり得る。そこで、３種類以上の差分値に対して
エンコーダ出力４４５が適切な値を信号線４４５に出力
すれば、図１においてＲＴＳ情報受信手段出力信号３４
１のパルスを用いることなく、補間パルス発生手段出力
信号３４２のみを用いてＰＬＬ３３４を駆動することが
できる。この場合、パルス合成手段３３３は単に信号線
３４２をそのまま出力することになる。この構成につい
て以下に説明する。
【００３４】図３におけるゲート出力パルス間隔を参照
クロックでａクロックとし、受信ＲＴＳ値の差分値をｄ
とする。Ｉ．３６３に従えばＲＴＳ値は４ビットである
から、差分値ｄはｍｏｄ１６で考えることになり、ｄは
０〜１５の範囲である。このとき、ａとｄの関係はｄ≡
ａ ｍｏｄ１６で与えられる。この関係からはｄが与え
られてもａは一意的には決定できないが、図３において
ＭＬ分周カウンタがＩ．３６３に従いＭＬ＝Ｍｑ−８と
されていることを考慮することにより、ｄが与えられれ
ばａが一意的に決定できる。ここでＭｑはｆｓが公称値
の場合の値である。図１０のタイムチャートからわかる
ように、図３においてゲート信号１４４は前回のゲート
出力パルスから数えて参照クロックでＭＬクロックの間
はゲート１３５を閉じるので、ゲート出力パルス間隔ａ
は最低でもＭＬになる。同じく図１０のタイムチャート
からわかるように、図３の比較回路１３４は参照クロッ
クで１６クロック毎にパルスを発生するので、ゲート１
３５は前回のゲート出力パルスから数えて参照クロック
でＭＬクロック〜ＭＬ＋１５クロックの間に必ず１個の
パルスを出力する。従って、ゲート出力パルス間隔ａは
最大でもＭＬ＋１５クロックになる。すぬわちＭＬ≦ａ
≦ＭＬ＋１５という条件が成立し、これとｄ≡ａ ｍｏ
ｄ１６という関係によりｄが与えられればａが決定でき
る。
クロックでａクロックとし、受信ＲＴＳ値の差分値をｄ
とする。Ｉ．３６３に従えばＲＴＳ値は４ビットである
から、差分値ｄはｍｏｄ１６で考えることになり、ｄは
０〜１５の範囲である。このとき、ａとｄの関係はｄ≡
ａ ｍｏｄ１６で与えられる。この関係からはｄが与え
られてもａは一意的には決定できないが、図３において
ＭＬ分周カウンタがＩ．３６３に従いＭＬ＝Ｍｑ−８と
されていることを考慮することにより、ｄが与えられれ
ばａが一意的に決定できる。ここでＭｑはｆｓが公称値
の場合の値である。図１０のタイムチャートからわかる
ように、図３においてゲート信号１４４は前回のゲート
出力パルスから数えて参照クロックでＭＬクロックの間
はゲート１３５を閉じるので、ゲート出力パルス間隔ａ
は最低でもＭＬになる。同じく図１０のタイムチャート
からわかるように、図３の比較回路１３４は参照クロッ
クで１６クロック毎にパルスを発生するので、ゲート１
３５は前回のゲート出力パルスから数えて参照クロック
でＭＬクロック〜ＭＬ＋１５クロックの間に必ず１個の
パルスを出力する。従って、ゲート出力パルス間隔ａは
最大でもＭＬ＋１５クロックになる。すぬわちＭＬ≦ａ
≦ＭＬ＋１５という条件が成立し、これとｄ≡ａ ｍｏ
ｄ１６という関係によりｄが与えられればａが決定でき
る。
【００３５】図１２は本実施例におけるすべての差分値
とゲート出力パルス間隔との関係を計算した結果を示す
図である。
とゲート出力パルス間隔との関係を計算した結果を示す
図である。
【００３６】再び、ｆｓ＝４４．７３６ＭＨｚ、ｆｎｘ
＝７７．７６ＭＨｚ、Ｎ＝３００８の場合を例に取って
図１２を参照して説明する。この場合に、すべでの差分
値とゲート出力パルス間隔との関係を計算すると、図１
２のようになる。上記の例ではＭＬ＝５２２８−８＝５
２２０なので、ゲート出力パルス間隔ａは５２２０≦ａ
≦５２３５であり、差分値に対応するゲート出力パルス
間隔はこの範囲の値が選択されている。
＝７７．７６ＭＨｚ、Ｎ＝３００８の場合を例に取って
図１２を参照して説明する。この場合に、すべでの差分
値とゲート出力パルス間隔との関係を計算すると、図１
２のようになる。上記の例ではＭＬ＝５２２８−８＝５
２２０なので、ゲート出力パルス間隔ａは５２２０≦ａ
≦５２３５であり、差分値に対応するゲート出力パルス
間隔はこの範囲の値が選択されている。
【００３７】差分値が４である場合を考えると、ゲート
出力パルス間隔は５２２０となるが、５２２０÷１８８
＝２７＋１４４／１８８であるから、エンコーダ出力４
５５は１４４とすればよい。まったく同じようにしてす
べての場合についてエンコーダ出力を計算することがで
き、その結果は図１２に示してある通りである。従っ
て、図６の回路においてエンコーダ４３７の動作が、与
えられた差分値により図１２の対応に従った値を出力す
るようにすれば、すべの差分値に対してほぼ等間隔の補
間パルスを発生することができる。
出力パルス間隔は５２２０となるが、５２２０÷１８８
＝２７＋１４４／１８８であるから、エンコーダ出力４
５５は１４４とすればよい。まったく同じようにしてす
べての場合についてエンコーダ出力を計算することがで
き、その結果は図１２に示してある通りである。従っ
て、図６の回路においてエンコーダ４３７の動作が、与
えられた差分値により図１２の対応に従った値を出力す
るようにすれば、すべの差分値に対してほぼ等間隔の補
間パルスを発生することができる。
【００３８】図６の実施例においては、図３におけるゲ
ート１３５の出力パルス位置を受信ＲＴＳ値の差分値に
より予測して、その間に補間パルうを挿入するという動
作になっている。そのため、受信ＲＴＳ値から求めた差
分値がデコーダ４３６で検出可能である場合には、補間
パルス発生回路１３７はゲート１３５の出力パルス位置
で必ず補間パルスを発生するように動作する。従って、
図６のデコーダ４３６がすべての差分値を検出し、エン
コーダ４３７が上述のように求めた適切な値を出力する
ようにすれば、図３における選択回路１３８は常に補間
パルス１４６のみを選択するようにしてもよく、実施的
には選択回路１３８は不要になる。
ート１３５の出力パルス位置を受信ＲＴＳ値の差分値に
より予測して、その間に補間パルうを挿入するという動
作になっている。そのため、受信ＲＴＳ値から求めた差
分値がデコーダ４３６で検出可能である場合には、補間
パルス発生回路１３７はゲート１３５の出力パルス位置
で必ず補間パルスを発生するように動作する。従って、
図６のデコーダ４３６がすべての差分値を検出し、エン
コーダ４３７が上述のように求めた適切な値を出力する
ようにすれば、図３における選択回路１３８は常に補間
パルス１４６のみを選択するようにしてもよく、実施的
には選択回路１３８は不要になる。
【００３９】図６において、Ｍ1 ／Ｍ2 分周カウンタ４
３３の分周比Ｍ1 ／Ｍ2 を、ＲＴＳ情報差分値信号４４
３に従って変更することが必要な場合がある。図７は、
この場合に使用できる補間パルス発生手段の一例であ
る。図７において、第２のエンコーダ４３８は、エンコ
ーダ４３６が解釈した差分系列信号４４３に従って、カ
ウンタ４３３の分周比Ｍ1 およびＭ2 を設定する。
３３の分周比Ｍ1 ／Ｍ2 を、ＲＴＳ情報差分値信号４４
３に従って変更することが必要な場合がある。図７は、
この場合に使用できる補間パルス発生手段の一例であ
る。図７において、第２のエンコーダ４３８は、エンコ
ーダ４３６が解釈した差分系列信号４４３に従って、カ
ウンタ４３３の分周比Ｍ1 およびＭ2 を設定する。
【００４０】具体的な数値例を挙げると、ｆｓ＝４６．
０８ＭＨｚの場合には、Ｉ．３６３に従えば参照クロッ
ク周波数はｆｎｘ＝７７．７６ＭＨｚ、またＮ＝３００
８とすればＭｑ＝５０７６である。ＲＴＳ情報の差分系
列は、１６を法としたＭｑを計算すれば求められ、５０
７６≡４ｍｏｄ１６なので、性格にｆｓ＝４６．０８Ｍ
Ｈｚの場合には差分系列は一定値“４”になる。ＰＬＬ
の分周比として１６を実現するには、５０７６÷１８８
＝２７と割り切れるのでカウンタ４３３は常に２７分周
すればよく、そこでＭ1 ＝２７としておいて、図６にお
いて減算回路出力信号４４３が“４”である場合にエン
コーダ出力信号４４５が“０”となるようにすればよ
い。ところが、ユーザクロックには通常ゆらぎがあり、
ｆｓが常に４６．０８ＭＨｚで一定ということはなく、
たとえば±２０ｐｐｍ程度の範囲でゆらぐと考えなくて
はならない。そこでたとえばｆｓがわずかに低くなる
と、ＲＴＳ情報の差分値系列は一定値“４”ではなく
“５”も含まれるようになる。そうすると、図１のＲＴ
Ｓ情報受信手段出力３４１のパルス間隔は参照クロック
周期で５０７７クロックとなり、この場合は５０７７÷
１８８＝２７＋１／１８８なので、Ｍ2 ＝２８としてお
いて、図６の減算回路出力信号４４３が“５”である場
合にはエンコーダ出力信号４４５を“１”とすることに
なる。一方、ｆｓがわずかに高くなると、ＲＴＳ情報の
差分値系列には“３”も含まれるようになり、図１のＲ
ＴＳ情報受信手段出力３４１のパルス間隔は参照クロッ
ク周期で５０７６クロックとなる。この場合は５０７６
÷１８８＝２６＋１８７／１８８なので、Ｍ1 ＝２６、
Ｍ2 ＝２７としておいて、図６の減算回路出力信号４４
３が“３”である場合にはエンコーダ出力信号４４５を
“１８７”、“４”である場合には“１８８”としなく
てはならない。このように、ＲＴＳ情報の差分値信号４
４３に応じてカンウンタ４３３の分周比設定を変更しな
くてはならない場合がある。
０８ＭＨｚの場合には、Ｉ．３６３に従えば参照クロッ
ク周波数はｆｎｘ＝７７．７６ＭＨｚ、またＮ＝３００
８とすればＭｑ＝５０７６である。ＲＴＳ情報の差分系
列は、１６を法としたＭｑを計算すれば求められ、５０
７６≡４ｍｏｄ１６なので、性格にｆｓ＝４６．０８Ｍ
Ｈｚの場合には差分系列は一定値“４”になる。ＰＬＬ
の分周比として１６を実現するには、５０７６÷１８８
＝２７と割り切れるのでカウンタ４３３は常に２７分周
すればよく、そこでＭ1 ＝２７としておいて、図６にお
いて減算回路出力信号４４３が“４”である場合にエン
コーダ出力信号４４５が“０”となるようにすればよ
い。ところが、ユーザクロックには通常ゆらぎがあり、
ｆｓが常に４６．０８ＭＨｚで一定ということはなく、
たとえば±２０ｐｐｍ程度の範囲でゆらぐと考えなくて
はならない。そこでたとえばｆｓがわずかに低くなる
と、ＲＴＳ情報の差分値系列は一定値“４”ではなく
“５”も含まれるようになる。そうすると、図１のＲＴ
Ｓ情報受信手段出力３４１のパルス間隔は参照クロック
周期で５０７７クロックとなり、この場合は５０７７÷
１８８＝２７＋１／１８８なので、Ｍ2 ＝２８としてお
いて、図６の減算回路出力信号４４３が“５”である場
合にはエンコーダ出力信号４４５を“１”とすることに
なる。一方、ｆｓがわずかに高くなると、ＲＴＳ情報の
差分値系列には“３”も含まれるようになり、図１のＲ
ＴＳ情報受信手段出力３４１のパルス間隔は参照クロッ
ク周期で５０７６クロックとなる。この場合は５０７６
÷１８８＝２６＋１８７／１８８なので、Ｍ1 ＝２６、
Ｍ2 ＝２７としておいて、図６の減算回路出力信号４４
３が“３”である場合にはエンコーダ出力信号４４５を
“１８７”、“４”である場合には“１８８”としなく
てはならない。このように、ＲＴＳ情報の差分値信号４
４３に応じてカンウンタ４３３の分周比設定を変更しな
くてはならない場合がある。
【００４１】図７においては、カウンタ４３３の分周比
Ｍ1 およびＭ2 は差分値系列信号４４３に従って決定さ
れるので、上述のようにユーザクロック周波数ｆｓのゆ
らぎによってカウンタ４３３の分周比を変更する必要が
ある場合でも正しい動作をさせることができる。
Ｍ1 およびＭ2 は差分値系列信号４４３に従って決定さ
れるので、上述のようにユーザクロック周波数ｆｓのゆ
らぎによってカウンタ４３３の分周比を変更する必要が
ある場合でも正しい動作をさせることができる。
【００４２】
【発明の効果】以上説明したように本発明は、送信側で
は、参照クロックで駆動されるカウンタの出力を、ユー
ザクロックのＮ（Ｎ≧２の整数）クロック周期でラッチ
したＲＴＳ情報を生成して受信側に転送し、受信側で
は、受信したＲＴＳ情報に従って平均的にユーザクロッ
クのＮクロック周期のパルスを生成し、該生成パルスを
位相同期発心手段に印加してユーザクロックを再生する
ＳＲＴＳ法によるＳＲＴＳ受信装置において、平均的に
ユーザクロックのＮクロック周期のパルスを生成するＲ
ＴＳ情報受信手段と、Ｎクロック周期のパルス間に補間
パルスを発生する補間パルス発生手段と、該補間パルス
発生手段の出力パルスとＲＴＳ情報受信手段が生成する
パルスとを合成するパルス合成手段と、ＲＴＳ情報受信
手段の出力パルスによって補間パルス発生手段を再生ス
タートさせる再スタート手段とを備えることにより、位
相同期発振手段に対しＲＴＳ情報転送周期に補間パルス
発生手段から発生する複数のパルスを供給するので、分
周比を従来よりも小さくすることができ、位相雑音特性
を従来より良くすることができる効果がある。
は、参照クロックで駆動されるカウンタの出力を、ユー
ザクロックのＮ（Ｎ≧２の整数）クロック周期でラッチ
したＲＴＳ情報を生成して受信側に転送し、受信側で
は、受信したＲＴＳ情報に従って平均的にユーザクロッ
クのＮクロック周期のパルスを生成し、該生成パルスを
位相同期発心手段に印加してユーザクロックを再生する
ＳＲＴＳ法によるＳＲＴＳ受信装置において、平均的に
ユーザクロックのＮクロック周期のパルスを生成するＲ
ＴＳ情報受信手段と、Ｎクロック周期のパルス間に補間
パルスを発生する補間パルス発生手段と、該補間パルス
発生手段の出力パルスとＲＴＳ情報受信手段が生成する
パルスとを合成するパルス合成手段と、ＲＴＳ情報受信
手段の出力パルスによって補間パルス発生手段を再生ス
タートさせる再スタート手段とを備えることにより、位
相同期発振手段に対しＲＴＳ情報転送周期に補間パルス
発生手段から発生する複数のパルスを供給するので、分
周比を従来よりも小さくすることができ、位相雑音特性
を従来より良くすることができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示す本実施の形態の動作を示す説明図で
ある。
ある。
【図３】本発明の一実施の形態に基づく一実施例を示す
ブロック図である。
ブロック図である。
【図４】図３の中の補間パルス発生回路の第１の回路例
を示す図である。
を示す図である。
【図５】ＲＴＳ情報系列の差分系列を説明する図であ
る。
る。
【図６】図３の中の補間パルス発生回路の第２の回路を
示す図である。
示す図である。
【図７】図３の中の補間パルス発生回路の第３の回路を
示す図である。
示す図である。
【図８】ＩＴＵ−Ｔ勧告Ｉ．３６３に示すＲＴＳ情報生
成回路の一例を示すブロック図である。
成回路の一例を示すブロック図である。
【図９】従来のＳＲＴＳ受信装置を一例を示すブロック
図である。
図である。
【図１０】図９に示すＳＲＴＳ受信装置の動作を示すフ
ローチャートである。
ローチャートである。
【図１１】図９の中の位相同期発振回路（ＰＬＬ）の一
例を示すブロック図である。
例を示すブロック図である。
【図１２】本発明の一実施の形態に基づく一実施例にお
けるすべての差分値とゲート出力パルス間隔との関係を
計算した結果を示す図である。
けるすべての差分値とゲート出力パルス間隔との関係を
計算した結果を示す図である。
３１１ 受信ＲＴＳ情報入力端子 ３１２ 参照クロック入力端子 ３２１ ユーザクロック出力端子 ３３１ ＲＴＳ情報受信手段 ３３２ 補間パルス発生手段 ３３３ パルス合成手段 ３３４ 位相同期発振手段 ３４１ ＲＴＳ情報受信手段出力信号 ３４２ 補間パルス発生手段出力信号 ３４３ パルス合成手段出力信号 ４３１ ｎビット加算回路 ４３２ ダイナミックフリップフロップ（Ｄ−ＦＦ） ４３３ Ｍ1 分周又はＭ2 分周カウンタ ４３４ ダイナミックフリップフロップ（Ｄ−ＦＦ） ４３５ ４ビット減算回路（ｍｏｄ１６） ４３６ デコーダ ４３７ エンコーダ ４３８ エンコーダ
Claims (7)
- 【請求項１】 送信側では、参照クロックで駆動される
カウンタの出力を、ユーザクロックのＮ（Ｎ≧２の整
数）クロック周期でラッチしたＲＴＳ（Ｒｅｓｉｄｕａ
ｌ Ｔｉｍｅ Ｓｔａｍｐ）情報を生成して受信側に転
送し、前記受信側では受信した前記ＲＴＳ情報に従って
平均的に前記ユーザクロックのＮクロック周期のパルス
を生成し、該生成パルスを移送同期発信手段に印加して
前記ユーザクロックを再生するＳＲＴＳ（Ｓｙｎｃｈｒ
ｏｎｏｕｓ ＲｅｓｉｄｕａｌＴｉｍｅ Ｓｔａｍｐ）
法によるＳＲＴＳ受信装置において、前記平均的にユー
ザクロックのＮクロック周期のパルスを生成するＲＴＳ
情報受信手段と、前記Ｎクロック周期のパルス間に補間
パルスを発生する補間パルス発生手段と、該補間パルス
発生手段の出力パルスと前記ＲＴＳ情報受信手段が生成
するパルスとを合成するパルス合成手段と、前記ＲＴＳ
情報受信手段の出力パルスによって前記補間パルス発生
手段を再スタートさせる再スタート手段とを備えること
を特徴とするＳＲＴＳ受信装置。 - 【請求項２】 前記ＲＴＳ情報受信手段は、参照クロッ
クで駆動される第１および第２のカウンタと、該第１の
カウンタのカウント値と前記受信ＲＴＳ情報とを比較し
て一致したらパルスを発生する比較回路と、前記第２の
カウンタが前記参照クロックの一定数をカウンタした場
合にゲート信号を発生し、該ゲート信号により前記比較
回路出力のパルスを通過させるゲート回路と、該ゲート
回路出力パルスにより前記第２のカウンタがリセットさ
れると同時に次の前記受信ＲＴＳ情報を取り込む取り込
み手段とを有することを特徴とする請求項１記載のＳＲ
ＴＳ受信装置。 - 【請求項３】 前記補間パルス発生手段は、ｍ（ｍ≧２
の整数）を法とする加算回路と、該加算回路の加算結果
をラッチするＤフリップフロップと、前記参照クロック
で駆動されて前記加算回路のキャリー信号出力に従って
Ｍ1 （Ｍ1 ≧２の整数）分周またはＭ2 （Ｍ2 ≧の整
数）分周を切り替えて実行する第３のカウンタと、前記
加算回路の入力は、前記Ｄフリップフロップの出力およ
びあらかじめ定められた定数であって、前記第３のカウ
ンタの出力を補間パルスとして出力するものであること
を特徴とする請求項１及び２記載のＳＲＴＳ受信装置。 - 【請求項４】 前記補間パルス発生手段は、前記受信Ｒ
ＴＳ情報の差分値を計算する演算手段と、その差分値を
識別するデコーダ手段と、該デコーダ手段に従って決め
られた値を出力する第１のエンコーダ手段と、前記ｍを
法とする加算回路と、該加算回路の加算結果をラッチす
る前記Ｄフリップフロップと、前記参照クロックで駆動
されて前記加算回路のキャリー信号出力に従って前記Ｍ
1 分周または前記Ｍ2 分周を切り替えて実行する前記第
３のカウンタとを有し、前記加算回路の入力は、前記Ｄ
フリップフロップの出力および前記第１のエンコーダ手
段が出力する値であり、前記第３のカウンタの出力を補
間パルスとして出力するものであることを特徴とする請
求項１及び２記載のＳＲＴＳ受信装置。 - 【請求項５】 前記補間パルス発生手段は、前記受信Ｒ
ＴＳ情報の差分値を計算する演算手段と、その差分値を
識別するデコーダ手段と、該デコーダ手段に従ってそれ
ぞれ決められた値を出力する第１および第２のエンコー
ダ手段と、前記ｍを法とする加算回路と、該加算回路の
加算結果をラッチする前記Ｄフリップフロップと、前記
参照クロックで駆動されて前記加算回路のキャリー信号
出力に従って前記Ｍ1 分周または前記Ｍ2 分周を切り替
えて実行する前記第３のカウンタとを有し、前記加算回
路の入力は、前記Ｄフリップフロップの出力および前記
第１のエンコーダ手段が出力する値であり、前記第３の
カウンタ手段の分周比前記Ｍ1 および前記Ｍ2 を前記第
２のエンコーダ手段により設定する設定手段を有し、前
記第３のカウンタの出力を補間パルスとして出力するも
のであることを特徴とする請求項１及び２記載のＳＲＴ
Ｓ受信装置。 - 【請求項６】 前記パルス合成手段は、前記第２のカウ
ンタの出力に従って、前記ゲート回路出力パルスか又は
前記補間パルス発生手段の出力パルスを選択する選択回
路を有することを特徴とする請求項３，４及び５記載の
ＳＲＴＳ受信装置。 - 【請求項７】 前記パルス合成手段は、前記補間パルス
発生手段の出力を常に選択して出力することを特徴とす
る請求項４及び５記載のＳＲＴＳ受信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211597A JP2853696B2 (ja) | 1997-02-26 | 1997-02-26 | Ｓｒｔｓ受信装置 |
| US09/030,421 US6101196A (en) | 1997-02-26 | 1998-02-25 | SRTS receiver for interpolating a plurality of interpolation pulses during the period of the RTS information transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211597A JP2853696B2 (ja) | 1997-02-26 | 1997-02-26 | Ｓｒｔｓ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242978A true JPH10242978A (ja) | 1998-09-11 |
| JP2853696B2 JP2853696B2 (ja) | 1999-02-03 |
Family
ID=12626961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211597A Expired - Fee Related JP2853696B2 (ja) | 1997-02-26 | 1997-02-26 | Ｓｒｔｓ受信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6101196A (ja) |
| JP (1) | JP2853696B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010052153A (ko) * | 1998-01-26 | 2001-06-25 | 에이디씨 텔레커뮤니케이션스 인코포레이티드 | 서비스 클럭 복원을 위한 회로 및 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024599B2 (ja) * | 1997-07-22 | 2000-03-21 | 日本電気株式会社 | Ａａｌ５ジッタ低減方法及び装置 |
| US6813325B1 (en) * | 1999-12-22 | 2004-11-02 | Globespanvirata, Inc | System and method to reduce transmit wander in a digital subscriber line |
| GB0424766D0 (en) * | 2004-11-10 | 2004-12-08 | Koninkl Philips Electronics Nv | Testable integrated circuit |
| US9420332B2 (en) * | 2006-07-06 | 2016-08-16 | Qualcomm Incorporated | Clock compensation techniques for audio decoding |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260978A (en) * | 1992-10-30 | 1993-11-09 | Bell Communications Research, Inc. | Synchronous residual time stamp for timing recovery in a broadband network |
| JP2642043B2 (ja) * | 1993-07-20 | 1997-08-20 | 日本電気株式会社 | Ｓｒｔｓ制御装置および方法 |
| GB2285201B (en) * | 1993-12-22 | 1997-12-10 | Roke Manor Research | Timing recovery apparatus |
| JPH07264214A (ja) * | 1994-02-07 | 1995-10-13 | Fujitsu Ltd | インターフェース装置 |
| US5608731A (en) * | 1995-03-31 | 1997-03-04 | Transwitch Corporation | Closed loop clock recovery for synchronous residual time stamp |
| US5902411A (en) * | 1995-09-26 | 1999-05-11 | Economics In Technology | Method for maintaining floors |
-
1997
- 1997-02-26 JP JP4211597A patent/JP2853696B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 US US09/030,421 patent/US6101196A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010052153A (ko) * | 1998-01-26 | 2001-06-25 | 에이디씨 텔레커뮤니케이션스 인코포레이티드 | 서비스 클럭 복원을 위한 회로 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853696B2 (ja) | 1999-02-03 |
| US6101196A (en) | 2000-08-08 |
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