JPH10242397A - Cmos integrated circuit device and testing method - Google Patents

Cmos integrated circuit device and testing method

Info

Publication number
JPH10242397A
JPH10242397A JP9055545A JP5554597A JPH10242397A JP H10242397 A JPH10242397 A JP H10242397A JP 9055545 A JP9055545 A JP 9055545A JP 5554597 A JP5554597 A JP 5554597A JP H10242397 A JPH10242397 A JP H10242397A
Authority
JP
Japan
Prior art keywords
circuit
power supply
control
switch
divided
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9055545A
Other languages
Japanese (ja)
Inventor
Masato Hamamoto
正人 浜本
Michiaki Nakayama
道明 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9055545A priority Critical patent/JPH10242397A/en
Publication of JPH10242397A publication Critical patent/JPH10242397A/en
Pending legal-status Critical Current

Links

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a CMOS integrated circuit and a testing method that allow an accurate DC leakage current test with a simple configuration and achieve a stable operation. SOLUTION: A CMOS integrated circuit is divided into a plurality of circuit blocks, a power supply line 5 and a power supply terminal 4 are provided corresponding to them, at the same time a MOS switch for connecting the above power supply lines between the above adjacent circuit blocks 18 and a control circuit for performing the switch control are provided, and the above MOS switch is turned off by the above control circuit in a DC testing mode and the current supply line 5 of the specific circuit block 8 is separated from the power supply line 5 of another circuit block 18 being adjacent to it.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、CMOS集積回路
装置と試験方法に関し、特にCMOS集積回路装置の直
流電流リーク試験技術に利用して有効な技術に関するも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS integrated circuit device and a test method and, more particularly, to a technology effective for a DC current leak test technology of a CMOS integrated circuit device.

【0002】[0002]

【従来の技術】CMOS集積回路装置の直流リーク電流
試験に関して、アイ・エス・エス・シー・シー(ISSCC
(International Solid-State Circuits Conferrenc
e))、1994年pp.88がある。この直流リーク電流試験で
は、半導体集積回路を複数の回路ブロックに分割し、各
回路ブロック毎に電源線を分離するようにして、各回路
ブロックごとにリーク電流を測定するものである。
2. Description of the Related Art With respect to a DC leakage current test of a CMOS integrated circuit device, ISSCC
(International Solid-State Circuits Conferrenc
e)), pp.88, 1994. In the DC leakage current test, a semiconductor integrated circuit is divided into a plurality of circuit blocks, and a power supply line is separated for each circuit block, and a leakage current is measured for each circuit block.

【0003】[0003]

【発明が解決しようとする課題】半導体集積回路技術の
進展に伴い素子の微細化が進められており、それに伴い
リーク電流が増加する。上記素子の微細化に伴い回路規
模が大きくなり、全体としての素子数の増大に伴う直流
リーク電流も増大する。このようにリーク電流が増加す
ると、Iddq(直流リーク電流)試験において、測定
された電流がリーク電流によるものか、あるいは回路の
短絡によるものかの区別をすることができなくなり、半
導体集積回路の良否を診断することができなくなる。
With the advance of semiconductor integrated circuit technology, miniaturization of elements has been promoted, and the leakage current has increased accordingly. The circuit scale increases with the miniaturization of the elements, and the DC leakage current increases with the increase in the number of elements as a whole. When the leakage current increases in this way, it becomes impossible to distinguish whether the measured current is due to the leakage current or a short circuit in the Iddq (DC leakage current) test, and whether the semiconductor integrated circuit is good or bad. Can no longer be diagnosed.

【0004】これを解決するために上記のようにCMO
S集積回路を各回路ブロックに分割し、それぞれに電源
供給線と電源供給端子を設けて、回路ブロック毎にリー
ク電流を測定すると、CMOS集積回路の本来の動作時
に電源インピーダンスが高くなり、特に電源端子から離
れた個所では、かかる電源インピーダンスによる電源ノ
イズが無視できなくなってしまうという問題が生じる。
In order to solve this, as described above, the CMO
When the S integrated circuit is divided into circuit blocks, and a power supply line and a power supply terminal are provided for each of the circuit blocks and the leak current is measured for each circuit block, the power supply impedance increases during the original operation of the CMOS integrated circuit. At a position away from the terminal, there is a problem that power supply noise due to the power supply impedance cannot be ignored.

【0005】本発明の目的は、簡単な構成で精度の高い
直流リーク電流試験を可能とし、動作の安定化を実現し
たCMOS集積回路装置と試験方法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な技
術は、本明細書の記述および添付図面から明らかになる
であろう。
SUMMARY OF THE INVENTION An object of the present invention is to provide a CMOS integrated circuit device and a test method which realize a highly accurate DC leakage current test with a simple configuration and realize stable operation. The above and other objects and novel techniques of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0006】[0006]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、CMOS集積回路を複数の
回路ブロックに分割して、それぞれ対応して電源供給線
及び電源供給端子を設けるとともに、上記隣接する回路
ブロック間で上記電源供給線を相互に接続するMOSス
イッチ及びそのスイッチ制御を行う制御回路を設けて、
直流試験モードのときに上記制御回路により上記MOS
スイッチをオフ状態にして特定の回路ブロックの電源供
給線をそれと隣接する他の回路ブロックの電源供給線と
分離させる。
The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, a CMOS integrated circuit is divided into a plurality of circuit blocks, a power supply line and a power supply terminal are provided correspondingly, and a MOS switch for interconnecting the power supply lines between the adjacent circuit blocks and a MOS switch therefor. A control circuit for performing switch control is provided,
In the DC test mode, the control circuit controls the MOS
By turning off the switch, a power supply line of a specific circuit block is separated from a power supply line of another circuit block adjacent thereto.

【0007】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。CMOS集積回路をN行とM列からなる複数に分割
されてなる回路ブロックに分割し、これら回路ブロック
にそれぞれ対応して電源供給線及び電源供給端子を設
け、上記隣接する回路ブロック間で上記電源供給線を相
互に接続するMOSスイッチを設け、上記MOSスイッ
チのうちN行毎に分割する第1群のMOSスイッチのゲ
ートを第1の制御線群に接続し、M列毎に分割する第2
群のMOSスイッチのゲートを第2の制御線群に接続
し、直流試験モードのときに制御回路により第1と第2
の制御線群に供給するスイッチ制御信号を形成して列毎
に同時にM個の回路ブロックに対して直流試験モードを
行い、基準値より越えないときには、上記M個単位での
試験を行い、基準値を越えたときにM個の中から1つの
回路ブロックを選ぶようにする。
[0007] The outline of another typical invention disclosed in the present application will be briefly described as follows. The CMOS integrated circuit is divided into a plurality of circuit blocks each having N rows and M columns, and a power supply line and a power supply terminal are provided corresponding to each of the circuit blocks, and the power supply is provided between the adjacent circuit blocks. A MOS switch for connecting the supply lines to each other is provided, and a gate of a first group of MOS switches, which is divided into N rows among the MOS switches, is connected to a first control line group, and a second group is divided into M columns.
The gates of the group of MOS switches are connected to a second control line group, and the first and second control lines are controlled by the control circuit in a DC test mode.
A switch control signal to be supplied to the group of control lines is formed, and a DC test mode is simultaneously performed for each of the M circuit blocks for each column. When the value is exceeded, one circuit block is selected from the M blocks.

【0008】[0008]

【発明の実施の形態】図1には、本発明に係るCMOS
集積回路装置の電源供給線の一実施例を説明するための
概略ブロック図が示されている。この実施例では、特に
制限されないが、1つの半導体基板1に形成される回路
を9個のブロックに分割し、それぞれの各ブロックに対
して電源供給端子4及び電源供給線5が設けられる。そ
して、前記のように直流リーク試験を行いつつ、通常の
動作時の電源インーピーダンスを低くするために、各回
路ブロックの電源供給線5は、互いに隣接するものとス
イッチMOSFET2によって相互に接続される。
FIG. 1 shows a CMOS according to the present invention.
FIG. 1 is a schematic block diagram for explaining an embodiment of a power supply line of an integrated circuit device. In this embodiment, although not particularly limited, a circuit formed on one semiconductor substrate 1 is divided into nine blocks, and a power supply terminal 4 and a power supply line 5 are provided for each block. In order to reduce the power impedance during normal operation while performing the DC leakage test as described above, the power supply lines 5 of each circuit block are connected to each other adjacent to each other by the switch MOSFET 2. .

【0009】上記のようなスイッチMOSFET2を設
けることにより、かかるスイッチMOSFETがオン状
態にされた状態でみると、1つの半導体基板1において
は電源供給線5が網目状に形成されることになる。上記
スイッチMOSFET2のゲートは、特に制限されない
が、制御線7─1と7−2に対して共通に接続される。
つまり、横方向に並んで配置されるスイッチMOSFE
T2のゲートは、上記制御線7−1に代表される制御線
に接続され、縦方向に並んで配置されるスイッチMOS
FET2のゲートは、上記制御線7─2に代表される制
御線に接続される。これらの制御線7−1、7─2は、
直流リーク試験時と通常動作時に応じて上記スイッチM
OSFET2のスイッチ制御を行う制御回路6により形
成された制御信号が共通に供給される。
By providing the switch MOSFET 2 as described above, when the switch MOSFET is turned on, the power supply lines 5 are formed in a mesh on one semiconductor substrate 1. Although not particularly limited, the gate of the switch MOSFET 2 is commonly connected to the control lines 7 # 1 and 7-2.
That is, the switches MOSFE arranged side by side in the horizontal direction
The gate of T2 is connected to a control line represented by the control line 7-1, and is connected to a switch MOS arranged in the vertical direction.
The gate of the FET2 is connected to a control line represented by the control line 7 # 2. These control lines 7-1 and 7 # 2 are:
The switch M according to the DC leakage test and the normal operation
A control signal generated by a control circuit 6 that performs switch control of the OSFET 2 is commonly supplied.

【0010】上記制御回路6は、特に制限されないが、
直流試験モードのときには、適当な制御端子から供給さ
れる制御信号に応答して、上記スイッチMOSFET2
をオフ状態にさせるような制御信号を形成して、上記制
御線7−1,7−2等に供給する。この結果、上記の試
験モードのときには上記スイッチMOSFET2が全て
オフ状態にされる。それ故、個々の回路ブロックに対応
して電源供給線5が分離される。このため、例えばリー
ク試験が行われる回路ブロック8についてみると、スイ
ッチMOSFET2がオフ状態であるため、それに対応
した電源端子4に流れるリーク電流は、かかる回路ブロ
ック8において発生したもののみとなり、電源供給線の
短絡による短絡電流との区別が可能となり、かかる直流
試験を行うようにすることができる。以下、同様に残り
8個の回路ブロックにおいても、上記同様に回路ブロッ
ク単位での直流リーク電流Iddqの測定を行うように
することができる。
Although the control circuit 6 is not particularly limited,
In the DC test mode, the switch MOSFET 2 responds to a control signal supplied from an appropriate control terminal.
Is formed and supplied to the control lines 7-1 and 7-2 and the like. As a result, in the test mode, all the switch MOSFETs 2 are turned off. Therefore, power supply lines 5 are separated corresponding to individual circuit blocks. For this reason, for example, in the circuit block 8 where the leak test is performed, the switch MOSFET 2 is in the off state, and therefore, the leak current flowing to the corresponding power supply terminal 4 is only that generated in the circuit block 8, and the power supply It is possible to distinguish the short-circuit current from the short-circuit current due to the short-circuit of the wire, and it is possible to perform such a DC test. Hereinafter, similarly, in the remaining eight circuit blocks, the DC leak current Iddq can be measured in circuit block units as described above.

【0011】制御回路6は、通常の動作モードのときに
は上記MOSFET2をオン状態にさせる制御信号を形
成し、制御線7−1、7─2等に供給する。これにより
全てのスイッチMOSFET2がオン状態となり、電源
供給線5は回路ブロック間で互いに接続された状態にさ
れる。このため、各回路ブロックにおいて、それに対応
する電源供給端子4に対して遠端部に設けられた回路に
おいては、上記スイッチMOSFET2を介してそれと
隣接する他の回路ブロックの電源供給端子4からの電流
供給も行われることとなり、電源インピーダンスの大幅
な低減が可能になる。つまり、上記MOSFET2のオ
ン抵抗を無視し、単純化して考えてみるならば、2つの
回路ブロックからほぼ同じ電源供給線で動作電圧が供給
される構成では、電源インピーダンスは半分に低下し、
3つの回路ブロックから供給されるならば1/3に低下
し、4つの回路ブロックから供給されるならば1/4に
低下する。
The control circuit 6 forms a control signal for turning on the MOSFET 2 in the normal operation mode, and supplies the control signal to the control lines 7-1, 7 # 2 and the like. As a result, all the switch MOSFETs 2 are turned on, and the power supply lines 5 are connected to each other between the circuit blocks. For this reason, in each circuit block, in a circuit provided at the far end with respect to the corresponding power supply terminal 4, the current from the power supply terminal 4 of another circuit block adjacent thereto via the switch MOSFET 2 Supply is also performed, and the power supply impedance can be significantly reduced. In other words, ignoring the on-resistance of the MOSFET 2 and simplification, in a configuration in which the operating voltage is supplied from two circuit blocks through almost the same power supply line, the power supply impedance is reduced by half.
If it is supplied from three circuit blocks, it is reduced to 1 /, and if it is supplied from four circuit blocks, it is reduced to 4.

【0012】上記のように網目状に電源供給線5が相互
に接続された状態では、各回路ブロックのどの位置に設
けられたゲート回路等の単位回路における電源インピー
ダンスは、上記網目状の電源供給線によって全体的に均
一の低電源インピーダンスにされる。それ故、CMOS
ゲート回路等において、入力信号のレベルが変化したと
き、それに応じて出力信号が変化するときに流れる貫通
電流や負荷容量のチャージアップ電流に対応した電流供
給が充分に行われて、電源供給線5に発生するノイズレ
ベルを小さく抑えることができ、上記CMOSゲート回
路等の動作の安定化を図ることができる。
In the state where the power supply lines 5 are connected to each other in a mesh pattern as described above, the power supply impedance in a unit circuit such as a gate circuit provided at any position in each circuit block depends on the power supply line in the mesh form. The lines provide a generally uniform low power supply impedance. Therefore, CMOS
In a gate circuit or the like, when the level of the input signal changes, the current supply corresponding to the through current flowing when the output signal changes and the charge-up current of the load capacitance is sufficiently performed. Can be suppressed to a low level, and the operation of the CMOS gate circuit and the like can be stabilized.

【0013】CMOS集積回路装置における上記リーク
電流のプロセスバラツキは比較的大きい。つまり、上記
のように回路ブロックを分割した場合、必然的にプロセ
スバラツキのワーストケースを想定して回路ブロックの
大きさを決める必要がある。このようなワーストケース
に対して、平均的なリーク電流値は大幅に小さい。そこ
で、本願発明者等においては試験時間の短縮化のために
複数の回路ブロック単位で試験を行い、かかる回路ブロ
ック単位でリーク電流が基準値を越えた場合に限って回
路ブロックを個別に試験することを考えた。
The process variation of the leak current in the CMOS integrated circuit device is relatively large. That is, when the circuit block is divided as described above, it is necessary to determine the size of the circuit block in consideration of the worst case of the process variation. For such a worst case, the average leakage current value is much smaller. Therefore, the inventors of the present invention perform a test in a plurality of circuit blocks in order to shorten the test time, and individually test the circuit blocks only when the leak current exceeds a reference value in such a circuit block. I thought that.

【0014】図2には、この発明に係るCMOS集積回
路装置の電源供給線とその試験方法を説明するための他
の一実施例の概略ブロック図が示されている。この実施
例では、上記のように試験の効率化のために、特に制限
されないが、半導体基板1に分割して形成される回路ブ
ロックが3行、3列のように分けられる。そして、回路
ブロックを行単位で分割するスイッチMOSFETのゲ
ートには、横方向に並んで配列されるスイッチMOSF
ET2のゲートがそれぞれ制御線7−1a,7−1bに
接続される。回路ブロックを列単位で分割するスイッチ
MOSFETのゲートには、縦方向に並んで配列される
スイッチMOSFET2のゲートがそれぞれ制御線7−
2a,7−2bに接続される。
FIG. 2 is a schematic block diagram of another embodiment for explaining a power supply line of a CMOS integrated circuit device according to the present invention and a test method thereof. In this embodiment, although there is no particular limitation for improving the efficiency of the test as described above, the circuit blocks formed by dividing the semiconductor substrate 1 are divided into three rows and three columns. The gates of the switch MOSFETs that divide the circuit block on a row-by-row basis have switch MOSFs arranged side by side in the horizontal direction.
The gates of ET2 are connected to control lines 7-1a and 7-1b, respectively. The gates of the switch MOSFETs 2 that are arranged in the vertical direction are connected to the gates of the switch MOSFETs that divide the circuit block in units of columns.
2a and 7-2b.

【0015】上記のような合計4本の制御線7−1aな
いし7−2bは、それぞれ行単位あるいは列単位での回
路ブロックの分離を行うようにするために、制御回路6
において4通りの制御信号が形成されてそれぞれに供給
される。これにより、例えば、試験動作モードのときに
制御回路6において、列方向に延長される制御線7−2
aと制御線7−2bとに供給される制御信号をスイッチ
MOSFET2のオフレベルにし、行方向に延長される
制御線7−1aと7─bをスイッチMOSFET2のオ
ンレベルにする。
A total of four control lines 7-1a to 7-2b as described above are connected to the control circuit 6 in order to separate circuit blocks in units of rows or columns.
, Four control signals are formed and supplied to each of them. Thus, for example, in the test operation mode, the control circuit 6 controls the control line 7-2 extended in the column direction.
a, and the control signal supplied to the control line 7-2b is set to the off level of the switch MOSFET2, and the control lines 7-1a and 7 # b extending in the row direction are set to the on level of the switch MOSFET2.

【0016】上記の状態では、回路ブロック群8’のよ
うに列方向に配列された3個の回路ブロックのみの電源
供給線5は互いに接続され、3個の回路ブロックを纏め
てリーク電流試験が可能になる。このような3つの回路
ブロック毎でのリーク電流の試験に合格したものは、必
然的に単位の回路ブロックでのリーク試験でも合格する
ものであるから、次の列の3個の回路ブロックでの試験
に移行する。上記回路ブロック群8’において、上記の
ようなワーストケースに相当する回路ブロックが存在す
る場合には、リーク電流値は基準値以上にされる。この
ときには、制御線7−1aと7─1bをスイッチMOS
FET2のオフレベルにし、上記図1の実施例と同様に
個別の回路ブロック毎にリーク試験を行うようにする。
In the above state, the power supply lines 5 of only the three circuit blocks arranged in the column direction as in the circuit block group 8 'are connected to each other, and the three circuit blocks are collectively subjected to the leak current test. Will be possible. Those that passed the leak current test for each of the three circuit blocks inevitably passed the leak test for the unit circuit block. Move to test. When a circuit block corresponding to the worst case as described above exists in the circuit block group 8 ', the leak current value is set to a reference value or more. At this time, control lines 7-1a and 7-1b are connected to switch MOS.
The FET 2 is turned off, and a leak test is performed for each individual circuit block as in the embodiment of FIG.

【0017】リーク電流の分布は、平均的なものが最も
多く上記ワーストケースに相当するものは全体の数%程
度に満たないと考えられる。。したがって、全体の試験
回数でみると上記のような複数回路ブロック毎での1次
試験を行うようにすることにより、大半のCMOS集積
回路装置おいては、上記一次試験のみの3回程度で済む
ものとなり、大幅な試験時間の短縮化が期待できるもの
となる。
It is considered that the distribution of the leak current is the average and the one corresponding to the worst case is less than about several percent of the whole. . Therefore, in terms of the total number of tests, by performing the primary test for each of the plurality of circuit blocks as described above, in most CMOS integrated circuit devices, only the primary test is required to be performed three times. Thus, a significant reduction in test time can be expected.

【0018】図3には、図1と図2の実施例に用いられ
るスイッチMOSFET2の具体的回路図が示されてい
る。この実施例では、スイッチMOSFET2として、
Nチャンネル型MOSFETQ1と、Pチャンネル型M
OSFETQ2とが並列接続されてなるCMOSスイッ
チが用いられる。このCMOSスイッチは、1つの回路
ブロックに対応した電源供給線5Aと、他の回路ブロッ
クに対応した電源供給線5Bとの間に設けられる。上記
Nチャンネル型MOSFETQ1のゲートには、上記制
御線7−1からの制御信号が供給され、このMOSFE
TQ1に対してPチャンネル型MOSFETQ2も同時
にオン状態/オフ状態にするために、インバータ回路I
Vを介して上記制御線7−1の制御信号が反転してPチ
ャンネル型MOSFETQ2のゲートに供給される。
FIG. 3 shows a specific circuit diagram of the switch MOSFET 2 used in the embodiment shown in FIGS. In this embodiment, as the switch MOSFET 2,
N-channel MOSFET Q1 and P-channel M
A CMOS switch in which OSFET Q2 is connected in parallel is used. This CMOS switch is provided between a power supply line 5A corresponding to one circuit block and a power supply line 5B corresponding to another circuit block. A control signal from the control line 7-1 is supplied to the gate of the N-channel MOSFET Q1.
In order to simultaneously turn on / off the P-channel MOSFET Q2 with respect to TQ1, an inverter circuit I
The control signal of the control line 7-1 is inverted via V and supplied to the gate of the P-channel MOSFET Q2.

【0019】上記制御線7−1のレベルが電源電圧のよ
うなハイレベルなら、Nチャンネル型MOSFETQ1
がオン状態にされ、上記インバータ回路IVの出力信号
がロウレベルにされるめたにPチャンネル型MOSFE
TQ2もオン状態にされる。逆に、上記制御線7−1の
レベルが回路の接地電位のようなロウレベルなら、Nチ
ャンネル型MOSFETQ1がオフ状態にされ、上記イ
ンバータ回路IVの出力信号がハイレベルにされるめた
にPチャンネル型MOSFETQ2もオフ状態にされ
る。この実施例の半導体集積回路装置は、上記のような
CMOS回路を前提としているので、スイッチMOSF
ETも上記のようなCMOS回路で構成するこに格別の
問題はなく、それにより電源供給線間を低いオン抵抗値
で接続することができるものとなる。
If the level of the control line 7-1 is a high level such as a power supply voltage, the N-channel MOSFET Q1
Is turned on, and the output signal of the inverter circuit IV is set to the low level.
TQ2 is also turned on. Conversely, if the level of the control line 7-1 is a low level such as the ground potential of the circuit, the N-channel MOSFET Q1 is turned off, and the output signal of the inverter circuit IV is set to the high level. The type MOSFET Q2 is also turned off. Since the semiconductor integrated circuit device of this embodiment is based on the above-described CMOS circuit, the switch MOSF
The ET also has no particular problem in being constituted by the CMOS circuit as described above, whereby the power supply lines can be connected with a low on-resistance value.

【0020】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) CMOS集積回路を複数の回路ブロックに分割
して、それぞれ対応して電源供給線及び電源供給端子を
設けるとともに、上記隣接する回路ブロック間で上記電
源供給線を相互に接続するMOSスイッチ及びそのスイ
ッチ制御を行う制御回路を設けて、直流試験モードのと
きに上記制御回路により上記MOSスイッチをオフ状態
にして特定の回路ブロックの電源供給線をそれと隣接す
る他の回路ブロックの電源供給線と分離させることよ
り、リーク電流試験を可能にしつつ、通常動作時には上
記スイッチMOSFETのオン状態により電源インピー
ダンスを低くして動作の安定化を図ることができるとい
う効果が得られる。
The functions and effects obtained from the above embodiment are as follows. That is, (1) a CMOS integrated circuit is divided into a plurality of circuit blocks, a power supply line and a power supply terminal are provided correspondingly, and a MOS for interconnecting the power supply lines between the adjacent circuit blocks is provided. A switch and a control circuit for controlling the switch are provided. In the DC test mode, the MOS switch is turned off by the control circuit so that a power supply line of a specific circuit block is supplied to another circuit block adjacent thereto. By separating from the line, an effect is obtained that the power supply impedance can be lowered by the ON state of the switch MOSFET during normal operation to stabilize the operation while enabling the leak current test.

【0021】(2) 上記複数からなる回路ブロック
を、N行とM列からなる複数に分割し、上記制御回路
は、N行毎に分割する第1の制御線群と、上記M列毎に
分割する第2の制御線群とを有し、上記行毎に分割する
MOSスイッチと列毎に分割するMOSスイッチのゲー
トにそれぞれ共通に対応する制御信号を供給することに
より、複数ブロック単位での試験もできるから試験を効
率化することができるという効果が得られる。
(2) The plurality of circuit blocks are divided into a plurality of N rows and M columns, and the control circuit includes: a first control line group divided every N rows; A second control line group to be divided, and a control signal corresponding to each of the gates of the MOS switch divided for each row and the gate of the MOS switch divided for each column. Since the test can be performed, the effect that the test can be made more efficient is obtained.

【0022】(3) 上記スイッチとしてNチャンネル
型MOSFETとPチャンネル型MOSFETとを並列
接続してなるCMOSスイッチを用いることにより、電
源供給線間を低いオン抵抗でしかもレベル損失なく接続
されることができるという効果が得られる。
(3) By using a CMOS switch in which an N-channel MOSFET and a P-channel MOSFET are connected in parallel as the switch, the power supply lines can be connected with low on-resistance and without level loss. The effect that it can be obtained is obtained.

【0023】(4) CMOS集積回路をN行とM列か
らなる複数に分割されてなる回路ブロックに分割し、こ
れら回路ブロックにそれぞれ対応して電源供給線及び電
源供給端子を設け、上記隣接する回路ブロック間で上記
電源供給線を相互に接続するMOSスイッチを設け、上
記MOSスイッチのうちN行毎に分割する第1群のMO
Sスイッチのゲートを第1の制御線群に接続し、M列毎
に分割する第2群のMOSスイッチのゲートを第2の制
御線群に接続し、直流試験モードのときに制御回路によ
り第1と第2の制御線群に供給するスイッチ制御信号を
形成して列毎に同時にM個の回路ブロックに対して直流
試験モードを行い、基準値より越えないときには、上記
M個単位での試験を行い、基準値を越えたときにM個の
中から1つの回路ブロックを選ぶようにすることによ
り、試験時間の短縮化を図ることができるという効果が
得られる。
(4) The CMOS integrated circuit is divided into a plurality of circuit blocks each of which is divided into N rows and M columns, and a power supply line and a power supply terminal are provided for each of these circuit blocks. A MOS switch for connecting the power supply lines to each other between circuit blocks is provided, and a first group of MOs of the MOS switch divided into N rows.
The gate of the S switch is connected to the first control line group, and the gate of the second group of MOS switches that are divided for each M columns is connected to the second control line group. A switch control signal to be supplied to the first and second control line groups is formed, and a DC test mode is simultaneously performed for each of the M circuit blocks for each column. And when one circuit block is selected from the M blocks when the reference value is exceeded, the test time can be shortened.

【0024】以上本発明者によりなされた発明を実施例
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。MOSスイ
ッチは、Pチャンネル型MOSFET又はNチャンネル
型MOSFETのみから構成されてもよい。Nチャンネ
ル型MOSFETを用い、かつ動作電圧が正の電圧のと
きには、チャージポンプ回路を設け、制御線に供給され
る制御電圧のハイレベルを電源電圧に対してそのしきい
値電圧以上に高くしてNチャンネル型MOSFETをオ
ン状態にすればよい。スイッチMOSFETを制御する
制御回路6は、外部端子又は試験用パッドのみから構成
されてもよい。つまり、試験動作のときにかかる外部端
子又は試験用バッドから直接的に上記スイッチMOSF
ETのオンレベル/オフレベルを供給するようにしても
よい。
Although the invention made by the inventor has been specifically described based on the embodiment, the invention of the present application is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say. The MOS switch may be composed of only a P-channel MOSFET or an N-channel MOSFET. When an N-channel MOSFET is used and the operating voltage is a positive voltage, a charge pump circuit is provided to raise the high level of the control voltage supplied to the control line to a level higher than the threshold voltage of the power supply voltage. The N-channel MOSFET may be turned on. The control circuit 6 for controlling the switch MOSFET may be composed of only external terminals or test pads. That is, the switch MOSF is directly supplied from the external terminal or the test pad for the test operation.
The ET on / off level may be supplied.

【0025】回路ブロックは、一定の幾何学的な大きさ
に決められる必要はない。例えば、CMOS集積回路装
置が、演算回路、メモリ回路、A/D変換回路やD/A
変換回路、入出力インターフェイス回路、信号変換回路
等の機能ブロック毎に分けられている場合、上記1又は
複数の機能単位で回路ブロックを構成して電源供給線を
分割するようにすればよい。それ故、複数の回路ブロッ
クは、常に行、列のように規則的に分割される必要はな
く、その回路構成に応じて適宜に分割されるものであ
る。この発明は、CMOS集積回路装置と試験方法に広
く利用できるものである。
The circuit blocks need not be sized to a constant geometric size. For example, a CMOS integrated circuit device is used for an arithmetic circuit, a memory circuit, an A / D conversion circuit, a D / A
When the power supply line is divided into functional blocks such as a conversion circuit, an input / output interface circuit, and a signal conversion circuit, the power supply line may be divided by configuring a circuit block with one or a plurality of functional units. Therefore, the plurality of circuit blocks need not always be regularly divided like rows and columns, but are appropriately divided according to the circuit configuration. The present invention can be widely used for a CMOS integrated circuit device and a test method.

【0026】[0026]

【発明の効果】本願によって開示される発明のうち代表
的なものによって得られる効果を簡単に説明をすれば、
下記の通りである。すなわち、CMOS集積回路を複数
の回路ブロックに分割して、それぞれ対応して電源供給
線及び電源供給端子を設けるとともに、上記隣接する回
路ブロック間で上記電源供給線を相互に接続するMOS
スイッチ及びそのスイッチ制御を行う制御回路を設け
て、直流試験モードのときに上記制御回路により上記M
OSスイッチをオフ状態にして特定の回路ブロックの電
源供給線をそれと隣接する他の回路ブロックの電源供給
線と分離させることより、リーク電流試験を可能にしつ
つ、通常動作時には上記スイッチMOSFETのオン状
態により電源インピーダンスを低くして動作の安定化を
図ることができる。
Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described.
It is as follows. That is, a CMOS integrated circuit is divided into a plurality of circuit blocks, a power supply line and a power supply terminal are provided corresponding to each of the plurality of circuit blocks, and the power supply lines are connected to each other between the adjacent circuit blocks.
A switch and a control circuit for controlling the switch are provided.
By turning off the OS switch and separating a power supply line of a specific circuit block from a power supply line of another circuit block adjacent thereto, a leak current test can be performed and the switch MOSFET is turned on during normal operation. Accordingly, the power supply impedance can be lowered and the operation can be stabilized.

【0027】CMOS集積回路をN行とM列からなる複
数に分割されてなる回路ブロックに分割し、これら回路
ブロックにそれぞれ対応して電源供給線及び電源供給端
子を設け、上記隣接する回路ブロック間で上記電源供給
線を相互に接続するMOSスイッチを設け、上記MOS
スイッチのうちN行毎に分割する第1群のMOSスイッ
チのゲートを第1の制御線群に接続し、M列毎に分割す
る第2群のMOSスイッチのゲートを第2の制御線群に
接続し、直流試験モードのときに制御回路により第1と
第2の制御線群に供給するスイッチ制御信号を形成して
列毎に同時にM個の回路ブロックに対して直流試験モー
ドを行い、基準値より越えないときには、上記M個単位
での試験を行い、基準値を越えたときにM個の中から1
つの回路ブロックを選ぶようにすることにより、試験時
間の短縮化を図ることができる。
The CMOS integrated circuit is divided into a plurality of circuit blocks each having N rows and M columns, and a power supply line and a power supply terminal are provided corresponding to each of the circuit blocks. And a MOS switch for connecting the power supply lines to each other is provided.
The gates of the first group of MOS switches that are divided for every N rows of the switches are connected to the first control line group, and the gates of the second group of MOS switches that are divided for each of the M columns are connected to the second control line group. Connected, a control circuit forms a switch control signal to be supplied to the first and second control line groups in the DC test mode, and performs a DC test mode on M circuit blocks simultaneously for each column; When the value does not exceed the value, the test is performed in M units.
By selecting one circuit block, the test time can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係るCMOS集積回路装置の電源供
給線の一実施例を示す概略ブロック図である。
FIG. 1 is a schematic block diagram showing one embodiment of a power supply line of a CMOS integrated circuit device according to the present invention.

【図2】この発明に係るCMOS集積回路装置の電源供
給線の他の一実施例と試験方法を説明するための概略ブ
ロック図である。
FIG. 2 is a schematic block diagram for explaining another embodiment and a test method of a power supply line of the CMOS integrated circuit device according to the present invention.

【図3】この発明に係るCMOS集積回路装置に用いら
れるスイッチの一実施例を示す回路図である。
FIG. 3 is a circuit diagram showing an embodiment of a switch used in the CMOS integrated circuit device according to the present invention.

【符号の説明】[Explanation of symbols]

1…半導体基板、2・・スイッチMOSFET、4…電
源供給端子、5…電源供給線、6…制御回路、7─1a
〜7−2b…制御線、8…回路ブロック、8’…回路ブ
ロック群。
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Switch MOSFET, 4 ... Power supply terminal, 5 ... Power supply line, 6 ... Control circuit, 7 # 1a
7-2b: control line, 8: circuit block, 8 ': circuit block group.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 複数に分割されてなる回路ブロックと、 上記回路ブロックにそれぞれ対応して設けられた電源供
給線及び電源供給端子と、 上記隣接する回路ブロック間で上記電源供給線を相互に
接続するMOSスイッチと、 上記MOSスイッチのスイッチ制御を行う制御回路を備
え、 上記制御回路は、直流試験モードのときに特定の1ない
し複数の回路ブロックの電源供給線をそれと隣接する他
の回路ブロックの電源供給線とを分離させるよう上記M
OSスイッチをオフ状態にし、通常動作モードのときに
は上記MOSスイッチをオン状態にさせてなることを特
徴とするCMOS集積回路装置。
A plurality of divided circuit blocks; a power supply line and a power supply terminal provided corresponding to each of the circuit blocks; and a power supply line interconnected between the adjacent circuit blocks. And a control circuit for performing switch control of the MOS switch. In the DC test mode, the control circuit connects a power supply line of one or more specific circuit blocks to another circuit block adjacent thereto. The above M
A CMOS integrated circuit device, wherein the OS switch is turned off and the MOS switch is turned on in a normal operation mode.
【請求項2】 上記複数からなる回路ブロックは、N行
とM列からなる複数に分割されてなり、 上記制御回路は、N行毎に分割する第1の制御線群と、
上記M列毎に分割する第2の制御線群とを有し、上記行
毎に分割するMOSスイッチと列毎に分割するMOSス
イッチのゲートにそれぞれ共通に対応する制御信号を供
給するものであることを特徴とする請求項1のCMOS
集積回路装置。
2. The control circuit according to claim 1, wherein the plurality of circuit blocks are divided into a plurality of N rows and M columns, and the control circuit includes: a first control line group divided every N rows;
A second control line group divided for each of the M columns, and a control signal corresponding to each of the gates of the MOS switch divided for each row and the gate of the MOS switch divided for each column; 2. The CMOS according to claim 1, wherein
Integrated circuit device.
【請求項3】 上記スイッチは、Nチャンネル型MOS
FETとPチャンネル型MOSFETとが並列接続され
てなるCMOSスイッチにより構成されるものであるこ
とを特徴とする請求項1又は請求項2のCMOS集積回
路装置。
3. The switch is an N-channel MOS.
3. The CMOS integrated circuit device according to claim 1, wherein the CMOS integrated circuit device comprises a CMOS switch in which an FET and a P-channel type MOSFET are connected in parallel.
【請求項4】 N行とM列からなる複数に分割されてな
る回路ブロックと、 上記回路ブロックにそれぞれ対応して設けられた電源供
給線及び電源供給端子と、 上記隣接する回路ブロック間で上記電源供給線を相互に
接続するMOSスイッチと、 上記N行毎に分割する第1群のMOSスイッチのゲート
が共通に接続されなる第1の制御線群と、 上記M列毎に分割する第2群のMOSスイッチのゲート
が共通に接続されてなる第2の制御線群とを有し、 上記第1と第2の制御線群に供給するスイッチ制御信号
を形成する制御回路を備えてなるCMOS集積回路装置
のリーク電流試験方法であって、 直流試験モードのときに上記制御回路により、上記第1
の制御線群に供給される制御信号により上記列毎に同時
にM個の回路ブロックに対して複数の回路ブロックの電
源供給線を接続させた状態でリーク電流の試験を行い、 リーク電流が基準値を越えたときには上記第2の制御線
群に供給される制御信号によりM個の中から1つの回路
ブロックを選ぶように上記第2群のMOSスイッチを選
択的にオフ状態に上記リーク電流試験を行うようにし、 リーク電流が基準値を越えないときには上記第1の制御
線群に供給される制御信号制御信号により次列に対応し
たM個の回路ブロックの試験に移行してなることを特徴
とするCMOS集積回路装置の試験方法。
4. A circuit block divided into a plurality of N rows and M columns, a power supply line and a power supply terminal provided corresponding to each of the circuit blocks, and A MOS switch for connecting the power supply lines to each other; a first control line group for connecting the gates of the first group of MOS switches for every N rows in common; and a second control line for each of the M columns A second control line group in which the gates of a group of MOS switches are connected in common; and a control circuit for forming a switch control signal to be supplied to the first and second control line groups. A method for testing a leakage current of an integrated circuit device, comprising:
A leakage current test is performed in a state where the power supply lines of a plurality of circuit blocks are connected to the M circuit blocks in each of the columns at the same time according to the control signal supplied to the control line group. Is exceeded, the MOS switches of the second group are selectively turned off so that one circuit block is selected from M by a control signal supplied to the second control line group, and the leakage current test is performed. And when the leak current does not exceed the reference value, the process shifts to a test of M circuit blocks corresponding to the next column by a control signal control signal supplied to the first control line group. Of testing a CMOS integrated circuit device.
JP9055545A 1997-02-24 1997-02-24 Cmos integrated circuit device and testing method Pending JPH10242397A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9055545A JPH10242397A (en) 1997-02-24 1997-02-24 Cmos integrated circuit device and testing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9055545A JPH10242397A (en) 1997-02-24 1997-02-24 Cmos integrated circuit device and testing method

Publications (1)

Publication Number Publication Date
JPH10242397A true JPH10242397A (en) 1998-09-11

Family

ID=13001691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9055545A Pending JPH10242397A (en) 1997-02-24 1997-02-24 Cmos integrated circuit device and testing method

Country Status (1)

Country Link
JP (1) JPH10242397A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008023528A1 (en) * 2006-08-22 2008-02-28 Panasonic Corporation Semiconductor integrated circuit and evaluation circuit for semiconductor integrated circuit
JP2009266877A (en) * 2008-04-22 2009-11-12 Toppan Printing Co Ltd Circuit and method of evaluating semiconductor
JP2010107507A (en) * 2008-10-30 2010-05-13 Advantest Corp Test equipment, testing method, and program

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008023528A1 (en) * 2006-08-22 2008-02-28 Panasonic Corporation Semiconductor integrated circuit and evaluation circuit for semiconductor integrated circuit
JP2009266877A (en) * 2008-04-22 2009-11-12 Toppan Printing Co Ltd Circuit and method of evaluating semiconductor
JP2010107507A (en) * 2008-10-30 2010-05-13 Advantest Corp Test equipment, testing method, and program

Similar Documents

Publication Publication Date Title
US9059696B1 (en) Interposer with programmable power gating granularity
KR100780750B1 (en) Power Network Using Standard Cell and Power Gating Cell, and Semiconductor Device Using a Power Network
JP2594988B2 (en) Wiring design method for operating potential supply wiring of semiconductor integrated circuit device
JP4510370B2 (en) Semiconductor integrated circuit device
CN107508593B (en) Semiconductor structure with back gate switching
JPH10242397A (en) Cmos integrated circuit device and testing method
US20080211568A1 (en) MuGFET POWER SWITCH
KR100594142B1 (en) Low power semiconductor chip with separated power ring and manufacturing and control method
JPS63126263A (en) Semiconductor integrated circuit device
US9846192B2 (en) Switched probe contact
US7456656B2 (en) Semiconductor device and method of manufacturing the same
KR100226084B1 (en) Semiconductor device
US20050097496A1 (en) High-speed and low-power logical unit
KR20000003218A (en) Semiconductor device sharing dc pad for test
KR19980079451A (en) Clock Driver Circuits and Semiconductor Integrated Circuit Devices
JPH023279A (en) Standard cell of complementary mis master slice lsi
JP3863267B2 (en) Semiconductor integrated circuit, macro cell, basic cell and transistor array
JP3698852B2 (en) Semiconductor integrated circuit
JP2648091B2 (en) Input circuit
JPS62150600A (en) Memory device
JPH0879048A (en) Output buffer
JP2872253B2 (en) Semiconductor integrated circuit device
US6380795B1 (en) Semiconductor integrated circuit
JP3316387B2 (en) Semiconductor integrated circuit
JP2926985B2 (en) Master slice semiconductor integrated circuit