JP3698852B2

JP3698852B2 - Semiconductor integrated circuit

Info

Publication number: JP3698852B2
Application number: JP05817097A
Authority: JP
Inventors: 敏行伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 2005-09-21
Anticipated expiration: 2017-03-12
Also published as: JPH10256487A

Description

【０００１】
【発明の属する技術分野】
本発明は、金属配線を施すことによって所望の回路を形成するように予め用意されたマスターウェハ上に形成された半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、マスタースライス型ゲートアレイなどのセミカスタム型の半導体集積回路は、単一電源での動作が保証されているものの、多系統の電源を備えたシステムに対応できるように構成されておらず、その開発が望まれていた。
【０００３】
これに対し、例えば、特開平３−１２３０５８号公報には、入出力バッファセルにおいて、隣接する入出力バッファ同士のウェルを分離させる構造が開示されている。これによれば、異なる電源電圧で動作する入出力バッファをゲートアレイチップの同一辺に配置することができる。それゆえ、多系統の電源で入出力バッファを動作させることが可能になる。
【０００４】
【発明が解決しようとする課題】
ところが、上記の構成では、入出力バッファを多系統の電源で動作させることができるものの、内部セルを多系統の電源で動作させることができない。例えば、内部セルが電源電圧Ｖ_DD3で動作する場合、この内部セルと電源電圧Ｖ_DD1または電源電圧Ｖ_DD2（Ｖ_DD3＜Ｖ_DD2＜Ｖ_DD1）で動作する外部の回路とを接続する場合、それぞれの電源系統で動作する回路間にインターフェースとして電圧レベル変換回路（レベルシフタ）のような回路が必要になる。しかしながら、従来、このようなレベルシフタは、異なる電源電圧で動作する回路ブロックを同一の内部セルに形成することができないため、外付けの回路として提供されていた。
【０００５】
このため、部品点数が多くなり、システムの総コストが高くなるという問題があった。本発明は、上記の事情に鑑みてなされたものであって、異なる電源系統間のインターフェースを半導体集積回路内に形成することを目的としている。
【０００６】
【課題を解決するための手段】
本発明の請求項１に係る半導体集積回路は、上記の課題を解決するために、トランジスタからなる第１の基本セルを複数有する内部セルと、この内部セルの周囲に配されたトランジスタからなる第２の基本セルを複数有する入出力バッファセルとを備えたゲートアレイ型の半導体集積回路であって、隣接する上記入出力バッファセルの第２の基本セル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記内部セルの第１の基本セルを複数個並べることによって形成された、上記内部セル内のウェルが電源電圧毎に分離して形成されており、上記内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、上記入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されていることを特徴としている。
【０００７】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【０００８】
本実施の形態に係る大規模集積回路（以降、ＬＳＩと称する）は、図１に示すゲートアレイチップ４により実現される。このゲートアレイチップ４は、中央部に配置される内部セル領域５と、この内部セル領域５を取り囲むように配置される入出力バッファセル領域６とによって構成されている。
【０００９】
内部セル領域５には、それぞれ異なる電源電圧Ｖ_DD1・Ｖ_DD2・Ｖ_DD3（Ｖ_DD1＞Ｖ_DD2＞Ｖ_DD3）で動作するＶ_DD1系内部セル１、Ｖ_DD2系内部セル２およびＶ_DD3系内部セル３が内部セルとして設けられている。Ｖ_DD1系内部セル１およびＶ_DD2系内部セル２は、Ｖ_DD3系内部セル３の両側に配置されている。
【００１０】
本ＬＳＩは、Ｐ基板上に形成されており、電源電圧Ｖ_DD3を主電源電圧として動作し、接地電位ＧＮＤを共通としている。また、本ＬＳＩは、Ｖ_DD3系内部セル３とＶ_DD1系内部セル１およびＶ_DD2系内部セル２との間のインターフェースを形成するための端子（図示せず）を入出力バッファセル領域６に備えている。これに応じて、例えば、Ｖ_DD1系内部セル１に対向する部分を電源電圧Ｖ_DD1で動作させ、Ｖ_DD2系内部セル２に対向する部分を電源電圧Ｖ_DD2で動作させ、Ｖ_DD3系内部セル３に対向する部分を電源電圧Ｖ_DD3で動作させるようにする。
【００１１】
内部セル領域５においては、図２（ａ）に示す、ＰチャネルトランジスタＰＴｒおよびＮチャネルトランジスタＮＴｒからなる基本セル７が多数設けられている。ＰおよびＮチャネルトランジスタＰＴｒ・ＮＴｒは、ともにソースＳ、ドレインＤおよびゲートＧを備えている。
【００１２】
この基本セル７は、図２（ｂ）に示すように並んで配置されている。本ＬＳＩにおいては３種類の電源電圧Ｖ_DD1・Ｖ_DD2・Ｖ_DD3を使用するので、これらを基本セル７に印加するために、電源ラインＰＬ₁・ＰＬ₂・ＰＬ₃が設けられている。単一電源で本ＬＳＩを使用する場合には、電源ラインＰＬ₃のみでもよいが、電源ラインＰＬ₃のみが設けられた構成を上記のような３電源に利用する場合は、図１で交差斜線にて示す４箇所で電源ラインＰＬ₃を分断することによって電源ラインＰＬ₁・ＰＬ₂が形成される。
【００１３】
また、各ＰチャネルトランジスタＰＴｒ…のソースは、幾つかが電源ラインＰＬ₁・ＰＬ₂・ＰＬ₃に接続され、各ＮチャネルトランジスタＮＴｒ…のソースは、幾つかが接地ラインＧＬに接続されている。さらに、電源電圧Ｖ_DD1・Ｖ_DD2・Ｖ_DD3がそれぞれ与えられる各基本セル７のＰチャネルトランジスタＰＴｒは、それぞれ分離されたＮウェル１１・１２・１３に形成されている。
【００１４】
入出力バッファセル領域６には、入出力バッファセル（以降、単にバッファセルと称する）８…が所定の位置に配されている。図３に示すように、バッファセル８は、Ｐチャネル領域８ａと、Ｎチャネル領域８ｂとを有しており、Ｐチャネル領域８ａには、Ｎウェル８ｃが設けられている。また、バッファセル８は、入出力端子としてのパッド８ｄを有している。さらに、隣接するバッファセル８・８同士においては、Ｎウェル８ｃ・８ｃが互いに分離されている。
【００１５】
入出力バッファセル領域６には、接地ラインＧＬが全周にわたって配され、その内周側には、電源ラインＰＬ₁・ＰＬ₂・ＰＬ₃が配されている。電源ラインＰＬ₁・ＰＬ₂・ＰＬ₃は、それぞれＶ_DD1・Ｖ_DD2・Ｖ_DD3系内部セル１・２・３に対応するバッファセル８…が設けられる領域に配されており、それぞれ分離されている。また、内部セル領域５と入出力バッファセル領域６との間の領域には、内部セル領域５の両側にＶ_DD1・Ｖ_DD2・Ｖ_DD3系内部セル１・２・３のための電源ラインＰＬ₁・ＰＬ₂・ＰＬ₃および接地ラインＧＬが配されている。
【００１６】
本ＬＳＩでは、上記のように、隣接するバッファセル８・８同士でＮウェル８ｃ・８ｃが互いに分離されるとともに、上記各内部セル領域１・２・３において電源系統毎にＮウェル１１・１２・１３が分離されることによって、内部セル領域１・２内にレベルシフタ（電圧レベル変換回路）を形成することができる。レベルシフタは、Ｎ^-領域を共用する、図２（ｂ）に示すＰおよびＮチャネルトランジスタＰＴｒ・ＮＴｒの縦２列分を使用して構成される。
【００１７】
続いて、このようなレベルシフタについて詳細に説明する。
【００１８】
図４に示すレベルシフタ２１は、３ステートバッファセルであって、前述の基本セル７…およびバッファセル８に金属配線を施すことによって構成されるＣＭＯＳトランジスタ回路である。このレベルシフタ２１は、前述の基本セル７…である基本セル７２・７３、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５およびバッファセル８により構成されている。
【００１９】
基本セル７２・７３は、それぞれ、直列接続された、ＰおよびＮチャネルトランジスタＰＴｒ₁₂・ＮＴｒ₁₂、ＰおよびＮチャネルトランジスタＰＴｒ₁₃・ＮＴｒ₁₃によって構成されている。また、バッファセル８は、ＰおよびＮチャネルトランジスタＰＴｒ₁₁・ＮＴｒ₁₁によって構成されている。一方、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５は、前述の基本セル７…によって構成されているが、その詳細については説明の簡略化のため図示を省略する。
【００２０】
ＮチャネルトランジスタＮＴｒ₁₂のゲートには、データ信号ＤＡＴＡが入力される。ＰチャネルトランジスタＰＴｒ₁₂は、そのゲートが接地されることによってオン状態に維持される。また、ＰチャネルトランジスタＰＴｒ₁₂とＮチャネルトランジスタＮＴｒ₁₂との接続点（ノードＰ₁₁）は、インバータ２２の入力端に接続されている。
【００２１】
一方、ＮチャネルトランジスタＮＴｒ₁₃のゲートには、ローアクティブの出力制御信号／ＣＴＲが入力される。ＰチャネルトランジスタＰＴｒ₁₃は、ゲートは接地されることによってＯＮ状態に維持される。また、ＰチャネルトランジスタＰＴｒ₁₃とＮチャネルトランジスタＮＴｒ₁₃との接続点（ノードＰ₁₂）は、インバータ２３の入力端およびＮＡＮＤゲート２４の一方の入力端に接続されている。
【００２２】
ＰチャネルトランジスタＰＴｒ₁₁〜ＰＴｒ₁₃のソースには電源電圧Ｖ_DD2が印加され、ＮチャネルトランジスタＮＴｒ₁₁〜ＮＴｒ₁₃のソースは接地されている。また、ＰチャネルトランジスタＰＴｒ₁₁・ＰＴｒ₁₂のオン抵抗は、それぞれＮチャネルトランジスタＮＴｒ₁₁・ＮＴｒ₁₂のオン抵抗より大きい。さらに、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５にも電源電圧Ｖ_DD2が印加される。
【００２３】
インバータ２２の出力端は、ＮＡＮＤゲート２４の他方の入力端およびＮＯＲゲート２５の一方の入力端に接続されている。一方、インバータ２２の出力端は、ＮＯＲゲート２５の他方の入力端に接続されている。さらに、ＮＡＮＤゲート２４の出力端は、ＰチャネルトランジスタＰＴｒ₁₁のゲートに接続され、ＮＯＲゲート２５の出力端は、ＮチャネルトランジスタＮＴｒ₁₁のゲートに接続されている。そして、ＰチャネルトランジスタＰＴｒ₁₁とＮチャネルトランジスタＮＴｒ₁₁との接続点（ノードＹ₁₁）から出力信号ＯＵＴが出力されるようになっている。
【００２４】
上記のように構成されるレベルシフタ２１の動作を図５のタイミングチャートを参照して説明する。
【００２５】
接地電位ＧＮＤ（ローレベル）がＮチャネルトランジスタＮＴｒ₁₂のゲートにデータ信号ＤＡＴＡとして入力されると、ＮチャネルトランジスタＮＴｒ₁₂がオフし、ノードＰ₁₁がハイレベルになる。このとき、接地電位ＧＮＤがＮチャネルトランジスタＮＴｒ₁₃のゲートに出力制御信号／ＣＴＲとして入力されると、ＮチャネルトランジスタＮＴｒ₁₃がオフし、ノードＰ₁₂もハイレベルになる。
【００２６】
すると、インバータ２２・２３の出力がローレベルになるので、ＮＡＮＤゲート２４の出力、すなわちノードＰ₁₃がハイレベルになり、ＮＯＲゲート２５の出力、すなわちノードＰ₁₄もハイレベルになる。これによって、ＰチャネルトランジスタＰＴｒ₁₁がオフし、ＮチャネルトランジスタＮＴｒ₁₁がオンするので、ノードＹ₁₁がローレベルになる。
【００２７】
次に、出力制御信号／ＣＴＲがローレベルを維持した状態で、電源電圧Ｖ_DD3（ハイレベル）がＮチャネルトランジスタＮＴｒ₁₂のゲートにデータ信号ＤＡＴＡとして入力されると、ＮチャネルトランジスタＮＴｒ₁₂がオンし、ノードＰ₁₁がローレベルになる。すると、インバータ２２の出力がハイレベルになる一方、インバータ２３の出力がローレベルのままであるので、ノードＰ₁₃・Ｐ₁₄がともにローレベルになる。これによって、ＰチャネルトランジスタＰＴｒ₁₁がオンし、ＮチャネルトランジスタＮＴｒ₁₁がオフするので、ノードＹ₁₁がハイレベルになる。
【００２８】
さらに、データ信号ＤＡＴＡが接地電位ＧＮＤである状態で出力制御信号／ＣＴＲがハイレベルになると、ＮチャネルトランジスタＮＴｒ₁₃がオンするので、ノードＰ₁₂がローレベルになる。これによって、インバータ２３の出力がハイレベルになって、ノードＰ₁₄もローレベルになる。このとき、ＰおよびＮチャネルトランジスタＰＴｒ₁₁・ＮＴｒ₁₁がともにオフしており、ノードＹ₁₁がハイインピーダンス状態になる。
【００２９】
なお、上記のレベルシフタ２１においては、次段のトランジスタへの入力レベルを確保するため、オン抵抗Ｒ_on2・Ｒ_on3・Ｒ_onPがＲ_on2＜Ｒ_on3＜Ｒ_onPという関係を満たすように設定されている。ここで、オン抵抗Ｒ_on2は、ＮチャネルトランジスタＮＴｒ₁₂・ＮＴｒ₁₃に電源電圧Ｖ_DD2が入力されるときのオン抵抗であり、オン抵抗Ｒ_on3は、電源電圧Ｖ_DD3が入力されるときのオン抵抗である。オン抵抗Ｒ_onPは、ＰチャネルトランジスタＰＴｒ₁₂・ＰＴｒ₁₃のオン抵抗である。
【００３０】
これによって、ノードＰ₁₁・Ｐ₁₂は、Ｖ_DD2またはＧＮＤレベルに近い状態になる。そして、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５によってノードＰ₁₃・Ｐ₁₄に現れる電圧波形は、Ｖ_DD2またはＧＮＤレベルに波形整形される。したがって、ノードＹ₁₁がＶ_DD2、ＧＮＤまたはハイインピーダンス状態になる。
【００３１】
さらに、他のレベルシフタについて詳細に説明する。
【００３２】
図６に示すレベルシフタ３１は、内部バッファセルであって、前述の基本セル７…およびバッファセル８に金属配線を施すことによって構成されるＣＭＯＳトランジスタ回路である。このレベルシフタ３１は、ＰチャネルトランジスタＰＴｒ₂₁〜ＰＴｒ₂₆およびＮチャネルトランジスタＮＴｒ₂₁〜ＮＴｒ₂₄を備えている。
【００３３】
ＰおよびＮチャネルトランジスタＰＴｒ₂₂・ＮＴｒ₂₂、ＰおよびＮチャネルトランジスタＰＴｒ₂₃・ＮＴｒ₂₃、ＰおよびＮチャネルトランジスタＰＴｒ₂₄・ＮＴｒ₂₄は、それぞれ基本セル７…を構成している。また、ＰおよびＮチャネルトランジスタＰＴｒ₂₁・ＮＴｒ₂₁、は、バッファセル８を構成している。
【００３４】
ＰチャネルトランジスタＰＴｒ₂₆およびＮチャネルトランジスタＮＴｒ₂₄は、インバータ３２を構成するように直列に接続されている。ＰチャネルトランジスタＰＴｒ₂₆のソースには電源電圧Ｖ_DD3が印加され、ＮチャネルトランジスタＮＴｒ₂₄のソースは接地されている。上記のインバータ３２には、データ信号ＤＡＴＡが入力される。
【００３５】
ＰチャネルトランジスタＰＴｒ₂₁およびＮチャネルトランジスタＮＴｒ₂₁は、インバータを構成するように直列に接続されている。ＰチャネルトランジスタＰＴｒ₂₁のソースには電源電圧Ｖ_DD2が印加され、ＮチャネルトランジスタＮＴｒ₂₁のソースは接地されている。
【００３６】
ＰチャネルトランジスタＰＴｒ₂₄・ＰＴｒ₂₅およびＮチャネルトランジスタＮＴｒ₂₃は直列に接続され、ＰチャネルトランジスタＰＴｒ₂₂・ＰＴｒ₂₃およびＮチャネルトランジスタＮＴｒ₂₂は直列に接続されている。ＰチャネルトランジスタＰＴｒ₂₄・ＰＴｒ₂₂のソースには電源電圧Ｖ_DD2が印加され、ＮチャネルトランジスタＮＴｒ₂₃・ＮＴｒ₂₂のソースは接地されている。
【００３７】
ＰチャネルトランジスタＰＴｒ₂₄・ＰＴｒ₂₂は、ゲートがともに接地されることによってオン状態に維持される。ＰチャネルトランジスタＰＴｒ₂₃のゲートは、ＰチャネルトランジスタＰＴｒ₂₅とＮチャネルトランジスタＮＴｒ₂₃との接続点（ノードＰ₂₂）に接続されている。ＰチャネルトランジスタＰＴｒ₂₅のゲートは、ＰチャネルトランジスタＰＴｒ₂₃とＮチャネルトランジスタＮＴｒ₂₂との接続点（ノードＰ₂₃）に接続されている。
【００３８】
ＮチャネルトランジスタＮＴｒ₂₃のゲートは、ＰチャネルトランジスタＰＴｒ₂₆およびＮチャネルトランジスタＮＴｒ₂₄のドレイン同士の接続点（ノードＰ₂₁）に接続されている。ＮチャネルトランジスタＮＴｒ₂₂のゲートは、インバータ３２の入力端、すなわちＰおよびＮチャネルトランジスタＰＴｒ₂₆・ＮＴｒ₂₄のゲートに接続されている。ノードＰ₂₃は、前述のインバータ（バッファセル８）の入力端、すなわちＰおよびＮチャネルトランジスタＰＴｒ₂₁・ＮＴｒ₂₁のゲートに接続されている。また、ＰおよびＮチャネルトランジスタＰＴｒ₂₁・ＮＴｒ₂₁のドレイン同士の接続点（ノードＹ₂₁）から出力信号ＯＵＴが出力されるようになっている。
【００３９】
上記のように構成されるレベルシフタ３１の動作を図７のタイミングチャートを参照して説明する。
【００４０】
接地電位ＧＮＤ（ローレベル）がインバータ３２にデータ信号ＤＡＴＡとして入力されると、ノードＰ₂₁がハイレベルになる。このとき、ＮチャネルトランジスタＮＴｒ₂₃がオンし、ＮチャネルトランジスタＮＴｒ₂₂がオフするので、ノードＰ₂₂がローレベルになり、ノードＰ₂₃がハイレベルになっている。これによって、ＰチャネルトランジスタＰＴｒ₂₃がオンするとともに、ＰチャネルトランジスタＰＴｒ₂₅がオフする。したがって、ノードＹ₂₁はローレベルになる。
【００４１】
次に、電源電圧Ｖ_DD3（ハイレベル）がインバータ３２にデータ信号ＤＡＴＡとして入力されると、ノードＰ₂₁がローレベルになる。このとき、ＮチャネルトランジスタＮＴｒ₂₃がオフし、ＮチャネルトランジスタＮＴｒ₂₂がオンするので、ノードＰ₂₂がハイレベルになり、ノードＰ₂₃がローレベルになっている。これによって、ＰチャネルトランジスタＰＴｒ₂₃がオフするとともに、ＰチャネルトランジスタＰＴｒ₂₅がオンする。したがって、ノードＹ₂₁はハイレベルになる。
【００４２】
なお、上記のレベルシフタ３１においては、次段のトランジスタへの入力レベルを確保するため、オン抵抗Ｒ_on2・Ｒ_on3・Ｒ_onP1・Ｒ_onP2がＲ_on2＜Ｒ_on3＜Ｒ_onP1かつＲ_on2＜Ｒ_on3＜Ｒ_onP2という関係を満たすように設定されている。ここで、オン抵抗Ｒ_on2は、ＮチャネルトランジスタＮＴｒ₂₂・ＮＴｒ₂₃に電源電圧Ｖ_DD2が入力されるときのオン抵抗である。オン抵抗Ｒ_on3は、ＮチャネルトランジスタＮＴｒ₂₂・ＮＴｒ₂₃に電源電圧Ｖ_DD3が入力されるときのオン抵抗である。オン抵抗Ｒ_onP1は、ＰチャネルトランジスタＰＴｒ₂₂・ＰＴｒ₂₃のオン抵抗を加算したオン抵抗である。オン抵抗Ｒ_onP2は、ＰチャネルトランジスタＰＴｒ₂₄・ＰＴｒ₂₅のオン抵抗を加算したオン抵抗である。
【００４３】
これによって、本レベルシフタ３１では、入力信号ＤＡＴＡとして接地電位ＧＮＤを与えた場合、ノードＰ₂₂がＧＮＤレベルに近い状態になり、ノードＰ₂₃がＶ_DD2レベルに近い状態になる。また、入力信号ＤＡＴＡとして電源電圧Ｖ_DD3を与えた場合、ノードＰ₂₂がＶ_DD2レベルに近い状態になり、ノードＰ₂₃がＧＮＤレベルに近い状態になる。そして、ノードＰ₂₃に現れる電圧波形は、インバータ（バッファセル８）によってＶ_DD2またはＧＮＤのレベルに波形整形される。
【００４４】
本実施の形態では、電源電圧Ｖ_DD3から電源電圧Ｖ_DD2へのレベルシフトを行うレベルシフタ２１・３１について説明したが、電源電圧Ｖ_DD3から電源電圧Ｖ_DD2へのレベルシフトを行う場合は、レベルシフタ２１・３１における電源電圧Ｖ_DD2を電源電圧Ｖ_DD1に置き換えればよい。
【００４５】
以上述べたように、内部セル領域５内に上記のようなレベルシフタ２１・３１を形成することによって、電源電圧Ｖ_DD3から電源電圧Ｖ_DD2・Ｖ_DD1へのレベルシフトが可能になり、本ＬＳＩを複数系統の電源によって動作させることができる。それゆえ、外付けのレベルシフタが必要なくなり、部品点数の削減およびＬＳＩの低価格化を図ることができる。
【００４６】
なお、本実施の形態においては、Ｐ基板上に形成されたゲートアレイチップについて説明したが、Ｎ基板上に形成されたゲートアレイチップについても上記のようにレベルシフタを設けることができる。Ｎ基板を用いる場合は、内部セル領域５および入出力バッファセル領域６においてＰウェルが電源電圧毎に分離される。
【００４７】
以上のように、本発明の半導体集積回路は、トランジスタからなる基本セルを複数有する内部セルと、この内部セルの周囲に配された入出力バッファセルとを備え、隣接する上記入出力バッファセル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記基本セルのウェルが電源電圧毎に分離して形成されている構成である。
【００４８】
これにより、異なる電源電圧で動作する回路ブロックを形成することができる。そして、内部セルにおいて、それらの回路ブロック間に基本セルを組み合わせることによってインターフェース回路を構成すれば、異なる電源電圧で動作する回路ブロック同士を接続することができる。
【００４９】
したがって、多電源を使用するシステムにおいて本半導体集積回路を使用することができる。
【００５０】
また、本発明の半導体集積回路は、さらに、上記内部セルにおいて上記ウェルが電源電圧毎に分離されることによって異なる電源電圧が与えられる上記基本セル間に金属配線が施されることによって電圧レベル変換回路が形成されていてもよい。
【００５１】
これによれば、電圧レベル変換回路、すなわち上記のインターフェース回路が金属配線によって形成されるので、異なる電源電圧で動作する回路ブロック同士を容易に接続することができる。それゆえ、多電源を使用するシステムにおいて本半導体集積回路を使用する際に外付けの電圧レベル変換回路が不要になる。
【００５２】
したがって、本半導体集積回路を使用するシステムの部品点数削減およびコスト低減を図ることができる。
【００５３】
【発明の効果】
以上のように、本発明の請求項１に係る半導体集積回路は、トランジスタからなる第１の基本セルを複数有する内部セルと、この内部セルの周囲に配されたトランジスタからなる第２の基本セルを複数有する入出力バッファセルとを備えたゲートアレイ型の半導体集積回路であって、隣接する上記入出力バッファセルの第２の基本セル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記内部セルの第１の基本セルを複数個並べることによって形成された、上記内部セル内のウェルが電源電圧毎に分離して形成されており、上記内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、上記入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されている構成である。
【００５４】
これにより、異なる電源電圧で動作する回路ブロックを形成することができる。そして、内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されていることにより、異なる電源電圧で動作する回路ブロック同士を接続することができる。
【００５５】
したがって、多電源を使用するシステムにおいて本半導体集積回路を使用することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るゲートアレイチップの概略構成を示す平面図である。
【図２】上記ゲートアレイチップの内部セル領域における基本セルの構成およびその基本セルの配列を示す平面図である。
【図３】上記ゲートアレイチップの入出力バッファセル領域に設けられる入出力バッファセルの構成を示す平面図である。
【図４】上記ゲートアレイチップの内部セル領域に形成されるレベルシフタの構成を示す回路図である。
【図５】上記レベルシフタの動作を示すタイミングチャートである。
【図６】上記ゲートアレイチップの内部セル領域に形成される他のレベルシフタの構成を示す回路図である。
【図７】図６のレベルシフタの動作を示すタイミングチャートである。
【符号の説明】
１Ｖ_DD1系内部セル（内部セル）
２Ｖ_DD2系内部セル（内部セル）
３Ｖ_DD3系内部セル（内部セル）
７基本セル
８入出力バッファセル
８ｃＮウェル
１１〜１３Ｎウェル
２１・３１レベルシフタ（電圧レベル変換回路）
ＰＴｒＰチャネルトランジスタ（トランジスタ）
ＮＴｒＮチャネルトランジスタ（トランジスタ）
Ｖ_DD1〜Ｖ_DD3 電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit formed on a master wafer prepared in advance so as to form a desired circuit by applying metal wiring.
[0002]
[Prior art]
Conventionally, a semi-custom type semiconductor integrated circuit such as a master slice type gate array is guaranteed to operate with a single power supply, but is not configured to support a system with multiple power supplies. Its development was desired.
[0003]
On the other hand, for example, Japanese Patent Laid-Open No. 3-123058 discloses a structure in which wells of adjacent input / output buffers are separated in the input / output buffer cells. According to this, input / output buffers operating with different power supply voltages can be arranged on the same side of the gate array chip. Therefore, the input / output buffer can be operated with a multi-system power supply.
[0004]
[Problems to be solved by the invention]
However, in the above configuration, the input / output buffer can be operated by a multi-system power supply, but the internal cell cannot be operated by a multi-system power supply. For example, when an internal cell operates with the power supply voltage V _DD3 , when this internal cell is connected to an external circuit that operates with the power supply voltage V _DD1 or the power supply voltage V _DD2 (V _DD3 <V _DD2 <V _DD1 ), A circuit such as a voltage level conversion circuit (level shifter) is required as an interface between circuits operating in the power supply system. Conventionally, however, such level shifters have been provided as external circuits because circuit blocks that operate with different power supply voltages cannot be formed in the same internal cell.
[0005]
For this reason, there are problems that the number of parts increases and the total cost of the system increases. The present invention has been made in view of the above circumstances, and an object thereof is to form an interface between different power supply systems in a semiconductor integrated circuit.
[0006]
[Means for Solving the Problems]
In order to solve the above problems , a semiconductor integrated circuit according to a first aspect of the present invention includes an internal cell having a plurality of first basic cells made of transistors, and a transistor made up of transistors arranged around the internal cells. A gate array type semiconductor integrated circuit comprising an input / output buffer cell having a plurality of two basic cells, wherein the wells of the second basic cells of the adjacent input / output buffer cells are separated and formed In the internal cell, a well in the internal cell formed by arranging a plurality of first basic cells of the internal cell is separated for each power supply voltage, and the first of the internal cell Between a plurality of first basic cells selected from among the basic cells, a predetermined one of the plurality of first basic cells, and a second basic cell of the input / output buffer cell. It is characterized in that the voltage level conversion circuit is formed by the metal wire is applied between selected ones from among.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
One embodiment of the present invention will be described with reference to FIGS. 1 to 7 as follows.
[0008]
The large-scale integrated circuit (hereinafter referred to as LSI) according to the present embodiment is realized by the gate array chip 4 shown in FIG. The gate array chip 4 includes an internal cell region 5 disposed in the center and an input / output buffer cell region 6 disposed so as to surround the internal cell region 5.
[0009]
The internal cell region 5 includes V _DD1 internal cell 1, V _DD2 internal cell 2 and V _DD3 internal operating at different power supply voltages V _DD1 , V _DD2, and V _DD3 (V _DD1 > V _DD2 > V _DD3 ). Cell 3 is provided as an internal cell. V _DD1 internal cell 1 and V _DD2 internal cell 2 are arranged on both sides of V _DD3 internal cell 3.
[0010]
This LSI is formed on a P substrate, operates with the power supply voltage V _DD3 as the main power supply voltage, and shares the ground potential GND. Further, in the present LSI, a terminal (not shown) for forming an interface between the V _DD3 internal cell 3 and the V _DD1 internal cell 1 and V _DD2 internal cell 2 is provided in the input / output buffer cell region 6. I have. Accordingly, for example, a portion facing the V _DD1 system internal cell 1 is operated at a supply voltage V _DD1, the part facing the V _DD2 based internal cell 2 is operated at the supply voltage V _DD2, V _DD3 system inside cells 3 is operated by the power supply voltage V _DD3 .
[0011]
In the internal cell region 5, a large number of basic cells 7 including a P-channel transistor PTr and an N-channel transistor NTr shown in FIG. Each of the P and N channel transistors PTr and NTr includes a source S, a drain D, and a gate G.
[0012]
The basic cells 7 are arranged side by side as shown in FIG. Since this LSI uses three types of power supply voltages V _DD1 , V _DD2, and V _DD3 , power supply lines PL ₁ , PL _2, and PL ₃ are provided to apply these to the basic cell 7. When this LSI is used with a single power supply, only the power supply line PL ₃ may be used. However, when the configuration provided with only the power supply line PL ₃ is used for the three power supplies as described above, crossed diagonal lines in FIG. The power supply lines PL ₁ and PL ₂ are formed by dividing the power supply line PL ₃ at four locations indicated by.
[0013]
Further, some of the sources of the P-channel transistors PTr... Are connected to the power supply lines PL ₁ , PL _2, and PL ₃ , and some of the sources of the N-channel transistors NTr are connected to the ground line GL. . Further, the P channel transistors PTr of the basic cells 7 to which the power supply voltages V _DD1 , V _DD2, and V _DD3 are respectively _applied are formed in the separated N wells 11, 12, and 13, respectively.
[0014]
In the input / output buffer cell region 6, input / output buffer cells (hereinafter simply referred to as buffer cells) 8... Are arranged at predetermined positions. As shown in FIG. 3, the buffer cell 8 has a P channel region 8a and an N channel region 8b, and an N well 8c is provided in the P channel region 8a. The buffer cell 8 has a pad 8d as an input / output terminal. Further, in adjacent buffer cells 8 and 8, N wells 8c and 8c are separated from each other.
[0015]
The output buffer cell region 6, a ground line GL is disposed over the entire periphery, the inner periphery side, the power supply line PL ₁ · PL ₂ · PL ₃ are arranged. The power supply lines PL ₁ , PL _2, and PL ₃ are arranged in regions where buffer cells 8 corresponding to the internal cells 1, 2, and 3 of V _DD1 , V _DD2, and V _DD3 are provided, respectively. Yes. Further, in the region between the internal cell region 5 and the input / output buffer cell region 6, the power supply line PL for the internal cells 1, 2, 3 for V _DD1 , V _DD2 , V _DD3 is provided on both sides of the internal cell region 5. ₁ · PL ₂ · PL ₃ and a ground line GL are arranged.
[0016]
In the present LSI, as described above, the N wells 8c and 8c are separated from each other between the adjacent buffer cells 8 and 8, and the N wells 11 and 12 are provided for each power supply system in the internal cell regions 1 and 2 and 3, respectively. By separating 13, a level shifter (voltage level conversion circuit) can be formed in the internal cell regions 1 and 2. The level shifter is configured using two columns of P and N channel transistors PTr and NTr shown in FIG. 2B sharing the N ⁻ region.
[0017]
Subsequently, such a level shifter will be described in detail.
[0018]
The level shifter 21 shown in FIG. 4 is a 3-state buffer cell, which is a CMOS transistor circuit configured by providing metal wiring to the basic cells 7... And the buffer cell 8 described above. The level shifter 21 is composed of the basic cells 72 and 73, the inverters 22 and 23, the NAND gate 24 and the NOR gate 25, and the buffer cell 8, which are the basic cells 7.
[0019]
The basic cells 72 and 73 are respectively configured by P and N channel transistors PTr ₁₂ and NTr ₁₂ and P and N channel transistors PTr ₁₃ and NTr ₁₃ connected in series. The buffer cell 8 is composed of P and N channel transistors PTr ₁₁ and NTr ₁₁ . On the other hand, the inverters 22 and 23, the NAND gate 24, and the NOR gate 25 are constituted by the basic cells 7 described above, but their details are omitted for the sake of simplicity of explanation.
[0020]
The data signal DATA is input to the gate of the N-channel transistor NTr ₁₂ . P-channel transistor PTr ₁₂ has its gate is maintained in the ON state by being grounded. A connection point (node P ₁₁ ) between the P-channel transistor PTr ₁₂ and the N-channel transistor NTr ₁₂ is connected to the input terminal of the inverter 22.
[0021]
On the other hand, a low active output control signal / CTR is input to the gate of the N-channel transistor NTr ₁₃ . The P-channel transistor PTr ₁₃ is maintained in the ON state by having the gate grounded. A connection point (node P ₁₂ ) between the P-channel transistor PTr ₁₃ and the N-channel transistor NTr ₁₃ is connected to the input terminal of the inverter 23 and one input terminal of the NAND gate 24.
[0022]
A power supply voltage V _DD2 is applied to the sources of the P-channel transistors PTr _{11 to} PTr _{13, and} the sources of the N-channel transistors NTr _{11 to} NTr ₁₃ are grounded. The on-resistances of the P-channel transistors PTr ₁₁ and PTr ₁₂ are larger than the on-resistances of the N-channel transistors NTr ₁₁ and NTr ₁₂ , respectively. Further, the power supply voltage V _DD2 is also applied to the inverters 22, 23, the NAND gate 24 and the NOR gate 25.
[0023]
The output terminal of the inverter 22 is connected to the other input terminal of the NAND gate 24 and one input terminal of the NOR gate 25. On the other hand, the output terminal of the inverter 22 is connected to the other input terminal of the NOR gate 25. Further, the output terminal of the NAND gate 24 is connected to the gate of the P-channel transistor PTr ₁₁ , and the output terminal of the NOR gate 25 is connected to the gate of the N-channel transistor NTr ₁₁ . An output signal OUT is output from a connection point (node Y ₁₁ ) between the P-channel transistor PTr ₁₁ and the N-channel transistor NTr ₁₁ .
[0024]
The operation of the level shifter 21 configured as described above will be described with reference to the timing chart of FIG.
[0025]
When the ground potential GND (low level) is input to the gate of the N-channel transistor NTr ₁₂ as the data signal DATA, the N-channel transistor NTr ₁₂ is turned off and the node P ₁₁ becomes high level. At this time, when the ground potential GND is input to the gate of the N-channel transistor NTr ₁₃ as the output control signal / CTR, the N-channel transistor NTr ₁₃ is turned off and the node P ₁₂ is also set to the high level.
[0026]
Then, the output of the inverter 22, 23 is at a low level, the output of NAND gate 24, i.e. becomes the node P ₁₃ to the high level, the output of NOR gate 25, namely the node P ₁₄ also becomes high level. As a result, the P-channel transistor PTr ₁₁ is turned off and the N-channel transistor NTr ₁₁ is turned on, so that the node Y ₁₁ becomes low level.
[0027]
Next, when the power supply voltage V _DD3 (high level) is input as the data signal DATA to the gate of the N-channel transistor NTr ₁₂ while the output control signal / CTR is maintained at the low level, the N-channel transistor NTr ₁₂ is turned on. and, the node P ₁₁ goes low. Then, while the output of the inverter 22 becomes high level, the output of the inverter 23 remains low level, so that the nodes P ₁₃ and P ₁₄ both become low level. As a result, the P-channel transistor PTr ₁₁ is turned on and the N-channel transistor NTr ₁₁ is turned off, so that the node Y ₁₁ becomes high level.
[0028]
Further, when the output control signal / CTR becomes high level while the data signal DATA is at the ground potential GND, the N-channel transistor NTr ₁₃ is turned on, so that the node P ₁₂ becomes low level. As a result, the output of the inverter 23 becomes high level, and the node P ₁₄ also becomes low level. At this time, both the P and N channel transistors PTr ₁₁ and NTr ₁₁ are off, and the node Y ₁₁ is in a high impedance state.
[0029]
In the above level shifter 21 to ensure the input level to the next stage of the transistor, the ON resistance _R _on2 · R _on3 · R onP is set so as to satisfy the relationship of _R _on2 <R _on3 <R onP Yes. Here, the on-resistance R _on2 is ON resistance when the power supply voltage V _DD2 to the N-channel transistor NTr ₁₂ · NTr ₁₃ is input, the on-resistance R _on3 is ON when the power supply voltage V _DD3 is input Resistance. The on-resistance R _onP is the on-resistance of the P-channel transistors PTr ₁₂ and PTr ₁₃ .
[0030]
As a result, the nodes P ₁₁ and P ₁₂ become close to the V _DD2 or GND level. The voltage waveforms appearing at the nodes P ₁₃ and P ₁₄ by the inverters 22 and 23, the NAND gate 24, and the NOR gate 25 are shaped to the V _DD2 or GND level. Therefore, the node Y ₁₁ becomes V _DD2 , GND, or a high impedance state.
[0031]
Further, other level shifters will be described in detail.
[0032]
A level shifter 31 shown in FIG. 6 is an internal buffer cell, and is a CMOS transistor circuit configured by providing metal wiring to the basic cells 7... And the buffer cell 8 described above. The level shifter 31 includes P-channel transistors PTr _{21 to} PTr ₂₆ and N-channel transistors NTr _{21 to} NTr ₂₄ .
[0033]
The P and N channel transistors PTr ₂₂ and NTr ₂₂ , the P and N channel transistors PTr ₂₃ and NTr ₂₃ , and the P and N channel transistors PTr ₂₄ and NTr ₂₄ constitute a basic cell 7. The P and N channel transistors PTr ₂₁ and NTr ₂₁ constitute a buffer cell 8.
[0034]
P-channel transistor PTr ₂₆ and N-channel transistor NTr ₂₄ are connected in series so as to constitute inverter 32. A power supply voltage V _DD3 is applied to the source of the P-channel transistor PTr _{26, and} the source of the N-channel transistor NTr ₂₄ is grounded. The inverter 32 receives the data signal DATA.
[0035]
P-channel transistor PTr ₂₁ and N-channel transistor NTr ₂₁ are connected in series so as to constitute an inverter. A power supply voltage V _DD2 is applied to the source of the P-channel transistor PTr _{21, and} the source of the N-channel transistor NTr ₂₁ is grounded.
[0036]
P-channel transistors PTr ₂₄ and PTr ₂₅ and N-channel transistor NTr ₂₃ are connected in series, and P-channel transistors PTr ₂₂ and PTr ₂₃ and N-channel transistor NTr ₂₂ are connected in series. The power supply voltage V _DD2 is applied to the sources of the P-channel transistors PTr ₂₄ and PTr _{22, and} the sources of the N-channel transistors NTr ₂₃ and NTr ₂₂ are grounded.
[0037]
The P-channel transistors PTr ₂₄ and PTr ₂₂ are maintained in the ON state when both gates are grounded. The gate of the P-channel transistor PTr ₂₃ is connected to a connection point between the P-channel transistor PTr ₂₅ and N-channel transistor NTr ₂₃ (node P _22). The gate of the P-channel transistor PTr ₂₅ is connected to a connection point (node P ₂₃ ) between the P-channel transistor PTr ₂₃ and the N-channel transistor NTr ₂₂ .
[0038]
The gate of the N channel transistor NTr ₂₃ is connected to the connection point (node P ₂₁ ) between the drains of the P channel transistor PTr ₂₆ and the N channel transistor NTr ₂₄ . The gate of the N-channel transistor NTr ₂₂ is connected to the input terminal of the inverter 32, that is, the gate of the P and N-channel transistors PTr ₂₆ and NTr ₂₄ . Node P ₂₃ is connected to the input terminal of the aforementioned inverter (buffer cell 8), i.e. to the gates of the P and N-channel transistor PTr _₂₁ · NTr _21. An output signal OUT is output from a connection point (node Y ₂₁ ) between the drains of the P and N channel transistors PTr ₂₁ and NTr ₂₁ .
[0039]
The operation of the level shifter 31 configured as described above will be described with reference to the timing chart of FIG.
[0040]
When the ground potential GND (low level) is input to the inverter 32 as a data signal DATA, the node P ₂₁ goes high. At this time, since the N-channel transistor NTr ₂₃ is turned on and the N-channel transistor NTr ₂₂ is turned off, the node P ₂₂ is at a low level and the node P ₂₃ is at a high level. Thus, together with the P-channel transistor PTr ₂₃ is turned on, P-channel transistor PTr ₂₅ is turned off. Therefore, the node Y ₂₁ becomes a low level.
[0041]
Then, when the power supply voltage V _DD3 (high level) is input to the inverter 32 as a data signal DATA, the node P ₂₁ goes low. At this time, since the N-channel transistor NTr ₂₃ is turned off and the N-channel transistor NTr ₂₂ is turned on, the node P ₂₂ is at a high level and the node P ₂₃ is at a low level. Thus, P-channel transistor PTr ₂₃ is thereby turned off, P-channel transistor PTr ₂₅ is turned on. Therefore, the node Y ₂₁ becomes a high level.
[0042]
Incidentally, in the level shifter 31 described above, to ensure the input level to the next stage of the transistor, the ON resistance _{_{_{R on2 · R on3 · R onP1}}} · R onP2 is _R _on2 <R _on3 <R onP1 and R _on2 <R _on3 <R _onP2 is set so as to satisfy the relationship. Here, the on-resistance R _on2 is an on-resistance when the power supply voltage V _DD2 is input to the N-channel transistors NTr ₂₂ and NTr ₂₃ . The on-resistance R _on3 is an on-resistance when the power supply voltage V _DD3 is input to the N-channel transistors NTr ₂₂ and NTr ₂₃ . The on-resistance R _onP1 is an on-resistance obtained by adding the on-resistances of the P-channel transistors PTr ₂₂ and PTr ₂₃ . The on-resistance R _onP2 is an on-resistance obtained by adding the on-resistances of the P-channel transistors PTr ₂₄ and PTr ₂₅ .
[0043]
Thus, in the level shifter 31, when the input signal DATA gave ground potential GND, becomes a state close to the GND level node P _22, the node P ₂₃ is in a state close to the V _DD2 level. Further, when the power supply voltage V _DD3 is applied as the input signal DATA, the node P ₂₂ is close to the V _DD2 level, and the node P ₂₃ is close to the GND level. The voltage waveform appearing at node P ₂₃ is the waveform shaping to the level of V _DD2 or GND by inverter (buffer cell 8).
[0044]
In the present embodiment, the level shifters 21 and 31 that perform level shift from the power supply voltage V _DD3 to the power supply voltage V _DD2 have been described. However, when performing level shift from the power supply voltage V _DD3 to the power supply voltage V _DD2 , the level shifter 21 is used. The power supply voltage V _DD2 at 31 may be replaced with the power supply voltage V _DD1 .
[0045]
As described above, by forming the level shifters 21 and 31 as described above in the internal cell region 5, the level shift from the power supply voltage V _DD3 to the power supply voltages V _DD2 and V _DD1 becomes possible. It can be operated by multiple power sources. This eliminates the need for an external level shifter, thereby reducing the number of parts and reducing the cost of the LSI.
[0046]
In the present embodiment, the gate array chip formed on the P substrate has been described. However, the level shifter can also be provided for the gate array chip formed on the N substrate as described above. When the N substrate is used, the P well is separated for each power supply voltage in the internal cell region 5 and the input / output buffer cell region 6.
[0047]
As described above, the semiconductor integrated circuit of the present invention includes an internal cell having a plurality of basic cells made of transistors and an input / output buffer cell arranged around the internal cell, and the adjacent input / output buffer cells are connected to each other. The wells of the basic cell are formed separately for each power supply voltage in the internal cell.
[0048]
As a result, circuit blocks that operate with different power supply voltages can be formed. In the internal cell, if an interface circuit is configured by combining basic cells between these circuit blocks, circuit blocks operating at different power supply voltages can be connected.
[0049]
Therefore, the present semiconductor integrated circuit can be used in a system using multiple power supplies.
[0050]
In the semiconductor integrated circuit of the present invention, the voltage level conversion is further performed by providing a metal wiring between the basic cells to which different power supply voltages are applied by separating the wells for each power supply voltage in the internal cell. A circuit may be formed.
[0051]
According to this, since the voltage level conversion circuit, that is, the above-described interface circuit is formed by the metal wiring, circuit blocks operating at different power supply voltages can be easily connected. Therefore, when using this semiconductor integrated circuit in a system using multiple power supplies, an external voltage level conversion circuit is not required.
[0052]
Therefore, it is possible to reduce the number of parts and the cost of the system using the semiconductor integrated circuit.
[0053]
【The invention's effect】
As described above, the semiconductor integrated circuit according to claim 1 of the present invention includes an internal cell having a plurality of first basic cells made of transistors, and a second basic cell made of transistors disposed around the internal cells. Gate array type semiconductor integrated circuit comprising a plurality of input / output buffer cells, wherein the wells of the second basic cells of the adjacent input / output buffer cells are formed separately, and the internal cell The wells in the internal cell formed by arranging a plurality of first basic cells in the internal cell are separated for each power supply voltage, and in the first basic cell of the internal cell, A plurality of first basic cells selected from the above, a predetermined one of the plurality of first basic cells, and the second basic cell of the input / output buffer cell are selected. A configuration in which the voltage level conversion circuit is formed by the metal wire is applied between those.
[0054]
As a result, circuit blocks that operate with different power supply voltages can be formed. A plurality of first basic cells selected from among the first basic cells of the internal cell and a predetermined one of the plurality of first basic cells; Since the voltage level conversion circuit is formed by applying metal wiring between the two selected from the basic cells, circuit blocks operating at different power supply voltages can be connected to each other. .
[0055]
Therefore, the semiconductor integrated circuit can be used in a system that uses multiple power supplies .
[Brief description of the drawings]
FIG. 1 is a plan view showing a schematic configuration of a gate array chip according to an embodiment of the present invention.
FIG. 2 is a plan view showing the configuration of basic cells in the internal cell region of the gate array chip and the arrangement of the basic cells.
FIG. 3 is a plan view showing a configuration of input / output buffer cells provided in an input / output buffer cell region of the gate array chip.
FIG. 4 is a circuit diagram showing a configuration of a level shifter formed in an internal cell region of the gate array chip.
FIG. 5 is a timing chart showing the operation of the level shifter.
FIG. 6 is a circuit diagram showing a configuration of another level shifter formed in the internal cell region of the gate array chip.
7 is a timing chart showing the operation of the level shifter of FIG.
[Explanation of symbols]
1 V _DD1 internal cell (internal cell)
2 V _DD2 internal cell (internal cell)
3 V _DD3 internal cell (internal cell)
7 basic cell 8 input / output buffer cell 8c N well 11-13 N well 21/31 level shifter (voltage level conversion circuit)
PTr P-channel transistor (transistor)
NTr N channel transistor (transistor)
V _{DD1 to} V _DD3 power supply voltage

Claims

A gate array type semiconductor integrated circuit comprising an internal cell having a plurality of first basic cells made of transistors and an input / output buffer cell having a plurality of second basic cells made of transistors disposed around the internal cells Because
The wells of the second basic cells of the adjacent input / output buffer cells are formed separately, and the internal cells are formed by arranging a plurality of first basic cells of the internal cells in the internal cells. Wells in the cell are formed separately for each power supply voltage,
A plurality of first basic cells selected from among the first basic cells of the internal cell, a predetermined one of the plurality of first basic cells, and the first of the input / output buffer cells. 2. A semiconductor integrated circuit, wherein a voltage level conversion circuit is formed by providing a metal wiring between the two selected from the two basic cells .