JPH10240682A - データ均等化調停回路 - Google Patents
データ均等化調停回路Info
- Publication number
- JPH10240682A JPH10240682A JP9037314A JP3731497A JPH10240682A JP H10240682 A JPH10240682 A JP H10240682A JP 9037314 A JP9037314 A JP 9037314A JP 3731497 A JP3731497 A JP 3731497A JP H10240682 A JPH10240682 A JP H10240682A
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- JP
- Japan
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- data
- priority
- transmission line
- arbitration circuit
- equalization
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Abstract
(57)【要約】
【課題】 伝送路使用の公平性の確保とともに、すべて
のデータを廃棄することなく時分割で伝送するデータ均
等化調停回路を得る。 【解決手段】 図２（Ａ）のようにタイミング情報ａ〜
ｄが入力し、入力クロックｋはタイミング情報と一致
し、４倍クロックｌは、図示のような位相関係になって
いる。図２（Ｂ）に示すように、イネーブル回路の出力
イネーブル後のタイミング情報ａ−２〜ｄ−２は、均等
化を行わなかった場合は、優先順位〜に従って、Ｗ
ＣＬＫｉによってＦＩＦＯに書き込まれる。均等化を行
った場合は、優先順位〜は１入力クロック毎に変化
するが、変化した優先順位〜に従って、ＷＣＬＫｉ
によってＦＩＦＯに書き込まれる。ＦＩＦＯからＲＣＬ
Ｋｊによって図２（Ｃ）に示すように、調停済みタイミ
ング情報ａ−１〜ｄ−１が読み出される。
のデータを廃棄することなく時分割で伝送するデータ均
等化調停回路を得る。 【解決手段】 図２（Ａ）のようにタイミング情報ａ〜
ｄが入力し、入力クロックｋはタイミング情報と一致
し、４倍クロックｌは、図示のような位相関係になって
いる。図２（Ｂ）に示すように、イネーブル回路の出力
イネーブル後のタイミング情報ａ−２〜ｄ−２は、均等
化を行わなかった場合は、優先順位〜に従って、Ｗ
ＣＬＫｉによってＦＩＦＯに書き込まれる。均等化を行
った場合は、優先順位〜は１入力クロック毎に変化
するが、変化した優先順位〜に従って、ＷＣＬＫｉ
によってＦＩＦＯに書き込まれる。ＦＩＦＯからＲＣＬ
Ｋｊによって図２（Ｃ）に示すように、調停済みタイミ
ング情報ａ−１〜ｄ−１が読み出される。
Description
【０００１】
【発明の属する技術分野】本発明はデータ均等化調停回
路に関し、特にＰＤＳ加入者線システムにおけるデータ
均等化調停回路に関する。
路に関し、特にＰＤＳ加入者線システムにおけるデータ
均等化調停回路に関する。
【０００２】
【従来の技術】ＰＤＳ（パッシブダブルスター）加入者
線システムは、親装置にｎ個の子装置がスターカプラ
（ＳＣ）により接続されるシステムである。今、図３に
示すように親装置１３からスターカプラ１５までの伝送
路１４は、１本しかないので複数のタイミング発生部１
１−１〜１１−ｎから、同時にデータ送出の要求があっ
た場合、このデータ送出に例えば優先順位をつける等の
調停（交通整理）が必要となり、この調停を行う回路を
調停回路１０と呼ぶ。本発明はこの調停回路に関する。
線システムは、親装置にｎ個の子装置がスターカプラ
（ＳＣ）により接続されるシステムである。今、図３に
示すように親装置１３からスターカプラ１５までの伝送
路１４は、１本しかないので複数のタイミング発生部１
１−１〜１１−ｎから、同時にデータ送出の要求があっ
た場合、このデータ送出に例えば優先順位をつける等の
調停（交通整理）が必要となり、この調停を行う回路を
調停回路１０と呼ぶ。本発明はこの調停回路に関する。
【０００３】従来は、例えばタイミング発生部１１−１
〜１１−ｎに固定的に優先順位を設け、優先順位が高い
タイミング発生部に伝送路（通信路；バス）を使用させ
ていた。この場合、優先順位が低いタイミング発生部は
きわめて不利となる。
〜１１−ｎに固定的に優先順位を設け、優先順位が高い
タイミング発生部に伝送路（通信路；バス）を使用させ
ていた。この場合、優先順位が低いタイミング発生部は
きわめて不利となる。
【０００４】この問題を解決するために、特開平２−１
３４０４２号公報には、あらかじめ各データ端末装置
（タイミング発生部）に割り当てられた優先順位に従う
方式、及び優先順位を回転させて、各データ端末装置
（タイミング発生部）に均等に通信権を与える方式のい
ずれか一つを外部から選択し、低い優先順位があらかじ
め与えられたデータ端末装置（タイミング発生部）に、
通信権の獲得の機会を与える方法が提案されている。
３４０４２号公報には、あらかじめ各データ端末装置
（タイミング発生部）に割り当てられた優先順位に従う
方式、及び優先順位を回転させて、各データ端末装置
（タイミング発生部）に均等に通信権を与える方式のい
ずれか一つを外部から選択し、低い優先順位があらかじ
め与えられたデータ端末装置（タイミング発生部）に、
通信権の獲得の機会を与える方法が提案されている。
【０００５】また、特開平５−２４２０２１号公報には
図４に示すようなバス調停回路が提案されている。図４
において、優先順位記憶回路２６−１〜２６−ｍは、複
数のバスマスタ（タイミング発生部）２１−１〜２１−
ｍのそれぞれに対応して設けられており、対応するバス
マスタのバス使用権の現在の優先順位が何番目であるか
を記憶している。優先順位比較回路２４は、優先順位記
憶回路２６−１〜２６−ｍからの信号を入力してそれら
を比較し、バスマスタ２１−１〜２１−ｍのバス使用権
の現在の優先順位を決定する。
図４に示すようなバス調停回路が提案されている。図４
において、優先順位記憶回路２６−１〜２６−ｍは、複
数のバスマスタ（タイミング発生部）２１−１〜２１−
ｍのそれぞれに対応して設けられており、対応するバス
マスタのバス使用権の現在の優先順位が何番目であるか
を記憶している。優先順位比較回路２４は、優先順位記
憶回路２６−１〜２６−ｍからの信号を入力してそれら
を比較し、バスマスタ２１−１〜２１−ｍのバス使用権
の現在の優先順位を決定する。
【０００６】バス使用要求信号調停回路２３は、優先順
位比較回路２４によって決定されたバスマスタ２１−１
〜２１−ｍのバス使用権の現在の優先順位と、バスマス
タ２１−１〜２１−ｍからのバス使用要求信号２８−１
〜２８−ｍとによって、現在バス使用要求信号２８−１
〜２８−ｍを出力しているバスマスタ２１−１〜２１−
ｍの中の優先順位が一番高いバスマスタに対してバス使
用許可信号を出力する。
位比較回路２４によって決定されたバスマスタ２１−１
〜２１−ｍのバス使用権の現在の優先順位と、バスマス
タ２１−１〜２１−ｍからのバス使用要求信号２８−１
〜２８−ｍとによって、現在バス使用要求信号２８−１
〜２８−ｍを出力しているバスマスタ２１−１〜２１−
ｍの中の優先順位が一番高いバスマスタに対してバス使
用許可信号を出力する。
【０００７】優先順位制御回路２５は、バス使用要求信
号調停回路２３における調停結果によって、優先順位記
憶回路２６−１〜２６−ｍに次に記憶させる値を生成す
る。（−１）回路２７−１〜２７−ｍは、対応するバス
マスタ２１−１〜２１−ｍが待たされたとき、対応する
優先順位記憶回路２６−１〜２６−ｍが記憶しているバ
ス使用権の優先順位を繰り上げるために、１を減算する
ための回路である。
号調停回路２３における調停結果によって、優先順位記
憶回路２６−１〜２６−ｍに次に記憶させる値を生成す
る。（−１）回路２７−１〜２７−ｍは、対応するバス
マスタ２１−１〜２１−ｍが待たされたとき、対応する
優先順位記憶回路２６−１〜２６−ｍが記憶しているバ
ス使用権の優先順位を繰り上げるために、１を減算する
ための回路である。
【０００８】バス使用要求レベル制御回路２２は、バス
マスタ２１−１〜２１−ｍからのバス使用要求信号２８
−１〜２８−ｍの要求レベルによって、指定された回数
比により、バスマスタ２１−１〜２１−ｍに対して優先
順位に拘束されずに、バス使用権を与えるようにバス使
用要求信号調停回路２３を制御する回路である。
マスタ２１−１〜２１−ｍからのバス使用要求信号２８
−１〜２８−ｍの要求レベルによって、指定された回数
比により、バスマスタ２１−１〜２１−ｍに対して優先
順位に拘束されずに、バス使用権を与えるようにバス使
用要求信号調停回路２３を制御する回路である。
【０００９】
【発明が解決しようとする課題】特開平２−１３４０４
２号記載の提案、あるいは図４に示す特開平５−２４２
０２１号公報記載の提案は、いずれもタイミング発生部
（データ端末装置；バスマスタ）からの、伝送路（バ
ス）使用要求の調停の際の優先順位の付け方に関するも
ので、伝送路（バス）使用許可を得た伝送路（バス）使
用要求以外の伝送路（バス）使用要求は、廃棄（無視）
されることとなる。
２号記載の提案、あるいは図４に示す特開平５−２４２
０２１号公報記載の提案は、いずれもタイミング発生部
（データ端末装置；バスマスタ）からの、伝送路（バ
ス）使用要求の調停の際の優先順位の付け方に関するも
ので、伝送路（バス）使用許可を得た伝送路（バス）使
用要求以外の伝送路（バス）使用要求は、廃棄（無視）
されることとなる。
【００１０】本発明の目的は、伝送路使用の公平性の確
保とともに、すべてのデータを廃棄することなく時分割
で伝送するデータ均等化調停回路を提供することであ
る。
保とともに、すべてのデータを廃棄することなく時分割
で伝送するデータ均等化調停回路を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明による一本の伝送
路を共有する複数のデータ発生源と、前記複数のデータ
発生源からのデータを前記伝送路を介して受信する複数
の子装置を含むデータ伝送システムにおいて、前記複数
のデータ発生源から同時にデータ伝送のために前記伝送
路の使用要求信号が発生した場合に前記伝送路の使用要
求信号を調停するデータ均等化調停回路は、前記同時に
発生した前記伝送路の使用要求信号に優先順位を付加す
る優先順位発生手段と、前記複数のデータ発生源からの
データの持つ入力クロックより周期の短い書き込みクロ
ックを発生する書き込みクロック発生手段と、前記書き
込みクロックにより前記優先順位に従って時分割で前記
同時に発生した前記伝送路の使用要求信号を一時格納す
る一時格納手段と、前記一時格納手段から読み出された
時分割の前記伝送路の使用要求信号に従って前記複数の
データ発生源からのデータを時分割で前記伝送路に送り
出す手段とを含むことを特徴とする。
路を共有する複数のデータ発生源と、前記複数のデータ
発生源からのデータを前記伝送路を介して受信する複数
の子装置を含むデータ伝送システムにおいて、前記複数
のデータ発生源から同時にデータ伝送のために前記伝送
路の使用要求信号が発生した場合に前記伝送路の使用要
求信号を調停するデータ均等化調停回路は、前記同時に
発生した前記伝送路の使用要求信号に優先順位を付加す
る優先順位発生手段と、前記複数のデータ発生源からの
データの持つ入力クロックより周期の短い書き込みクロ
ックを発生する書き込みクロック発生手段と、前記書き
込みクロックにより前記優先順位に従って時分割で前記
同時に発生した前記伝送路の使用要求信号を一時格納す
る一時格納手段と、前記一時格納手段から読み出された
時分割の前記伝送路の使用要求信号に従って前記複数の
データ発生源からのデータを時分割で前記伝送路に送り
出す手段とを含むことを特徴とする。
【００１２】なお、前記優先順位発生手段が、順次前記
優先順位を変化する手段を含むことを特徴とする。
優先順位を変化する手段を含むことを特徴とする。
【００１３】さらに、前記同時に発生した前記伝送路の
使用要求信号の個数をｑ個としたときに、前記書き込み
クロックの周期を前記入力クロックの１／ｑに選ぶこと
を特徴とする。
使用要求信号の個数をｑ個としたときに、前記書き込み
クロックの周期を前記入力クロックの１／ｑに選ぶこと
を特徴とする。
【００１４】さらに、前記優先順位発生手段が、前記入
力クロックの１クロック毎に前記優先順位を循環的に変
化させることを特徴とする。
力クロックの１クロック毎に前記優先順位を循環的に変
化させることを特徴とする。
【００１５】さらに、前記一時格納手段が、ファースト
インファーストアウト素子で構成されることを特徴とす
る。
インファーストアウト素子で構成されることを特徴とす
る。
【００１６】本発明の作用は次の通りである。データの
衝突（同時に複数の伝送路使用要求が発生する）時に、
優先順位に従ってビット毎の時分割ですべての衝突した
データを伝送するとともに、優先順位を変化させること
によりデータ伝送の均一化を図る。
衝突（同時に複数の伝送路使用要求が発生する）時に、
優先順位に従ってビット毎の時分割ですべての衝突した
データを伝送するとともに、優先順位を変化させること
によりデータ伝送の均一化を図る。
【００１７】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明によるデータ均等化調停回路
の実施例の構成を示すブロック図であり、図２，３と同
等部分は同一符号にて示している。なお、タイミング発
生部１１−１〜１１−ｎ（図３参照）からのタイミング
情報（伝送路使用要求信号）の内、同時に発生（衝突）
したタイミング情報を４（ａ〜ｄ）として示すが、同時
に発生するタイミング情報はいうまでもなく４とは限ら
ない。
の実施例の構成を示すブロック図であり、図２，３と同
等部分は同一符号にて示している。なお、タイミング発
生部１１−１〜１１−ｎ（図３参照）からのタイミング
情報（伝送路使用要求信号）の内、同時に発生（衝突）
したタイミング情報を４（ａ〜ｄ）として示すが、同時
に発生するタイミング情報はいうまでもなく４とは限ら
ない。
【００１９】図１において本発明による調停回路１０
は、同時に発生した入力タイミング情報ａ〜ｄをイネー
ブル信号によって、ＦＩＦＯ（ファーストインファース
トアウトメモリー）２へ通過させるイネーブル回路１、
入力タイミング情報ａ〜ｄをＷＣＬＫ（書き込みクロッ
ク）ｉと、ＲＣＬＫ（読み出しクロック）ｊとで調停済
みタイミング情報ａ−１〜ｄ−１に変換するＦＩＦＯ
２、すべてのタイミング発生部１１−１〜１１−ｎの出
力を監視し、同時に入力したタイミング情報の確認と個
数（この場合は４）を検出するタイミング情報検出部
３、優先順位を均等化する均等化回路４を含み。
は、同時に発生した入力タイミング情報ａ〜ｄをイネー
ブル信号によって、ＦＩＦＯ（ファーストインファース
トアウトメモリー）２へ通過させるイネーブル回路１、
入力タイミング情報ａ〜ｄをＷＣＬＫ（書き込みクロッ
ク）ｉと、ＲＣＬＫ（読み出しクロック）ｊとで調停済
みタイミング情報ａ−１〜ｄ−１に変換するＦＩＦＯ
２、すべてのタイミング発生部１１−１〜１１−ｎの出
力を監視し、同時に入力したタイミング情報の確認と個
数（この場合は４）を検出するタイミング情報検出部
３、優先順位を均等化する均等化回路４を含み。
【００２０】入力クロック（タイミング情報のクロッ
ク）の１クロックの周期の１／４（同時に入力したタイ
ミング情報の個数）幅を持つ、優先順位の異なる４（同
時に入力したタイミング情報の個数）種類のイネーブル
パルスと、タイミング情報ａ〜ｄをＦＩＦＯ２に書き込
むためのクロック（ＷＣＬＫ）ｉと、アップ／ダウンカ
ウンタ６制御用のカウントアップパルス及びカウントダ
ウンパルスと、を生成するＰＧ部５、ＰＧ部５で生成し
たカウントアップあるいはカウントダウンパルスによ
り、アップ／ダウン動作を行い、タイミング情報が同時
に発生（衝突）した個数を管理するアップ／ダウンカウ
ンタ６で構成される。
ク）の１クロックの周期の１／４（同時に入力したタイ
ミング情報の個数）幅を持つ、優先順位の異なる４（同
時に入力したタイミング情報の個数）種類のイネーブル
パルスと、タイミング情報ａ〜ｄをＦＩＦＯ２に書き込
むためのクロック（ＷＣＬＫ）ｉと、アップ／ダウンカ
ウンタ６制御用のカウントアップパルス及びカウントダ
ウンパルスと、を生成するＰＧ部５、ＰＧ部５で生成し
たカウントアップあるいはカウントダウンパルスによ
り、アップ／ダウン動作を行い、タイミング情報が同時
に発生（衝突）した個数を管理するアップ／ダウンカウ
ンタ６で構成される。
【００２１】なお、均等化回路４は、タイミング情報の
優先順位を変化させるため、同時に発生したタイミング
情報の個数（この場合は４）までカウントアップしてい
き、カウントアップ後１に戻るリングカウンタ４−１、
リングカウンタ４−１のカウント値が、 カウント値が１の場合：タイミング情報ａが最優先とな
るイネーブルパルス カウント値が２の場合：タイミング情報ｂが最優先とな
るイネーブルパルス カウント値が３の場合：タイミング情報ｃが最優先とな
るイネーブルパルス カウント値が４の場合：タイミング情報ｄが最優先とな
るイネーブルパルス を選択するイネーブル信号選択部４−２で構成される。
優先順位を変化させるため、同時に発生したタイミング
情報の個数（この場合は４）までカウントアップしてい
き、カウントアップ後１に戻るリングカウンタ４−１、
リングカウンタ４−１のカウント値が、 カウント値が１の場合：タイミング情報ａが最優先とな
るイネーブルパルス カウント値が２の場合：タイミング情報ｂが最優先とな
るイネーブルパルス カウント値が３の場合：タイミング情報ｃが最優先とな
るイネーブルパルス カウント値が４の場合：タイミング情報ｄが最優先とな
るイネーブルパルス を選択するイネーブル信号選択部４−２で構成される。
【００２２】本発明の実施例の動作は、タイミング情報
が４個同時に３回きた場合を例に、図２のタイミングチ
ャートに示す。
が４個同時に３回きた場合を例に、図２のタイミングチ
ャートに示す。
【００２３】図２において、図２（Ａ）のようにタイミ
ング情報（伝送路使用要求信号）ａ〜ｄが入力し、入力
クロックｋはタイミング情報と一致（同期）し、４（同
時に発生したタイミング情報の個数）倍クロックｌは、
図示のような位相関係になっている。
ング情報（伝送路使用要求信号）ａ〜ｄが入力し、入力
クロックｋはタイミング情報と一致（同期）し、４（同
時に発生したタイミング情報の個数）倍クロックｌは、
図示のような位相関係になっている。
【００２４】図２（Ｂ）に示すように、イネーブル回路
１の出力イネーブル後のタイミング情報ａ−２〜ｄ−２
は、均等化を行わなかった場合（図２（Ｂ）の右側）
は、優先順位〜に従って、ＷＣＬＫｉによってＦＩ
ＦＯ２に書き込まれる。均等化を行った場合（図２
（Ｂ）の左側）は、優先順位〜は１入力クロック毎
に変化するが、変化した優先順位〜に従って、ＷＣ
ＬＫｉによってＦＩＦＯ２に書き込まれる。
１の出力イネーブル後のタイミング情報ａ−２〜ｄ−２
は、均等化を行わなかった場合（図２（Ｂ）の右側）
は、優先順位〜に従って、ＷＣＬＫｉによってＦＩ
ＦＯ２に書き込まれる。均等化を行った場合（図２
（Ｂ）の左側）は、優先順位〜は１入力クロック毎
に変化するが、変化した優先順位〜に従って、ＷＣ
ＬＫｉによってＦＩＦＯ２に書き込まれる。
【００２５】その後、ＦＩＦＯ２からＲＣＬＫｊによっ
て図２（Ｃ）に示すように、調停済みタイミング情報ａ
−１〜ｄ−１が読み出される。
て図２（Ｃ）に示すように、調停済みタイミング情報ａ
−１〜ｄ−１が読み出される。
【００２６】以上説明したように、タイミング情報がｑ
個同時に入力（衝突）した場合、ＦＩＦＯ２には順次ｑ
個のタイミング情報が、変化する優先順位により書き込
まれ、データの偏りが少ない調停動作が可能である。
個同時に入力（衝突）した場合、ＦＩＦＯ２には順次ｑ
個のタイミング情報が、変化する優先順位により書き込
まれ、データの偏りが少ない調停動作が可能である。
【００２７】図３に戻って、調停済みタイミング情報ａ
−１〜ｄ−１を受けたデータ発生部１２−１〜１２−ｎ
は、調停済みタイミング情報ａ−１〜ｄ−１に従ったデ
ータを親装置１３に送り、親装置１３はこのデータを多
重（調停済みタイミング情報は図２（Ｃ）に示すよう
に、同時には存在しないのでそのまま時系列的に多重で
きる）して伝送路（バス）１４に送出できる。子装置１
６−１は伝送されてきた多重情報（データ）から、必要
な情報（データ）を分離して受信することができる。
−１〜ｄ−１を受けたデータ発生部１２−１〜１２−ｎ
は、調停済みタイミング情報ａ−１〜ｄ−１に従ったデ
ータを親装置１３に送り、親装置１３はこのデータを多
重（調停済みタイミング情報は図２（Ｃ）に示すよう
に、同時には存在しないのでそのまま時系列的に多重で
きる）して伝送路（バス）１４に送出できる。子装置１
６−１は伝送されてきた多重情報（データ）から、必要
な情報（データ）を分離して受信することができる。
【００２８】
【発明の効果】以上説明したように本発明は、タイミン
グ情報（伝送路使用要求信号）が複数個同時に発生した
場合にも、データを廃棄することなく、ビット毎時分割
ですべてのデータを伝送できる効果がある。さらに、優
先順位を循環的に変化させることでデータの偏りを少な
くできる効果もある。
グ情報（伝送路使用要求信号）が複数個同時に発生した
場合にも、データを廃棄することなく、ビット毎時分割
ですべてのデータを伝送できる効果がある。さらに、優
先順位を循環的に変化させることでデータの偏りを少な
くできる効果もある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミングチャートである。
【図３】本発明の関連するデータ伝送システムのブロッ
ク図である。
ク図である。
【図４】従来のデータ均等化調停回路の一例のブロック
図である。
図である。
１ イネーブル回路 ２ ＦＩＦＯ ３ タイミング情報検出部 ４ 均等化回路 ５ ＰＧ部 ６ アップ／ダウンカウンタ
Claims (5)
- 【請求項１】 一本の伝送路を共有する複数のデータ発
生源と、前記複数のデータ発生源からのデータを前記伝
送路を介して受信する複数の子装置を含むデータ伝送シ
ステムにおいて、前記複数のデータ発生源から同時にデ
ータ伝送のために前記伝送路の使用要求信号が発生した
場合に前記伝送路の使用要求信号を調停するデータ均等
化調停回路であって、前記同時に発生した前記伝送路の
使用要求信号に優先順位を付加する優先順位発生手段
と、前記複数のデータ発生源からのデータの持つ入力ク
ロックより周期の短い書き込みクロックを発生する書き
込みクロック発生手段と、前記書き込みクロックにより
前記優先順位に従って時分割で前記同時に発生した前記
伝送路の使用要求信号を一時格納する一時格納手段と、
前記一時格納手段から読み出された時分割の前記伝送路
の使用要求信号に従って前記複数のデータ発生源からの
データを時分割で前記伝送路に送り出す手段とを含むこ
とを特徴とするデータ均等化調停回路。 - 【請求項２】 前記優先順位発生手段が、順次前記優先
順位を変化する手段を含むことを特徴とする請求項１記
載のデータ均等化調停回路。 - 【請求項３】 前記同時に発生した前記伝送路の使用要
求信号の個数をｑ個としたときに、前記書き込みクロッ
クの周期を前記入力クロックの１／ｑに選ぶことを特徴
とする請求項１あるいは２記載のデータ均等化調停回
路。 - 【請求項４】 前記優先順位発生手段が、前記入力クロ
ックの１クロック毎に前記優先順位を循環的に変化させ
ることを特徴とする請求項１，２あるいは３記載のデー
タ均等化調停回路。 - 【請求項５】 前記一時格納手段が、ファーストインフ
ァーストアウト素子で構成されることを特徴とする請求
項１，２，３あるいは４記載のデータ均等化調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037314A JPH10240682A (ja) | 1997-02-21 | 1997-02-21 | データ均等化調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037314A JPH10240682A (ja) | 1997-02-21 | 1997-02-21 | データ均等化調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240682A true JPH10240682A (ja) | 1998-09-11 |
Family
ID=12494231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037314A Withdrawn JPH10240682A (ja) | 1997-02-21 | 1997-02-21 | データ均等化調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240682A (ja) |
-
1997
- 1997-02-21 JP JP9037314A patent/JPH10240682A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |