JPH10240676A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵ効率を向上させることができ，ソフト
ウェアの負担を減らすとともに，ハードウェアを縮小す
ることができるデータ転送回路を提供する。 【解決手段】 データ転送回路１０は，周辺機能の動作
終了を示す信号ＥＡ，ＥＢ，ＥＣをラッチするラッチ回
路１１，動作結果を格納する動作結果レジスタ１２，動
作結果レジスタ１２の内容をＲＡＭに格納する際のアド
レスを示す専用ポインティングレジスタ１３，動作終了
信号ＥＡ，ＥＢ，ＥＣに対応する専用ポインティングレ
ジスタ１３を選択するセレクタ１４，動作終了信号Ｅ
Ａ，ＥＢ，ＥＣに対応する動作結果レジスタ１２を選択
するセレクタ１５，ラッチ回路１１の出力信号が入力さ
れるＯＲゲート１６，ＲＡＭアドレスバス又はセレクタ
１４の出力信号を選択するセレクタ１７，出力信号を選
択するセレクタ１８，１９，ＲＡＭ２０を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，データ転送回路に
係り，特に，中央処理装置（ＣＰＵ），その周辺Ｉ／Ｏ
機能及びデータを格納するメモリを含むマイクロコンピ
ュータシステムやマイクロプロセッサシステムに適用可
能なデータ転送回路に関する。

【０００２】

【従来の技術】マイクロコンピュータは，データ入出力
用の周辺装置を接続するインタフェースとして，各種周
辺Ｉ／Ｏを内蔵している。そして，マイクロコンピュー
タは，ＣＰＵ，その周辺Ｉ／Ｏ機能，及びメモリ間にお
いて，データ転送回路によって各種データの転送を行っ
ている。

【０００３】従来のこの種のデータ転送回路としては，
例えば特開平３−２１１６８７号に開示されたものがあ
る。このデータ転送回路１００は，図５に示すように，
中央処理装置（ＣＰＵ）１０１，割り込み制御部１０
２，プログラムメモリ１０３，スタック領域１０４を含
んだデータメモリ１０５，周辺部１０６，データバス１
０７等から構成されている。

【０００４】まず，周辺部１０６においてある処理が終
了すると，周辺部１０６は割り込み制御部１０２に対し
て割り込み信号を出力する。割り込み制御部１０２は，
それが許可されていればＣＰＵ１０１に対し割り込み要
求信号を出力し，ＣＰＵ１０１はこの割り込み要求信号
を受理すると，プログラムの実行を中断し，スタック領
域１０４に現在のプログラムアドレス，演算レジスタ，
制御レジスタ，状態レジスタ等の各種レジスタを退避
し，割り込み処理プログラムを実行する。

【０００５】

【発明が解決しようとする課題】しかしながら，このよ
うな従来のデータ転送回路１００にあっては，周辺部１
０６の動作結果を割り込み処理により転送する場合，割
り込み処理プログラムの実行の前後で，現在のメインプ
ログラムの実行状態を示すプログラムアドレスや各種レ
ジスタの退避及び復帰が必要となる。また，割り込み処
理を実行している間は，メインプログラムは停止してい
るので，周辺部の増加とともに周辺部の動作結果の転送
処理が頻繁に発生すると，ＣＰＵ効率が低下してくる。
特に，大量のデータを周辺部で連続的に処理する場合，
前処理結果を保存するため割り込み処理プログラム実行
の増加や複数の退避レジスタを設けるなどして対応しな
ければならず，ソフトウェア，ハードウェアの負担が増
大するという問題点があった。

【０００６】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたのもであり，本発明の第１の
目的は，ＣＰＵ効率を向上させることができ，ソフトウ
ェアの負担を減らすとともに，ハードウェアを縮小する
ことが可能な，新規かつ改良されたデータ転送回路を提
供することである。

【０００７】また，本発明の第２の目的は，ハードウェ
ア上でデータ転送を処理することにより，メインプログ
ラムの実行が割り込みなどで中断される頻度を減じるこ
とにより，ＣＰＵ効率を向上させることが可能な，新規
かつ改良されたデータ転送回路を提供することである。

【０００８】さらに，本発明の第３の目的は，周辺機器
のメモリに対するアクセスがハードウェア上で行われる
ため，アクセス制御用のプログラムが省略でき，ソフト
ウェアの負担を軽減できる，新規かつ改良されたデータ
転送回路を提供することである。

【０００９】さらにまた，本発明の第４の目的は，周辺
機器とメモリ間で大量のデータを頻繁にやりとりする場
合であっても，最小限のレジスタで処理可能にしてハー
ドウェア資源を節約することが可能な，新規かつ改良さ
れたデータ転送回路を提供することである。

【００１０】さらにまた，本発明の第５の目的は，周辺
機器とメモリ間での一連続動作を一回の割り込み処理で
可能にすることにより，ＣＰＵ効率をさらに向上させ，
また大量のデータの処理を効率的に行うことが可能な，
新規かつ改良されたデータ転送回路を提供することであ
る。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，請求項１に記載の発
明のように，データを格納するメモリと該メモリに対し
てアクセスするプロセッサの周辺機能を処理する周辺機
能部との間においてデータ転送を実行するデータ転送回
路であって，周辺機能部の動作結果の内容をメモリに格
納する格納先アドレスを指定する周辺機能専用ポインテ
ィングレジスタを備えたことを特徴とするデータ転送回
路が提供される。

【００１２】さらに，上記データ転送回路に，例えば請
求項２に記載のように，周辺機能部の動作結果を一時的
に保持する動作結果レジスタを備えてもよい。

【００１３】また，動作結果レジスタを，例えば請求項
３に記載の発明のように，周辺機能部の動作終了信号に
より，周辺機能専用ポインティングレジスタが指定する
前記メモリのアドレスにデータを書き込むようにしても
よい。

【００１４】また，周辺機能専用ポインティングレジス
タ及び前記動作結果レジスタを，例えば請求項４に記載
の発明のように，少なくとも前記周辺機能部に対応する
数だけ設けてもよい。

【００１５】さらに，上記データ転送回路に，例えば請
求項５に記載の発明のように，メモリにデータ転送を行
う周辺機能部に応じた周辺機能専用ポインティングレジ
スタ及び動作結果レジスタを選択するセレクタを備えて
もよい。

【００１６】さらに，上記データ転送回路に，例えば請
求項６に記載の発明のように，周辺機能部の動作結果の
内容をメモリに格納する格納先アドレスの終了アドレス
を指定する周辺機能専用終了ポインティングレジスタを
備えてもよい。

【００１７】また，本発明の第２の観点によれば，請求
項７に記載の発明のように，データを格納するメモリと
該メモリに対してアクセスするプロセッサの周辺機能を
処理する周辺機能部との間においてデータ転送を実行す
るデータ転送回路であって，メモリに格納されている出
力データの先頭アドレスを指定する周辺機能専用ポイン
ティングレジスタとを備えたことを特徴とするデータ転
送回路が提供される。

【００１８】さらに，上記データ転送回路に，例えば請
求項８に記載の発明のように，周辺機能専用ポインティ
ングレジスタに指定されて読み出された出力データを一
時的に保持する出力レジスタを備えてもよい。

【００１９】また，出力レジスタに，例えば請求項９に
記載の発明のように，次回に保持する出力データを一時
的に保持するバッファレジスタを備えてもよい。

【００２０】さらに，出力レジスタを，例えば請求項１
０に記載の発明のように，周辺機能部の動作終了信号に
より，周辺機能専用ポインティングレジスタが指定する
メモリのアドレスからデータを読み出すようにしてもよ
い。

【００２１】また，バッファレジスタを，例えば請求項
１１に記載の発明のように，周辺機能部の動作終了信号
により，周辺機能専用ポインティングレジスタが指定す
るメモリのアドレスからデータを読み出すようにしても
よい。

【００２２】また，周辺機能専用ポインティングレジス
タ及び出力レジスタを，例えば請求項１２に記載の発明
のように，少なくとも周辺機能部に対応する数だけ設け
てもよい。

【００２３】さらに，上記データ転送回路に，例えば請
求項１３に記載の発明のように，メモリにデータ転送を
行う周辺機能部に応じた周辺機能専用ポインティングレ
ジスタ及び出力レジスタを選択するセレクタを備えても
よい。

【００２４】さらに，上記データ転送回路に，例えば請
求項１４に記載の発明のように，周辺機能専用ポインテ
ィングレジスタの終了アドレスを指定する周辺機能専用
終了ポインティングレジスタを備えてもよい。

【００２５】さらに，上記データ転送回路には，例えば
請求項１５に記載の発明のように，周辺機能専用ポイン
ティングレジスタ出力と周辺機能専用終了ポインティン
グレジスタ出力とを比較するコンパレータを備えてもよ
く，そのコンパレータにより周辺機能専用ポインティン
グレジスタ出力と周辺機能専用終了ポインティングレジ
スタ出力が一致すると，プロセッサに割り込み要求信号
を出力するようにしてもよい。

【００２６】また，周辺機能専用ポインティングレジス
タを，例えば請求項１６に記載の発明のように，カウン
タ回路とし，その周辺機能専用ポインティングレジスタ
の動作が終了するごとにインクリメントまたはデクリメ
ントされるようにしてもよい。

【００２７】

【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかるデータ転送回路の実施の形態につい
て詳細に説明する。

【００２８】本発明に係るデータ転送回路１０（３０，
４０）は，図１に示すように，データを格納するＲＯＭ
１やＲＡＭ２などのメモリ３と，メモリ３に対してアク
セス動作するＣＰＵなどのプロセッサ４と，そのプロセ
ッサ４の周辺機能を処理する周辺機能部５Ａ，５Ｂ，５
Ｃ，…とを備えたデータ処理環境に適用され，周辺機能
部５Ａ，５Ｂ，５Ｃ，…とメモリ３との間に配されてデ
ータ転送を効率的に処理するためのものである。

【００２９】図２は，本発明の第１の実施形態に係るデ
ータ転送回路の構成図である。図２に示すデータ転送回
路１０は，周辺機能部が３つ（Ａ，Ｂ，Ｃ）ある場合を
想定した装置に適用した例である。

【００３０】図２において，データ転送回路１０は，各
周辺機能部の動作終了を示す信号ＥＡ，ＥＢ，ＥＣをラ
ッチするラッチ回路１１と，各周辺機能部の動作結果を
格納する動作結果レジスタ１２と，動作結果レジスタ１
２の内容をＲＡＭに格納する際の格納先（アドレス）を
示す専用レジスタＰＲＡ，ＰＲＢ，ＰＲＣからなる専用
ポインティングレジスタ１３を備えている。さらにセレ
クタ１４は，発生する動作終了信号ＥＡ，ＥＢ，ＥＣに
応じてラッチされた周辺機能部に対応する専用ポインテ
ィングレジスタ１３を選択するものであり，セレクタ１
５は，発生する動作終了信号ＥＡ，ＥＢ，ＥＣに応じて
ラッチされた周辺機能部に対応する動作結果レジスタ１
２を選択するものである。なお，ラッチ回路１１の出力
信号はＯＲゲート１６を介してセレクタ１９に出力され
る。また，セレクタ１７は，ＲＡＭアクセス要求信号に
よりＲＡＭアドレスバス又はセレクタ１４の出力信号を
選択するものであり，セレクタ１８は，ＲＡＭアクセス
要求信号によりデータバス又はセレクタ１５の出力信号
を選択するものであり，セレクタ１９，ＲＡＭアクセス
要求信号によりＲＡＭ書き込み信号又はＯＲゲート１６
の出力信号を選択するものである。またＲＡＭ２０のア
ドレス端子（Ａ）には，セレクタ１７の出力が接続さ
れ，データ入力端子（Ｏ）には，セレクタ１８の出力が
接続され，書込信号端子ＷＲには，セレクタ１９の出力
がそれぞれ接続されている。

【００３１】上記専用ポインティングレジスタ１３は，
周辺機能専用ポインティングレジスタであり，カウンタ
回路により構成される。

【００３２】以下，上述のように構成されたデータ転送
回路１０の動作を説明する。

【００３３】いま，周辺機能Ａが連続して動作する場合
を考える。

【００３４】周辺機能Ａが１回目の動作を終了すると，
動作結果を動作結果レジスタＲＡに格納し，動作終了信
号ＥＡを出力し，２回目の動作に入る。周辺機能の動作
終了を示す信号ＥＡが，ラッチ回路１１に保持される
と，セレクタ１４，１５により周辺機能Ａの専用ポイン
ティングレジスタＰＲＡと動作結果レジスタＲＡがそれ
ぞれ選択され，ＯＲゲート１６をセットする。この専用
ポインティングレジスタＰＲＡには，あらかじめ周辺機
能Ａの動作結果レジスタＲＡの内容をＲＡＭ２０に格納
する際の先頭アドレスをセットしておく。

【００３５】ここで，メインプログラムからのＲＡＭア
クセスの要求がなければ，セレクタ１７，１８，１９に
よりＲＡＭ２０のアドレスに専用ポインティングレジス
タＰＲＡ，書込みデータに動作結果レジスタＲＡがそれ
ぞれ選択され，動作結果レジスタＲＡの内容がＲＡＭ２
０に書き込まれる。

【００３６】書込みが終了すると，ラッチ回路１１はリ
セットされ，専用ポインティングレジスタＰＲＡはイン
クリメントされ，次の動作終了を待つ。

【００３７】上述した動作は，動作結果レジスタ１２の
内容をＲＡＭ２０に転送するもので，割り込み動作によ
りソフトウェアで転送を行うものではなく，全てハード
ウェアで行うものである。このように，第１の実施形態
に係るデータ転送回路１０によれば，ＲＡＭアクセスを
全てハードウェアで行うので，動作結果を頻繁に更新す
るような周辺機能や非常に多くの周辺機能を持つマイク
ロコンピュータ及びマイクロプロセッサに適用すると以
下のような効果を得ることができる。

【００３８】すなわち，メインプログラムは割り込みな
どに中断されることなく実行することができるため，Ｃ
ＰＵ効率が向上する。

【００３９】また，周辺機器の動作結果を単純にＲＡＭ
に転送するようなプログラムは不要となり，したがって
ソフトウェアの負担を減らすことができる。

【００４０】また，一般に周辺機器の動作結果が頻繁に
更新される場合，その分多くの動作結果レジスタを持つ
必要があるが，本データ転送回路１０にあっては，その
必要がなくハードウェア資源を縮小することができる。

【００４１】さらに，周辺機器の動作結果を単純にＲＡ
Ｍに転送する場合にも，割り込み動作を実行することな
く実現できるため，従来のようにスタック領域に現プロ
グラムアドレスや各種レジスタを退避する必要がなく，
重要度の高い処理を高速でかつ優先して行うことができ
る。

【００４２】図３は，本発明の第２の実施形態に係るデ
ータ転送回路の構成図である。図３に示すデータ転送回
路は，周辺機能部が３つ（Ａ，Ｂ，Ｃ）ある場合を想定
した装置に適用した例である。なお，本実施形態に係る
データ転送回路の説明にあたり上記図１に示すデータ転
送回路と同一構成部分には同一符号を付することにより
重複説明を省略することにする。

【００４３】図３において，このデータ転送回路３０
は，不図示の周辺機能部への出力データを格納する出力
レジスタＯＲＡ，ＯＲＢ，ＯＲＣからなる出力レジスタ
３１と，次の出力データを格納するバッファレジスタＢ
ＲＡ，ＢＲＢ，ＢＲＣからなるバッファレジスタ３３を
備えている。ラッチ回路１１は，周辺機能部の動作終了
を示す信号ＥＡ，ＥＢ，ＥＣをラッチするものであり，
ＡＮＤゲート３２は，そのラッチ回路１１の出力により
バッファレジスタ３３からの出力を出力レジスタ３１に
ロードするものである。また，セレクタ３４は，ラッチ
回路１１の出力によりバッファレジスタ３３を選択する
ものである。さらに，専用ポインティングレジスタ１３
は，この実施形態の場合には，次の次の出力データを格
納しているＲＯＭ／ＲＡＭ３８の先頭（アドレス）を示
すものであり，セレクタ１４は，発生する動作終了信号
ＥＡ，ＥＢ，ＥＣに対応する専用ポインティングレジス
タ１３を選択するものである。そして，セレクタ３５
は，ＲＯＭ／ＲＡＭアクセス要求信号によりＲＯＭ／Ｒ
ＡＭアドレスバスかセレクタ１４の出力かを選択するも
のであり，セレクタ３６は，ＲＯＭ／ＲＡＭアクセス要
求信号によりＲＯＭ／ＲＡＭの出力データをデータバス
への出力又はセレクタ３４への出力を選択するものであ
り，セレクタ３７は，ＲＯＭ／ＲＡＭアクセス要求信号
によりＲＯＭ／ＲＡＭ読み出し信号又はラッチ回路１１
の出力信号が入力されるＯＲゲート１６の出力信号を選
択するものである。また，ＲＯＭ／ＲＡＭ３８のアドレ
ス端子（Ａ）にはセレクタ３５の出力が接続され，その
データ出力端子（Ｏ）にはセレクタ３６の入力が接続さ
れ，その出力イネーブル（ＯＥ：Ｏｕｔｐｕｔ Ｅｎａ
ｂｌｅ）端子ＯＥにはセレクタ３７の出力がそれぞれ接
続されて，いる。出力イネーブル（ＯＥ：Ｏｕｔｐｕｔ
Ｅｎａｂｌｅ）端子＊ＯＥにそれぞれ接続されてい
る。

【００４４】上記専用ポインティングレジスタ１３は，
本実施形態では，次の次の出力データを格納しているＲ
ＯＭ／ＲＡＭ３８の先頭（アドレス）を指定する周辺機
能専用ポインティングレジスタであり，カウンタ回路に
より構成される。

【００４５】以下，上述のように構成されたデータ転送
回路３０の動作を説明する。

【００４６】いま，周辺機能Ａが連続してデータを出力
する場合を考える。

【００４７】周辺機能Ａが１回目のデータ出力動作で出
力レジスタＯＲＡのデータを出力すると，動作終了信号
ＥＡを出力する。

【００４８】周辺機能の動作終了を示す信号ＥＡが，ラ
ッチ回路１１に保持されると，セレクタ１４により周辺
機能Ａの専用ポインティングレジスタＰＲＡが選択さ
れ，ＯＲゲート１６をセットし，さらにバッファレジス
タＢＲＡの内容をＡＮＤゲート３２を通して出力レジス
タＯＲＡにロードする。

【００４９】この際，このバッファレジスタＢＲＡに
は，２回目の出力データが格納され，専用ポインティン
グレジスタＰＲＡには３回目以降の出力データが格納し
てあるＲＯＭ／ＲＡＭ３８の先頭アドレスをあらかじめ
セットしておく。

【００５０】ここで，メインプログラムからＲＯＭ／Ｒ
ＡＭアクセスの要求がなければ，専用ポインティングレ
ジスタＰＲＡをアドレスとするデータがＲＯＭ／ＲＡＭ
３８から出力され，セレクタ３６を通り対応するバッフ
ァレジスタ３３（ここでは，ＢＲＡ）に書き込まれる。

【００５１】書込みが終了すると，ラッチ回路１１はリ
セットされ，専用ポインティングレジスタＰＲＡはイン
クリメントされ，次の動作終了を待つ。

【００５２】上述した動作は，ＲＯＭ／ＲＡＭ３８の内
容を出力レジスタ３１に転送するもので，割り込み動作
によりソフトウェアで転送を行うものではなく，全てハ
ードウェアで行うものである。このように，第２の実施
形態に係るデータ転送回路３０では，ＲＡＭアクセスを
全てハードウェアで行うので，大量のデータを連続して
出力するような周辺機能や非常に多くの周辺機能を持つ
マイクロコンピュータ及びマイクロプロセッサに適用す
ると以下のような効果を得ることができる。

【００５３】すなわち，メインプログラムは割り込みな
どに中断されることなく実行することができるためＣＰ
Ｕ効率が向上する。

【００５４】また，大量のデータを転送する場合，１デ
ータを転送する毎に出力データセットする必要がなくソ
フトウェアの負担を減らすことができる。

【００５５】さらに，大量のデータを転送する場合，バ
ッファレジスタを多く持つ必要がないため，ハードウェ
ア資源を縮小することができる。

【００５６】図４は，本発明の第３の実施形態に係るデ
ータ転送回路の一部を示した構成図である。本実施形態
は，周辺機能部が３つ（Ａ，Ｂ，Ｃ）ある場合を想定し
た装置に適用した例であり，図４は，上記図１〜図３に
示す専用ポインティングレジスタ部分に，周辺機能専用
終了ポインティングレジスタ及び一致回路を付加したも
のである。

【００５７】図４において，周辺機能専用レジスタ４０
は，動作結果レジスタ１２の内容をＲＡＭ２０に格納す
る際の格納先（アドレス）を指定し，又は次々の出力デ
ータを格納しているＲＯＭ／ＲＡＭ３８の先頭（アドレ
ス）を指定する専用ポインティングレジスタ（ＰＲＡ，
ＰＲＢ，ＰＲＣ）４１〜４３と，ＲＯＭあるいはＲＡＭ
アクセスの終了アドレスを格納する周辺機能専用終了ポ
インティングレジスタ（ＥＰＲＡ，ＥＰＲＢ，ＥＰＲ
Ｃ）４４〜４６と，専用ポインティングレジスタ（ＰＲ
Ａ，ＰＲＢ，ＰＲＣ）４１〜４３と周辺機能専用終了ポ
インティングレジスタ（ＥＰＲＡ，ＥＰＲＢ，ＥＰＲ
Ｃ）４４〜４６とを比較し，一致があると割り込み要求
信号を出力する一致回路（ＣＯＭＰ）４７〜４９（比較
手段）とから構成される。

【００５８】以下，上述のように構成されたデータ転送
回路の周辺機能専用レジスタ４０の動作を説明する。

【００５９】いま，周辺機能Ａが連続して動作する場合
を考える。

【００６０】周辺機能Ａの専用ポインティングレジスタ
（ＰＲＡ）４１出力と，ＲＯＭあるいはＲＡＭアクセス
の終了アドレスを格納する周辺機能専用終了ポインティ
ングレジスタ（ＥＰＲＡ）４４出力とは，一致回路（Ｃ
ＯＭＰ）４７により常に比較されている。ここで，専用
ポインティングレジスタ（ＰＲＡ）４１は，カウンタ回
路構成となっており動作が終了する毎にインクリメント
される。

【００６１】連続動作により専用ポインティングレジス
タ（ＰＲＡ）４１がインクリメントされ，周辺機能専用
終了ポインティングレジスタ（ＥＰＲＡ）４４出力に一
致すると，一致回路（ＣＯＭＰ）４７はプロセッサに割
り込み要求信号を出力する。

【００６２】以上説明したように，第３の実施形態に係
るデータ転送回路は，専用ポインティングレジスタ（Ｐ
ＲＡ，ＰＲＢ，ＰＲＣ）４１〜４３に，周辺機能専用終
了ポインティングレジスタ（ＥＰＲＡ，ＥＰＲＢ，ＥＰ
ＲＣ）４４〜４６及び一致回路（ＣＯＭＰ）４７〜４９
を設けたことにより，周辺機能のための定められたＲＯ
ＭあるいはＲＡＭのメモリ領域を超えたアクセスを防ぐ
ことができる。

【００６３】また，本実施形態では，周辺機能の動作終
了毎に割り込みが発生するのではなく，一つの連続動作
終了の時点で割り込みが発生するので，前記第１の実施
形態の動作処理や前記第２の実施形態による出力データ
の更新は一連続動作に１回の割り込み処理で行うことが
できる。そのため，ＣＰＵ効率も良く，さらに大量のデ
ータを一つ又は複数の束として取り扱うことができる。

【００６４】以上，添付図面を参照しながら，本発明に
かかるデータ転送回路の好適な実施形態について説明し
たが，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。

【００６５】例えば，上記各実施形態に係るデータ転送
回路では，周辺機能専用ポインティングレジスタは，動
作終了後インクリメントするようにしているが，これは
周辺機能専用ポインティングレジスタをアップカウンタ
回路構成にした場合であり，ダウンカウンタ回路により
構成してもよい。この場合，周辺機能専用ポインティン
グレジスタは，周辺機能の動作終了後デクリメントされ
る。

【００６６】また，上記各実施形態では，メモリとし
て，例えばＤＲＡＭを用いることができるが，データア
クセスを行うメモリであればすべて適用可能であり，プ
ログラム格納用としてＥＥＰＲＯＭやフラッンュメモリ
等を用いることも可能である。また，プログラムを実行
できるものであればどのようなプロセッサであってもよ
い。

【００６７】さらに，上記データ転送回路を構成するレ
ジスタや，セレクタ，ゲート回路の数，種類接続状態な
どは前述した上述の実施形態に限られないことは言うま
でもない。

【００６８】

【発明の効果】以上説明したように，本発明に係るデー
タ転送回路では，周辺機能部の動作結果の内容をメモリ
に格納する格納先アドレスを指定する周辺機能専用ポイ
ンティングレジスタと，周辺機能専用ポインティングレ
ジスタの終了アドレスを指定する周辺機能専用終了ポイ
ンティングレジスタとを備えて構成したので，ＣＰＵ効
率を向上させることができ，ソフトウェアの負担を減ら
すとともに，ハードウェアを縮小することができる。ま
た，周辺機器の動作結果を単純にＲＡＭに転送する場合
にも割り込み動作を実行することなく実現できるため，
スタック領域に現プログラムアドレスや各種レジスタを
退避する必要がなく，重要度の高い処理を高速でかつ優
先して行うことができる。

【００６９】また，本発明に係るデータ転送回路では，
次の出力データが格納されているメモリの先頭アドレス
を指定する周辺機能専用ポインティングレジスタと，周
辺機能専用ポインティングレジスタの終了アドレスを指
定する周辺機能専用終了ポインティングレジスタとを備
えて構成したので，大量のデータを転送する場合，１デ
ータを転送する毎に出力データセットする必要がないた
めソフトウェアの負担を減らすことができ，またバッフ
ァレジスタを多く持つ必要がないためハードウェアを縮
少することができる。

【００７０】さらに，本発明に係るデータ転送回路で
は，周辺機能専用ポインティングレジスタ出力と周辺機
能専用終了ポインティングレジスタ出力を比較する比較
手段を備え，比較手段により周辺機能専用ポインティン
グレジスタ出力と周辺機能専用終了ポインティングレジ
スタ出力が一致すると，プロセッサに割り込み要求信号
を出力するように構成したので，出力データの更新を，
一連続動作に１回の割り込み処理で行うことができ，Ｃ
ＰＵ効率をさらに上げることができ，より大量のデータ
を一つ又は複数の束として取り扱うことができる。

【図面の簡単な説明】

【図１】図１は，本発明にかかるデータ転送回路の概略
的な構成を示す概略的なブロック図である。

【図２】図２は，本発明を適用した第１の実施形態に係
るデータ転送回路の構成を示す概略的な回路図である。

【図３】図３は，本発明を適用した第２の実施形態に係
るデータ転送回路の構成を示す概略的な回路図である。

【図４】図４は，本発明を適用した第３の実施形態に係
るデータ転送回路の専用ポインティングレジスタの構成
を示す概略的なブロック図である。

【図５】図５は，従来のデータ転送回路の構成を示す概
略的なブロック図である。

【符号の説明】

１０，３０ データ転送回路 １１，１６ ラッチ回路 １２ 動作結果レジスタ １３，４０，４１，４２，４３ 専用ポインティン
グレジスタ １４，１５，１７，１８，３４，３５，３６，３７
セレクタ ２０ ＲＡＭ（メモリ） ３１ 出力レジスタ ３２ ＡＮＤゲート ３３ バッファレジスタ ３８ ＲＯＭ／ＲＯＭ（メモリ） ４４，４５，４６ 周辺機能専用終了ポインティン
グレジスタ ４７，４８，４９ 一致回路（比較手段）

Claims (16)

【特許請求の範囲】
1. 【請求項１】 データを格納するメモリと前記メモリに
   対してアクセスするプロセッサの周辺機能を処理する周
   辺機能部との間においてデータ転送を実行するデータ転
   送回路であって，前記周辺機能部の動作結果の内容を前
   記メモリに格納する格納先アドレスを指定する周辺機能
   専用ポインティングレジスタを備えたことを特徴とす
   る，データ転送回路。
2. 【請求項２】 さらに，前記周辺機能部の動作結果を一
   時的に保持する動作結果レジスタを備えたことを特徴と
   する，請求項１に記載のデータ転送回路。
3. 【請求項３】 前記動作結果レジスタは，前記周辺機能
   部の動作終了信号により，前記周辺機能専用ポインティ
   ングレジスタが指定する前記メモリのアドレスにデータ
   を書き込むことを特徴とする，請求項２に記載のデータ
   転送回路。
4. 【請求項４】 前記周辺機能専用ポインティングレジス
   タ及び前記動作結果レジスタは，少なくとも前記周辺機
   能部に対応する数だけ設けられることを特徴とする，請
   求項２又は３に記載のデータ転送回路。
5. 【請求項５】 さらに，前記メモリにデータ転送を行う
   前記周辺機能部に応じた前記周辺機能専用ポインティン
   グレジスタ及び前記動作結果レジスタを選択するセレク
   タを備えたことを特徴とする，請求項２，３又は４のい
   ずれかに記載のデータ転送回路。
6. 【請求項６】 さらに，前記周辺機能部の動作結果の内
   容を前記メモリに格納する格納先アドレスの終了アドレ
   スを指定する周辺機能専用終了ポインティングレジスタ
   を備えたことを特徴とする，請求項１，２，３，４又は
   ５のいずれかに記載のデータ転送回路。
7. 【請求項７】 データを格納するメモリと前記メモリに
   対してアクセスするプロセッサの周辺機能を処理する周
   辺機能部との間においてデータ転送を実行するデータ転
   送回路であって，前記メモリに格納されている出力デー
   タの先頭アドレスを指定する周辺機能専用ポインティン
   グレジスタとを備えたことを特徴とする，データ転送回
   路。
8. 【請求項８】 さらに，前記周辺機能専用ポインティン
   グレジスタに指定されて読み出された前記出力データを
   一時的に保持する出力レジスタを備えたことを特徴とす
   る，請求項７に記載のデータ転送回路。
9. 【請求項９】 前記出力レジスタは，次回に保持する出
   力データを一時的に保持するバッファレジスタを備えて
   いることを特徴とする，請求項８に記載のデータ転送回
   路。
10. 【請求項１０】 前記出力レジスタは，前記周辺機能部
    の動作終了信号により，前記周辺機能専用ポインティン
    グレジスタが指定する前記メモリのアドレスからデータ
    を読み出すことを特徴とする，請求項８又は９に記載の
    データ転送回路。
11. 【請求項１１】 前記バッファレジスタは，前記周辺機
    能部の動作終了信号により，前記周辺機能専用ポインテ
    ィングレジスタが指定する前記メモリのアドレスからデ
    ータを読み出すことを特徴とする，請求項９又は１０に
    記載のデータ転送回路。
12. 【請求項１２】 前記周辺機能専用ポインティングレジ
    スタ及び前記出力レジスタは，少なくとも前記周辺機能
    部に対応する数だけ設けられることを特徴とする，請求
    項８，９，１０又は１１のいずれかに記載のデータ転送
    回路。
13. 【請求項１３】 さらに，前記メモリにデータ転送を行
    う前記周辺機能部に応じた前記周辺機能専用ポインティ
    ングレジスタ及び前記出力レジスタを選択するセレクタ
    を備えたことを特徴とする，請求項８，９，１０，１１
    又は１２のいずれかに記載のデータ転送回路。
14. 【請求項１４】 さらに，前記周辺機能専用ポインティ
    ングレジスタの終了アドレスを指定する周辺機能専用終
    了ポインティングレジスタを備えたことを特徴とする，
    請求項８，９，１０，１１，１２又は１３のいずれかに
    記載のデータ転送回路。
15. 【請求項１５】 さらに，前記周辺機能専用ポインティ
    ングレジスタ出力と前記周辺機能専用終了ポインティン
    グレジスタ出力とを比較するコンパレータを備え，前記
    コンパレータにより前記周辺機能専用ポインティングレ
    ジスタ出力と前記周辺機能専用終了ポインティングレジ
    スタ出力が一致すると，前記プロセッサに割り込み要求
    信号を出力することを特徴とする，請求項６又は１４に
    記載のデータ転送回路。
16. 【請求項１６】 前記周辺機能専用ポインティングレジ
    スタは，カウンタ回路であり，その周辺機能専用ポイン
    ティングレジスタの動作が終了するごとにインクリメン
    トまたはデクリメントされることを特徴とする，請求項
    １，２，３，４，５，６，７，８，９，１０，１１，１
    ２，１３，１４又は１５のいずれかに記載のデータ転送
    回路。