JPH10233513A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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JPH10233513A
JPH10233513A JP5384297A JP5384297A JPH10233513A JP H10233513 A JPH10233513 A JP H10233513A JP 5384297 A JP5384297 A JP 5384297A JP 5384297 A JP5384297 A JP 5384297A JP H10233513 A JPH10233513 A JP H10233513A
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract

(57)【要約】 【課題】 高耐圧化と大電力化を満足する構造を有する
トランジスタを絶縁表面上に形成する構成を提供する。 【解決手段】 絶縁基板１０１上に突起部を有する半導
体層１０２が形成され、前記半導体層１０２の突起部の
上部にソース領域１０３が形成され、下部にはドレイン
領域１０４が形成され、ドレイン領域１０４とチャネル
形成領域１０７との界面の面積は、ソース領域１０３と
チャネル領域１０７との界面の面積よりも広くなってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
大電力を扱うのに適する絶縁表面上に形成される絶縁ゲ
イト型の電界効果トランジスタの構成に関する。またそ
の作製方法に関する。
【０００２】
【従来の技術】近年、石英基板やガラス基板上に成膜さ
れた珪素薄膜を利用してトランジスタを作製する技術が
研究されている。また一部では商品化されている。この
トランジスタは、薄膜トランジスタやＴＦＴと称されて
いる。
【０００３】ＴＦＴが研究されているのは、液晶表示装
置に利用するためである。これは、マトリクス状に配置
された多数の画素の一つ一つにＴＦＴをスイッチング素
子として配置し、画素電極に保持させる電荷をＴＦＴに
より制御する構成を有している。
【０００４】また、さらに進んだ構成として、アクティ
ブマトリクス回路以外に該回路を駆動するための周辺駆
動回路をもＴＦＴで構成し、さらに集積度を高めた構成
も知られている。
【０００５】また、周辺駆動回路以外に、画像情報取り
扱う回路や外部との情報をやり取りするための回路を薄
膜トランジスタで構成することも考えられている。
【０００６】
【発明が解決しようとする課題】近年、モバイルコンピ
ュータと称されるような携帯型の情報処理端末が発達し
てきている。この携帯型の情報処理端末には、薄膜ディ
スプレイ（フラットパネルディスプレイとも称される）
が搭載され、さらに小型軽量化を図るためにこのディス
プレイと同一基板上に各種回路を集積化させたものが理
想となる。
【０００７】情報処理端末には、当然のことながら、外
部との情報のやり取りをするための回路が必要になる。
そして、外部に情報を送り出す回路には、それなりの電
力を扱うことが必要とされる。
【０００８】例えば、一般的に情報のやり取りは電話回
線を介して行われることになるが、電話回線に情報を送
り込む回路には、少なくとも数ｍＷ程度以上の出力でも
って信号を送り出すことができる素子が必要とされる。
【０００９】しかしながら、現状の薄膜トランジスタ
は、１０００Å程度以下というような薄膜半導体を用い
ており、大電力を扱うことができない。
【００１０】これは、以下のような理由による。 （１）電流の流れる断面積が小さく、発熱しやすい。 （２）基板に石英やガラス等の熱的に絶縁体と見なせる
材料が利用されており、放熱に難がある。 （３）大電力化した場合、チャネルとドレイン境界近傍
に加わる高電界の問題が顕在化する。
【００１１】上記の要因はそれぞれが互いに関係してい
る事項であるが、特に（３）の事項が重大な問題とな
る。
【００１２】即ち、発熱に関しては、基板の表面に放熱
用の絶縁層を設けたり、層間絶縁膜に高熱伝導性を有す
る材料を利用する等して対処することができるが、薄膜
を用いるという構造上の問題から、（３）の問題を回避
すること困難である。
【００１３】従来のＴＦＴの構造においては、ＬＤＤ
（ライトドープドレイン）領域やオフセットゲイト領域
というような高抵抗領域をチャネル形成領域とドレイン
領域との間に配置し、チャネル形成領域とドレイン領域
との間に形成される高電界を緩和させる構造が採用され
ている。
【００１４】しかし、この技術は、チャネル形成領域と
ドレイン領域との距離を離すことにより、電界を緩和す
るものであり、ソース／ドレイン間の抵抗を低減するこ
とに関しては不利な構造となる。
【００１５】即ち、耐圧を高めるために上述のＬＤＤ構
造やオフセットゲイト構造を採用すると、ソース／ドレ
イン間の抵抗の増加にともなう発熱量の増加、扱える電
力値の低下、高周波特性の低下といった問題が発生す
る。
【００１６】単結晶シリコンを利用したパワーＭＯＳＦ
ＥＴ等においては、基板の厚さ方向に電流が流れるよう
な構造を採用することにより、上述するような問題を解
決している。
【００１７】しかし、単結晶シリコンを利用したパワー
ＭＯＳＦＥＴを石英基板やガラス基板等の絶縁表面を有
する基板上に作製することはできない。（貼り付けたり
する方法もあるが、生産性に問題がある）
【００１８】本明細書で開示する発明は、上述した問題
点を解決する構成を構成を提供することを課題とする。
【００１９】
【課題を解決するための手段】本明細書で開示する発明
の一つは、絶縁表面を有する基板上に形成された薄膜半
導体と、該薄膜半導体上の一部に形成された凸状の半導
体領域と、を有し、前記薄膜半導体の表面と前記凸状の
半導体領域の側面とに連続したチャネル領域が形成され
ることを特徴とする。
【００２０】他の発明の構成は、絶縁表面を有する基板
上に形成された薄膜半導体と、該薄膜半導体上の一部に
形成された凸状の半導体領域と、を有し、前記凸状の半
導体領域の上部にソース領域が形成され、前記凸状の半
導体領域周囲の薄膜半導体領域にドレイン領域が形成さ
れていることを特徴とする。
【００２１】他の発明の構成は、絶縁表面を有する基板
上に形成された薄膜半導体と、該薄膜半導体上の一部に
形成された凸状の半導体領域と、を有し、前記薄膜半導
体の表面と前記凸状の半導体領域の側面とを利用してチ
ャネル領域が形成され、前記凸状の半導体領域の上部に
ソース領域が形成され、前記凸状の半導体領域周囲の薄
膜半導体領域にドレイン領域が形成され、チャネル領域
とソース領域との界面の長さより、チャネル領域とドレ
イン領域との界面の長さの方が長いことを特徴とする。
【００２２】他の発明の構成は、絶縁表面を有する基板
上に形成された薄膜半導体と、該薄膜半導体の一部に形
成された凸状の半導体領域と、を有し、前記凸状の半導
体領域の上部にソース領域が形成され、前記凸状の半導
体領域周囲の薄膜半導体領域にドレイン領域が形成さ
れ、前記凸状の半導体領域を利用して該領域の側面に自
己整合的にゲイト電極が形成され、前記凸状の半導体領
域の側面及び前記凸状の半導体領域が設けられた周囲の
前記薄膜半導体の表面にチャネルが形成されることを特
徴とする。
【００２３】他の発明の構成は、絶縁表面を有する基板
上に凸状の領域を形成する工程と、前記凸状の領域を覆
って非晶質半導体膜を成膜する工程と、加熱処理を施す
ことにより、非晶質珪素膜を結晶化させる工程と、前記
凸状の領域を利用して該領域の側面に自己整合的にゲイ
ト電極を形成する工程と、前記ゲイト電極をマスクとし
て導電型を付与する不純物元素のイオンを加速注入し、
前記凸状の領域の上部にソース領域と、前記半導体膜の
前記凸状の領域から離間した領域にドレイン領域とを自
己整合的に形成する工程と、を有することを特徴とす
る。
【００２４】
【発明の実施の形態】図１に本発明の実施の形態を示
す。図１（Ｂ）は、本明細書で開示する発明を利用した
Ｎチャネル型の薄膜トランジスタの上面図である。ま
た、図１（Ａ）は、図１（Ｂ）におけるＸ−Ｘ’面での
断面図である。
【００２５】図１（Ａ）において、絶縁基板または絶縁
表面を有する基板１０１上に凸状の半導体領域１０２が
形成されている。この半導体領域には、凸状の上部にソ
ース領域１０３、下部にドレイン領域１０４が形成され
ている。
【００２６】さらに、この凸状の半導体領域のを覆って
ゲイト絶縁膜１０５が形成され、このゲイト絶縁膜１０
５上の凸状のコーナー部にゲイト電極１０６が形成され
ている。
【００２７】ソース領域は凸状の半導体領域１０２の上
部１０３に形成されている。
【００２８】また、ドレイン領域は、凸状の領域から離
れた半導体膜の一部１０４に形成されている。
【００２９】また、凸状の半導体領域において、ゲイト
電極１０６に面した部分がチャネル形成領域１０７にな
る。
【００３０】チャネル領域は、凸状の半導体領域１０２
の側面と凸状の半導体領域の周囲に存在する半導体膜の
表面に形成される。
【００３１】図１（Ａ）に示す構成では、丁度Ｌ字状の
チャネルが形成される構造となる。
【００３２】ゲイト電極１０６は、凸状の半導体領域１
０２の側面を利用して自己整合的に形成される。この形
成方法は、ＭＯＳ型トランジスタのゲイト電極の側面に
形成される絶縁物であるサイドウォールの形成方法と基
本的に同じである。
【００３３】そして、ゲイト絶縁膜１０５、ゲイト電極
１０６上に層間絶縁膜１０８、１０９が形成され、これ
らの層間絶縁膜に開口を形成して、ソース電極１１０お
よびドレイン電極１１１、１１２が形成されている。
【００３４】以上のような構成のＴＦＴにおいて、電子
電流は矢印１１３、１１４で示すようにソース領域１０
３からガラス基板に向かって流れ、さらに途中で進行方
向を曲げてガラス基板に平行にドレイン領域１０４へと
流れる。この様子を上面からみたものが、図１（Ｂ）中
の矢印である。
【００３５】すなわち、図１（Ｂ）に示すように、電子
電流はソース領域からドレイン領域に向かって広がるよ
うにして流れる。これは、ドレイン領域１０４とチャネ
ル形成領域１０７との界面の長さが、ソース領域１０３
とチャネル形成領域１０７との界面の長さよりも長いた
めである。（またはその界面の面積が大きいためという
ことができる）
【００３６】このような構成とするこで、チャネル形成
領域１０７とドレイン領域１０４との間の電界集中を緩
和し、耐圧を上げることができる。
【００３７】また、大電流を流すことができる構造とで
きるので、大電力化することができる。
【００３８】このように、高耐圧化と大電力化を同時に
可能とする薄膜トランジスタを得ることができる。
【００３９】なお、耐圧性をさらに上げたい場合には、
チャネル形成領域とドレイン領域との間にＬＤＤ構造ま
たはオフセット構造を設けてもよい。
【００４０】この場合でも図１に示すような素子構造に
おいて、高耐圧化が図られているので、ＬＤＤ領域及び
オフセットゲイト領域の存在を大電力化および高速動作
化の妨げにならない程度のものとすることができる。
【００４１】
【実施例】
〔実施例１〕図２及び図３に本発明の薄膜トランジスタ
の作製工程を説明する。
【００４２】まず図２（Ａ）に示すように石英基板２０
１を用意し、その上に減圧熱ＣＶＤ法で非晶質珪素膜を
４００ｎｍの厚さに成膜し、それをパターニングするこ
とにより、２０３で示される凸状の領域を形成する。
【００４３】さらに減圧熱ＣＶＤ法により、非晶質珪素
膜２０２を５０ｎｍの厚さに成膜する。
【００４４】次にニッケル元素を重量換算で１００ｐｐ
ｍ含有したニッケル酢酸塩溶液をスピンコート法で塗布
し、２０４で示されるようにニッケル元素が表面に接し
て保持された状態を得る。
【００４５】こうして図２（Ａ）に示す状態を得る。
【００４６】次に加熱処理をする。この加熱処理は、常
圧の窒素雰囲気中において、６００℃、８時間の条件で
行う。この加熱処理における温度は、４５０℃〜１１０
０℃の温度範囲から選択することができる。
【００４７】この加熱処理において、非晶質珪素膜でな
る凸状の領域２０３と、その表面を覆って成膜された非
晶質珪素膜２０３は結晶化し、一体化する。この結晶化
は、ニッケル元素の作用により促進される。
【００４８】ニッケル以外には、白金、パラジウム、銅
等の珪素の結晶化を助長する金属元素を利用することが
できる。また、その導入方法としても、スパッタ法、ガ
ス吸着法、ＣＶＤ法、プラズマ処理、イオン注入法等を
利用することができる。
【００４９】こうして図２（Ｂ）に示すように、結晶性
珪素膜２０６の一部に結晶性珪素でなる凸状の領域２０
６が形成された状態が得られる。
【００５０】次にゲイト絶縁膜となる酸化珪素膜を５０
ｎｍの厚さに成膜し、さらに熱酸化を行い酸化珪素膜と
珪素膜との界面に熱酸化膜を２０ｎｍの厚さに成膜す
る。
【００５１】次に珪素膜とその表面に成膜された酸化珪
素膜とをパターニングして、図２（Ｃ）の珪素膜２０７
とその上の酸化珪素膜２０９とを得る。
【００５２】次にスパッタ法により図示しないアルミニ
ウム膜を８０００Åの厚さに成膜する。そしてＲＩＥ法
によるドライエッチングを行い、２１０と２１１で示さ
れるアルミニウムパターンを自己整合的に形成する。
【００５３】こうして図２（Ｃ）に示す状態を得る。
【００５４】次にプラズマドーピング法により、不純物
元素のドーピングを行う。ここでは、Ｎチャネル型の電
界効果トランジスタを作製するためにＰ（リン）イオン
のドーピングを行う。
【００５５】Ｐチャネル型の電界効果トランジスタを作
製するためにはＢ（ボロン）イオンのドーピングを行え
ばよい。
【００５６】この工程では、凸状の領域２０５の側面に
酸化珪素膜２０９を介して残存したアルミニウム膜２１
０と２１１とがマスクとなることにより、２１２、２１
３、２１４の領域にリンイオンが注入される。
【００５７】このリンイオンの注入された領域のうち、
２１３と２１４の領域がドレイン領域となる。また２１
２の領域がソース領域となる。（図２（Ｄ））
【００５８】次に、第１の層間絶縁膜２１５として、窒
化珪素膜または酸化珪素膜、もしくはそれらの積層を成
膜する。さらに第２の層間絶縁膜２１６として平坦化
膜、例えば酸化珪素膜や有機樹脂膜を成膜する。
【００５９】そして、コンタクトホールを形成し、ソー
ス電極２１９およびドレイン電極２１７、２１８を形成
する。本実施例ではアルミニウムを用いる。
【００６０】こうして、図３（Ｅ）で示すＴＦＴを得
る。
【００６１】なお、本実施例では石英基板を用いたが、
加熱温度によってはガラス基板を用いてもよい。また、
半導体層には結晶性珪素を用いたが、非晶質珪素を用い
てもよい。
【００６２】〔実施例２〕本実施例は、実施例１とは異
なる作製工程でもって、本明細書で開示する発明を利用
した薄膜トランジスタを作製する例を示す。
【００６３】図４に本実施例の作製工程を示す。本実施
例では、図４（Ａ）に示すように、まず非晶質珪素膜２
０２を成膜した後に非晶質珪素膜でなるパターン（凸状
のパターン）４０１を形成する。
【００６４】その後、ニッケル元素の導入を行い、さら
に加熱処理を施す。そして結晶性珪素膜２０６の一部に
凸状の領域２０５を有する状態を得る。（図４（Ｂ））
【００６５】後は、図２（Ｃ）及び図２（Ｄ）に示す作
製工程同じである。
【００６６】
【発明の効果】本明細書で開示した発明を利用すること
のより、チャネル形成領域とドレイン領域との間の電界
集中を緩和し、耐圧を上げることができる。さらに、ソ
ース／ドレイン間の抵抗を低減し、発熱量を抑え、大電
力化が可能となる。
【図面の簡単な説明】
【図１】 薄膜トランジスタの構成を示す図。
【図２】 薄膜トランジスタの作製工程の概略を示す
図。
【図３】 薄膜トランジスタの作製工程の概略を示す
図。
【図４】 薄膜トランジスタの他の作製工程を示す図。
【符号の説明】
１０１ 絶縁基板または絶縁表面を有する基板 １０２ 半導体層 １０３ ソース領域 １０４ ドレイン領域 １０５ ゲイト絶縁膜 １０６ ゲイト電極 １０７ 第１の層間絶縁膜 １０８ 第２の層間絶縁膜 １０９ ソース電極 １１０、１１１ ドレイン電極 １１２、１１３ 電流の流れ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面を有する基板上に形成された薄膜
    半導体と、 該薄膜半導体上の一部に形成された凸状の半導体領域
    と、 を有し、 前記薄膜半導体の表面と前記凸状の半導体領域の側面と
    に連続したチャネル領域が形成されることを特徴とする
    半導体装置。
  2. 【請求項２】絶縁表面を有する基板上に形成された薄膜
    半導体と、 該薄膜半導体上の一部に形成された凸状の半導体領域
    と、 を有し、 前記凸状の半導体領域の上部にソース領域が形成され、 前記凸状の半導体領域周囲の薄膜半導体領域にドレイン
    領域が形成されていることを特徴とする半導体装置。
  3. 【請求項３】絶縁表面を有する基板上に形成された薄膜
    半導体と、 該薄膜半導体上の一部に形成された凸状の半導体領域
    と、 を有し、 前記薄膜半導体の表面と前記凸状の半導体領域の側面と
    を利用してチャネル領域が形成され、 前記凸状の半導体領域の上部にソース領域が形成され、 前記凸状の半導体領域周囲の薄膜半導体領域にドレイン
    領域が形成され、 チャネル領域とソース領域との界面の長さより、チャネ
    ル領域とドレイン領域との界面の長さの方が長いことを
    特徴とする半導体装置。
  4. 【請求項４】絶縁表面を有する基板上に形成された薄膜
    半導体と、 該薄膜半導体の一部に形成された凸状の半導体領域と、 を有し、 前記凸状の半導体領域の上部にソース領域が形成され、 前記凸状の半導体領域周囲の薄膜半導体領域にドレイン
    領域が形成され、 前記凸状の半導体領域を利用して該領域の側面に自己整
    合的にゲイト電極が形成され、 前記凸状の半導体領域の側面及び前記凸状の半導体領域
    が設けられた周囲の前記薄膜半導体の表面にチャネルが
    形成されることを特徴とする半導体装置。
  5. 【請求項５】絶縁表面を有する基板上に凸状の領域を形
    成する工程と、 前記凸状の領域を覆って非晶質半導体膜を成膜する工程
    と、 加熱処理を施すことにより、非晶質珪素膜を結晶化させ
    る工程と、 前記凸状の領域を利用して該領域の側面に自己整合的に
    ゲイト電極を形成する工程と、 前記ゲイト電極をマスクとして導電型を付与する不純物
    元素のイオンを加速注入し、前記凸状の領域の上部にソ
    ース領域と、前記半導体膜の前記凸状の領域から離間し
    た領域にドレイン領域とを自己整合的に形成する工程
    と、 を有することを特徴とする半導体装置の作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014136636A1 (ja) * 2013-03-06 2017-02-09 住友化学株式会社 薄膜トランジスタ

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