JPH10233403A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウエハ表面ないしは導電層表面の影響を抑制
することができ、さらにはシート抵抗値の大きい導電層
を安定して形成することができる半導体装置ないしはそ
の製造方法を提供する。 【解決手段】 本発明にかかる注入抵抗素子（半導体装
置）の製造方法においては、半絶縁性ＧaＡs半導体基板
１の表面近傍部に第１のドーパントをイオン注入してド
ープ層を形成し、上記ドープ層にアニール処理を施し、
該ドープ層を活性化させることにより該ドープ層に導電
性を付与して導電層３を形成し、上記導電層３に、上記
イオン注入よりも低いエネルギでもって浅く第２のドー
パントをイオン注入し、該導電層３の上に、その表面の
少なくとも一部が外部に露出する薄い高抵抗層２を形成
することにより、表面状態の影響を受けにくい半導体装
置を製造することができ、かつシート抵抗の高い導電層
３を安定して形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、とくに表面準位の影響
を回避したり、高いシート抵抗を安定して形成したりす
ることができる、ダブルインプランテーション、斜めイ
オン注入等を用いた半導体装置の製造技術に関するもの
である。

【０００２】

【従来の技術】一般に、半導体基板に導電性部分（導電
層）を形成する場合、該半導体基板にp型又はn型のドー
パントをイオン注入してドープ層を形成し、次に該半導
体基板にアニール処理を施し、これにより該ドープ層を
活性化してこれに導電性をもたせ、該ドープ層を導電性
部分とするといった手法が広く用いられている。そし
て、この場合、ドーパントが注入された部分が導電性部
分となるので、該導電性部分は、ウエハ表面からドーパ
ントが注入された深さまでの厚みをもつ。つまり、この
状態においては、導電性部分は外部に露出している。

【０００３】

【発明が解決しようとする課題】そして、このように導
電性部分が外部に露出している半導体装置に対して、こ
の後種々の加工ないしは処理（ウエハプロセス）が施さ
れることになるが、かかるウエハプロセスにおいてウエ
ハ表面に保護膜を付けずに加工ないしは処理が施される
工程があると、該工程でウエハ表面ないしは導電性部分
表面がプラズマダメージを受けたり、該表面に自生酸化
物（native oxide）が生じたり、あるいは若干エッチン
グされたりすることがある。

【０００４】そして、ウエハ表面ないしは導電性部分の
表面にこのようなことが起こると、これによって該半導
体装置のデバイス特性に悪影響がでるといった問題があ
る。例えば、ＧaＡsＭＥＳＦＥＴのウエハプロセス等で
は、ゲートの脇のＧaＡs露出部分に惹起されるエッチン
グダメージ等が、該ＦＥＴのＤＣ特性等の変動の原因に
なる。これは、イオン注入によって形成された導電性部
分がウエハ表面で露出していることが一因である。

【０００５】ところで、かかる半導体装置においては、
導電性部分のシート抵抗を大きくすることが必要とされ
ることがあるが、前記のような従来の導電性部分の形成
手法では、シート抵抗が大きい導電性部分を容易に安定
して形成するのがなかなかむずかしいといった問題があ
る。

【０００６】本発明は、上記従来の問題点を解決するた
めになされたものであって、導電性部分が形成された後
のウエハプロセスで、ウエハ表面ないしは導電性部分の
表面の表面準位等を制御することができる半導体装置な
いしはその製造方法、さらにはシート抵抗の大きい導電
性部分を容易に安定して形成することができる半導体装
置ないしはその製造方法を提供することを解決すべき課
題とする。

【０００７】

【課題を解決するための手段】上記の課題を解決すべく
なされた本発明においては、基本的には、半導体基板に
第１のドーパントがイオン注入された後にアニール処理
が施されて導電層（導電性部分）が形成され（ファース
トインプランテーション）、この後さらに半導体基板に
第２のドーパントがイオン注入され（セカンドインプラ
ンテーション）、この場合はアニールは行われず、これ
によりウエハ表面付近に半絶縁性の薄層（高抵抗層）が
形成される。

【０００８】このように、ダブルインプランテーション
により導電層（導電性部分）をバルクに限定すること
で、表面に発生する欠陥の影響を受けず、表面準位の変
化の影響を受けない導電層を有する半導体装置が得られ
る。また、本発明によれば、かかる技術を利用していく
つかの半導体素子構造が得られる。この技術によれば、
結果として形成される導電層のシート抵抗は上昇する。
したがって、これを利用してシート抵抗の大きい導電層
を容易にかつ安定して形成することが可能となる。ま
た、本発明によれば、セカンドインプランテーションに
よって形成される高抵抗層をウエハ表面付近に薄く限定
するために、イオンの斜め注入を利用するのが好まし
い。イオン注入では、通常チャネリングを防止するため
に７°のチルト角を用いるのが通常であるが、これより
大きなチルト角を用いることで、有効にイオン注入深さ
を浅くすることが可能である。イオン注入機では、一般
に引出し電圧以下の低エネルギー加速で大きなビーム電
流値を得ることがむずかしいので、イオン注入に大きな
チルト角を用いることは有効である。

【０００９】具体的には、本発明の第１の態様にかかる
半導体装置は、半絶縁性又は導電性の半導体基板の表面
近傍部に形成され、第１のドーパントを含む導電層と、
上記半導体基板内において、上記導電層の上に形成さ
れ、その表面の少なくとも一部が外部に露出する、第２
のドーパントを含む高抵抗層とを含む注入抵抗素子を有
することを特徴とするものである。この半導体装置にお
いては、導電層が高抵抗層で被覆されているので、この
後のウエハプロセスで、表面状態、界面準位、エッチン
グダメージ、界面リーク等の影響を受けにくい。また、
シート抵抗の大きい抵抗部を容易にかつ安定して形成す
ることができる。さらに、第１のドーパントのイオン注
入（ファーストインプランテーション）と第２のドーパ
ントのイオン注入（セカンドインプランテーション）の
注入条件を好ましく設定することにより、導電層のシー
ト抵抗を所望の値に設定することができる。ここで、イ
オンの斜め注入を用いれば、イオン注入条件の選択肢を
増やすことができ、ひいては該半導体装置のコストを低
減することができる。

【００１０】本発明の第２の態様にかかる半導体装置
は、半絶縁性又は導電性の半導体基板の内部に形成され
たＰ型埋込層（ＢＰ層、Burried-p層）と、上記半導体
基板の表面近傍部の一部に形成され、その底部が上記Ｐ
型埋込層と当接するチャネル層と、上記半導体基板の表
面近傍部の一部に形成され、その底部が上記Ｐ型埋込層
と当接する一方、その側部が上記チャネル層と当接す
る、第１のドーパントを含む軽ドープドレイン層（ＬＤ
Ｄ層、Lightly Doped Drain層）と、上記半導体基板内
において、上記軽ドープドレイン層の上に形成され、そ
の表面の少なくとも一部が外部に露出する、第２のドー
パントを含む高抵抗層とを含む自己整合ゲート電界効果
トランジスタ（ＢＰＬＤＤ−ＳＡＧＦＥＴ）を有するこ
とを特徴とするものである。この半導体装置において
は、軽ドープドレイン層が高抵抗層で被覆されているの
で、この後のウエハプロセスで、表面状態、界面準位、
エッチングダメージ、界面リーク等の影響を受けにく
い。また、シート抵抗の大きい抵抗部を容易にかつ安定
して形成することができる。ここで、第２のドーパント
のイオン注入（セカンドインプランテーション）にイオ
ンの斜め注入を用いれば、高抵抗層の厚さを薄くするこ
とができ、すなわちウエハ表面の浅い部分のみを高抵抗
化することができ、製品設計の自由度を高めることがで
きる。

【００１１】本発明の第３の態様にかかる半導体装置
は、半絶縁性又は導電性の半導体基板の上に堆積された
チャネル層と、上記チャネル層の上に堆積されたショッ
トキー用半導体層と、上記ショットキー用半導体層の上
に堆積され、第１のドーパントを含むオーミックコンタ
クト層と、上記オーミックコンタクト層の所定の部分に
形成され、第２のドーパントを含む高抵抗層と、上記高
抵抗層の所定の部分にこれを厚み方向に貫通して形成さ
れた穴部に埋め込まれ、その底部が上記ショットキー用
半導体層と当接するゲート電極とを含むヘテロ接合型電
界効果トランジスタ（ヘテロ接合型ＦＥＴ）を有するこ
とを特徴とするものである。この半導体装置において
は、オーミックコンタクト層の一部に高抵抗層が形成さ
れているので、ゲートとソース・ドレイン間の耐圧を大
きくするができる（耐圧Ｖｇｄを大きくするのが容易で
ある）。また、そのことにより設計の自由度が向上し、
Ｒｓの低減を図ることができる。また、アニール処理が
行われないので、エピタキシャル成長によって形成され
る層が劣化しない。

【００１２】本発明の第４の態様にかかる半導体装置
は、半絶縁性又は導電性の半導体基板の上に堆積された
チャネル層と、上記チャネル層の上に堆積されたショッ
トキー用半導体層と、上記ショットキー用半導体層の上
に堆積され、第１のドーパントを含むオーミックコンタ
クト層と、上記オーミックコンタクト層の所定の部分に
形成され、第２のドーパントを含む高抵抗層と、上記高
抵抗層の所定の部分にこれを厚み方向に貫通して形成さ
れた穴部に埋め込まれ、その底部が上記ショットキー用
半導体層と当接するゲート電極とを含む高電子移動度ト
ランジスタ（ＨＥＭＴ）を有することを特徴とするもの
である。この半導体装置においては、オーミックコンタ
クト層の一部に高抵抗層が形成されているので、ゲート
とソース・ドレイン間の耐圧を大きくすることができる
（耐圧Ｖｇｄを大きくするのが容易である）。また、そ
のことにより設計の自由度が向上し、Ｒｓの低減を図る
ことができる。また、アニール処理が行われないので、
エピタキシャル成長によって形成される層が劣化しな
い。

【００１３】本発明の第５の態様にかかる半導体装置
は、半絶縁性又は導電性の半導体基板の上に堆積された
チャネル層と、上記チャネル層の上に堆積されたショッ
トキー用半導体層と、上記ショットキー用半導体層の上
に形成された低キャリア濃度のエピタキシャル層と、上
記エピタキシャル層と上記ショットキー用半導体層と上
記チャネル層とにまたがって形成され、第１のドーパン
トを含むオーミックコンタクト層と、上記オーミックコ
ンタクト層が形成されていない位置において、上記エピ
タキシャル層の所定の部分に形成され、第２のドーパン
トを含む高抵抗層と、上記高抵抗層の所定の部分にこれ
を厚み方向に貫通して形成された穴部に埋め込まれ、そ
の底部が上記ショットキー用半導体層と当接するゲート
電極とを含むヘテロ接合型電界効果トランジスタ（ヘテ
ロ接合型ＦＥＴ）を有することを特徴とするものであ
る。この半導体装置においては、低キャリア濃度のエピ
タキシャル層の一部に高抵抗層が形成されているので、
ゲートとソース・ドレイン間の耐圧を大きくすることが
できる（耐圧Ｖｇｄを大きくするのが容易である）。ま
た、そのことにより設計の自由度が向上し、Ｒｓの低減
を図ることができる。

【００１４】本発明の第６の態様にかかる半導体装置
は、半絶縁性又は導電性の半導体基板の上に堆積された
チャネル層と、上記チャネル層の上に堆積されたショッ
トキー用半導体層と、上記ショットキー用半導体層の上
に形成され、第１のドーパントを含む低キャリア濃度の
エピタキシャル層と、上記エピタキシャル層と上記ショ
ットキー用半導体層と上記チャネル層とにまたがって形
成され、第１のドーパントを含むオーミックコンタクト
層と、上記オーミックコンタクト層が形成されていない
位置において、上記エピタキシャル層の所定の部分に形
成され、第２のドーパントを含む高抵抗層と、上記高抵
抗層の所定の部分にこれを厚み方向に貫通して形成され
た穴部に埋め込まれ、その底部が上記ショットキー用半
導体層と当接するゲート電極とを含む高電子移動度トラ
ンジスタ（ＨＥＭＴ）を有することを特徴とするもので
ある。この半導体装置においては、低キャリア濃度のエ
ピタキシャル層の一部に高抵抗層が形成されているの
で、ゲートとソース・ドレイン間の耐圧を大きくするこ
とができる（耐圧Ｖｇｄを大きくするのが容易であ
る）。また、そのことにより設計の自由度が向上し、Ｒ
ｓの低減を図ることができる。

【００１５】本発明の第７の態様にかかる注入抵抗素子
を有する半導体装置の製造方法は、半絶縁性又は導電性
の半導体基板の表面近傍部に第１のドーパントをイオン
注入してドープ層を形成する工程と、上記ドープ層にア
ニール処理を施し、該ドープ層を活性化させることによ
り該ドープ層に導電性を付与して導電層を形成する工程
と、上記導電層に、上記イオン注入よりも低いエネルギ
でもって浅く第２のドーパントをイオン注入し、該導電
層の上に、その表面の少なくとも一部が外部に露出する
高抵抗層を形成する工程とを含むことを特徴とするもの
である。この半導体装置の製造方法においては、導電層
を高抵抗層で被覆するので、この後のウエハプロセス
で、表面状態、界面準位、エッチングダメージ、界面リ
ーク等の影響を受けにくい。また、シート抵抗の大きい
抵抗部を容易にかつ安定して形成することができる。さ
らに、第１のドーパントのイオン注入（ファーストイン
プランテーション）と第２のドーパントのイオン注入
（セカンドインプランテーション）の注入条件を好まし
く設定することにより、導電層のシート抵抗を所望の値
に設定することができる。ここで、イオンの斜め注入を
用いれば、イオン注入条件の選択肢を増やすことがで
き、ひいては該半導体装置のコストを低減することがで
きる。

【００１６】本発明の第８の態様にかかる自己整合ゲー
ト電界効果トランジスタ（ＢＰＬＤＤ−ＳＡＧＦＥＴ）
を有する半導体装置の製造方法は、半絶縁性又は導電性
の半導体基板に第１のイオンを注入して、上記半導体基
板内にＰ型埋込層（ＢＰ層）を形成する工程と、上記半
導体基板に第２のイオンを注入して、上記Ｐ型埋込層の
上に、その底部が該Ｐ型埋込層と当接するチャネル層を
形成する工程と、上記半導体基板に第１のドーパントを
イオン注入して、上記半導体基板の表面近傍部に、その
底部が上記Ｐ型埋込層と当接する一方、その側部が上記
チャネル層と当接する軽ドープドレイン層（ＬＤＤ層）
を形成する工程と、上記半導体基板にアニール処理を施
して、上記Ｐ型埋込層、上記チャネル層及び上記軽ドー
プドレイン層に導電性を付与する工程と、上記軽ドープ
ドレイン層に、上記イオン注入よりも低いエネルギでも
って浅く第２のドーパントをイオン注入し、該軽ドープ
ドレイン層の上に、その表面の少なくとも一部が外部に
露出する高抵抗層を形成する工程とを含むことを特徴と
するものである。この半導体装置の製造方法において
は、軽ドープドレイン層を高抵抗層で被覆するので、こ
の後のウエハプロセスで、表面状態、界面準位、エッチ
ングダメージ、界面リーク等の影響を受けにくい。ま
た、シート抵抗の大きい抵抗部を容易にかつ安定して形
成することができる。ここで、第２のドーパントのイオ
ン注入（セカンドインプランテーション）にイオンの斜
め注入を用いれば、高抵抗層の厚さを薄くすることがで
き、すなわちウエハ表面の浅い部分のみを高抵抗化する
ことができ、製品設計の自由度を高めることができる。

【００１７】本発明の第９の態様にかかるヘテロ接合型
電界効果トランジスタ（ヘテロ接合型ＦＥＴ）又は高電
子移動度トランジスタ（ＨＥＭＴ）を有する半導体装置
の製造方法は、半絶縁性又は導電性の半導体基板の上
に、エピタキシャル成長によりチャネル層を堆積する工
程と、上記チャネル層の上に、エピタキシャル成長によ
りショットキー用半導体層を堆積する工程と、上記ショ
ットキー用半導体層の上に、エピタキシャル成長によ
り、第１のドーパントを含むオーミックコンタクト層を
堆積する工程と、上記オーミックコンタクト層の所定の
部分に、第２のドーパントをイオン注入して高抵抗層を
形成する工程と、上記高抵抗層の所定の部分に、これを
厚み方向に貫通して上記ショットキー用半導体層を露出
させる穴部を形成する工程と、上記穴部に、導電性材料
を埋め込んで、その底部が上記ショットキー用半導体層
と当接するゲート電極を形成する工程とを含むことを特
徴とするものである。この半導体装置の製造方法におい
ては、オーミックコンタクト層の一部に高抵抗層を形成
するので、ゲートとソース・ドレイン間の耐圧を大きく
することができる（耐圧Ｖｇｄを大きくするのが容易で
ある）。また、そのことにより設計の自由度が向上し、
Ｒｓの向上を図ることができる。また、アニール処理が
行われないので、エピタキシャル成長によって形成され
る層が劣化しない。

【００１８】本発明の第１０の態様にかかるヘテロ接合
型電界効果トランジスタ（ヘテロ接合型ＦＥＴ）又は高
電子移動度トランジスタ（ＨＥＭＴ）を有する半導体装
置の製造方法は、半絶縁性又は導電性の半導体基板の上
に、エピタキシャル成長によりチャネル層を堆積する工
程と、上記チャネル層の上に、エピタキシャル成長によ
りショットキー用半導体層を堆積する工程と、上記ショ
ットキー用半導体層の上に、エピタキシャル成長によ
り、低キャリア濃度のエピタキシャル層を堆積する工程
と、上記エピタキシャル層と上記ショットキー用半導体
層とに、更に必要に応じて上記チャネル層に届くように
第１のドーパントをイオン注入して、これらの各層にま
たがるオーミックコンタクト層を形成する工程と、上記
オーミックコンタクト層にアニール処理を施して、これ
を活性化する工程と、上記オーミックコンタクト層が形
成されていない位置において、上記エピタキシャル層の
所定の部分に、第２のドーパントをイオン注入して高抵
抗層を形成する工程と、上記高抵抗層の所定の部分に、
これを厚み方向に貫通して上記ショットキー用半導体層
を露出させる穴部を形成する工程と、上記穴部に、導電
性材料を埋め込んで、その底部が上記ショットキー用半
導体層と当接するゲート電極を形成する工程とを含むこ
とを特徴とするものである。この半導体装置の製造方法
においては、低キャリア濃度のエピタキシャル層の一部
に高抵抗層を形成するので、ゲートとソース・ドレイン
間の耐圧を大きくすることができる（耐圧Ｖｇｄを大き
くするのが容易である）。また、そのことにより設計の
自由度が向上し、Ｒｓの低減を図ることができる。

【００１９】

【発明の実施の形態】

実施の形態１．以下、本発明の実施の形態１を具体的に
説明する。図１に示すように、ダブルインプランテーシ
ョン（Double Implantation）により製造された、本発
明にかかる注入抵抗素子（半導体装置）においては、半
絶縁性又は導電性のＧaＡs半導体基板１の上側表面近傍
部に、第１のドーパントのイオン注入（ファーストイン
プランテーション、1st.Implantation）により形成され
た導電層３が配置され、さらに半導体基板１内において
導電層３の上にはその表面が外部に露出する、第２のド
ーパントのイオン注入（セカンドインプランテーショ
ン、2nd.Implantation）により形成された薄い高抵抗層
２が配置されている。ここで、導電層３は、イオン注入
により形成されたオーミックコンタクト層４を介してＳ
Ｄ電極５（ソース・ドレイン電極）に電気的に接続され
ている。なお、図１において、参照番号６は、注入イオ
ン７の注入方向と半導体基板１の上面に対する垂線Ｌ₁
とがなす角度であるチルト角を示している。図２と図３
とに、参考のため、従来の注入抵抗素子を示す。図２及
び図３において、図１中の部材と同一の参照番号が付さ
れた部材は、図１のそれと同一の部材を示している。な
お、図２ないしは図３において、参照番号８はｎ層を示
し、参照番号９はｐ層を示している。

【００２０】この注入抵抗素子においては、導電層３が
高抵抗層２で被覆されているので、この後のウエハプロ
セスで、表面状態、界面準位、エッチングダメージ、界
面リーク等の影響を受けにくい。また、シート抵抗の大
きい抵抗部を容易にかつ安定して形成することができ
る。さらに、ファーストインプランテーションとセカン
ドインプランテーションの注入条件を好ましく設定する
ことにより導電層３のシート抵抗を所望の値に設定する
ことができる。

【００２１】この注入抵抗素子の製造工程の概略例は、
以下の通りである。 （１）工程１ 半絶縁性又は導電性の半導体基板１に第１のドーパント
をイオン注入してファーストインプランテーションを行
う。このファーストインプランテーションは、セカンド
インプランテーションよりも高いエネルギーで深めにイ
オン注入する。 （２）工程２ 活性化アニール処理を行い、第１のドーパントがイオン
注入された部分を活性化し、これに導電性をもたせて導
電層３を形成する。 （３）工程３ 半導体基板１に第２のドーパントをイオン注入してセカ
ンドインプランテーションを行う。このセカンドインプ
ランテーションは、ファーストインプランテーションよ
りも低いエネルギーで浅めに行う。この後にアニールを
行わないので、浅い部分は注入欠陥等のため、高抵抗化
(半絶縁化)して高抵抗層２が形成される。セカンドイン
プランテーションが届かなかった深い部分はすでに活性
化しているので、導電層３として機能する。なお、オー
ミックコンタクト層４及びＳＤ電極５は従来と同様の手
法で形成される。かくして、図１に示すような、ダブル
インプランテーション法で形成した注入抵抗素子が得ら
れる。

【００２２】図４に、半絶縁性ＧaＡs基板に１５０ke
Ｖ、３×１０¹³cm^-2でＳiイオン(n型ドーパント)のファ
ーストインプランテーションを行い、アニール処理を行
った後、５０keＶでＳiイオンのセカンドインプランテ
ーションを行ったときのシート抵抗値の例を示す。図４
から明らかなとおり、ダブルインプランテーション法に
よれば、１kΩ／□にも及ぶ高いシート抵抗値を有する
注入抵抗素子を形成するのも比較的容易である。

【００２３】これと同等のシート抵抗値を有する注入抵
抗素子をセカンドインプランテーション無しでつくると
すれば、例えば半絶縁性ＧaＡs基板にn型層を形成する
場合は、高エネルギーで深めにＭgイオン等のp型ドーパ
ントを注入しておき、その後低エネルギーで浅めにＳi
イオン等のn型ドーパントを低ドーズで注入し、アニー
ル処理を行うといった方法をとることになるであろう。
しかしながら、この方法では、低キャリア濃度層をつく
ることになるので、表面空乏層が長くなり、注入抵抗素
子にしたとき、バイアスによってそれが変化し、オーム
抵抗が得にくい場合が生じるといった問題がある。ある
いは、低ドーズ領域では元々ドーズやアニール活性化率
の変化に対するシート抵抗値の変化量が大きいので、安
定的に抵抗素子を形成するのがむずかしいなどといった
問題が生じる可能性がある。これに対して、本発明にか
かるダブルインプランテーションでは、高抵抗成分の形
成時にアニール処理を行わないので、アニール活性化率
変動の影響を受けることはなく、またセカンドインプラ
ンテーションの届かない深い部分は十分に活性化率が高
いので、バイアスの影響を受けにくい注入抵抗素子を得
ることができる。

【００２４】なお、セカンドインプランテーションにお
いては、イオン注入された領域を活性化させないので、
注入するのはドーパントイオンでなくても構わない。Ａ
rイオンでも構わないし、ＧaＡsに対する絶縁注入用に
一般的に用いられるＨ、Ｂ、Ｆ、Ｏ等のイオンや、全く
別のイオンでも基本的には構わない。ただし、ＦＥＴ等
の素子に用いる場合は、注入されたイオンがその後の熱
履歴等の影響でＦＥＴ等に与える影響を考慮する必要が
あり、形成する素子によってはＦ、Ｏ等が不適切な場合
も有り得る。また、Ｈは軽いので、低エネルギーでも深
く注入されてしまいセカンドインプランテーションに用
いる場合はその点が問題になる。この事情は、以下の全
ての実施の形態に共通である。

【００２５】ここで、本発明にかかるダブルインプラン
テーションを注入抵抗素子だけでなく、ＦＥＴ等のアク
ティブ素子の一部分に用いるには、イオンの斜め注入と
併用するのが効果的である。例えば、先の例では、ファ
ーストインプランテーションを１５０keＶで行い、セカ
ンドインプランテーションを５０keＶで行っているが、
ＧaＡsＭＥＳＦＥＴでは、１５０keＶより低いエネルギ
ーで浅いチャネルをつくることが多い。そこで、セカン
ドインプランテーションを、チルト角６を６０°前後に
設定して３０keＶで行えば、１５keＶ程度のエネルギー
で注入したのと同じ深さに注入することができる。この
場合、ＦＥＴのゲート脇にセカンドインプランテーショ
ンとして注入することが可能となり、ゲート・ドレイン
間の表面準位や表面欠陥がＦＥＴ特性に与える影響を低
減するためにも利用することができる。また、注入抵抗
素子をつくるときに、ファーストインプランテーション
のエネルギーをＦＥＴのチャネル注入エネルギーと同じ
にすることも可能であり、そうすることにより、ＭＭＩ
Ｃ（Monolithic Microwave Integrated Circuit）製造
工程において注入工程を１つ減らすことができ、コスト
と工期の削減が可能である。

【００２６】イオン注入機では、減速モード等を備えて
いない場合は、低いエネルギーはビーム量が取りにくい
ので、浅く注入するには斜め注入が有効である。減速モ
ードを備えている場合でも、より浅く注入するには斜め
注入を用いる必要がある。斜め注入によれば、チャネリ
ングもほとんど起こらず、急峻なテイルの注入プロファ
イルをつくることができるといった利点もある。このよ
うに、セカンドインプランテーションにイオンの斜め注
入を併用する技術をＩＣの素子形成に利用することは、
設計の自由度を増やす効果が期待できる有益な方法であ
る。なお、イオンの斜め注入を用いる場合、ウエハを静
止させて行う静止注入ではゲート等の影が未注入領域と
して残ったり、ゲート下に一方からのみ注入イオンが潜
り込んだりして、ウエハ面内で非対称な注入となるの
で、意図的にそれを行うのでない限り、ウエハを回転さ
せながら注入するスピン注入や、ウエハを段階的に回し
ながら注入するステップ注入を用いる必要がある。

【００２７】実施の形態２．以下、図５を参照しつつ本
発明の実施の形態２を具体的に説明する。なお、図５に
おいて、図１に示す実施の形態１と共通の部材には、実
施の形態１の場合と同一の参照番号を付している。図５
に示すように、実施の形態２にかかる半導体装置はＢＰ
ＬＤＤ−ＳＡＧＦＥＴ（ＢＰ層とＬＤＤ層をもつ、self
-aligned-gate-ＦＥＴ）である。このＢＰＬＤＤ−ＳＡ
ＧＦＥＴにおいては、半絶縁性又は導電性のＧaＡs半導
体基板１内に埋込Ｐ層１２（ＢＰ層）が形成され、この
埋込Ｐ層１２の上側に、チャネル層１３と、第１のドー
パントのイオン注入（ファーストインプランテーショ
ン）により形成されたＬＤＤ層１４とが配置されてい
る。そして、チャネル層１３の上側には浅いＰ層１１が
形成され、この浅いｐ層１１の上にゲート１０が配置さ
れている。また、ＬＤＤ層１４の上には、第２のドーパ
ントのイオン注入（セカンドインプランテーション）に
より形成され、外部に露出する薄い高抵抗層２が配置さ
れている。ここで、ＬＤＤ層１４は、イオン注入により
形成されたオーミックコンタクト層４を介してＳＤ電極
５に電気的に接続されている。このＢＰＬＤＤ−ＳＡＧ
ＦＥＴにおいては、ＬＤＤ層１４が高抵抗層２で被覆さ
れているので、この後のウエハプロセスで、表面状態、
界面準位、エッチングダメージ、界面リーク等の影響を
受けにくい。また、シート抵抗の大きい抵抗部を容易に
かつ安定して形成することができる。

【００２８】この図５に示すＢＰＬＤＤ−ＳＡＧＦＥＴ
は、実施の形態１におけるダブルインプランテーション
をＦＥＴに適用したものである。なお、図６に、参考の
ため、従来のＢＰＬＤＤ−ＳＡＧＦＥＴを示す。図６に
おいて、図５中の部材と同一の参照番号が付された部材
は、図５のそれと同一の部材を示している。

【００２９】この図５に示すＢＰＬＤＤ−ＳＡＧＦＥＴ
ではＬＤＤ層１４の表面にダブルインプランテーション
が行われている。これは、ＬＤＤ層１４の上表面を高抵
抗化し、表面準位やプラズマダメージ等がＦＥＴ特性に
及ぼす影響を排除することを目的としている。ＬＤＤ層
１４には、チャネル層１３と同程度の注入エネルギーを
用い、チャネリングが起こらないよう、７°程度のチル
ト角で、適切な面内ステップでウエハを回転させつつ、
ドーパントイオンを低ドーズで注入する。これがファー
ストインプランテーションにあたる。セカンドインプラ
ンテーションはアニール処理工程より後で１０〜３０ke
Ｖの低エネルギーで、必要に応じてチルト角が６０°前
後の斜め注入を行い、やはり適切な面内ステップでウエ
ハを回転させつつ行う。これは、ドーパントと同じイオ
ンで可能であるが、他のイオンでも構わない。

【００３０】このＢＰＬＤＤ−ＳＡＧＦＥＴの製造工程
の概略を、ＧaＡsウエハ上の自己整合ゲート（self−al
igned−gate）のj−ＦＥＴ(又はＭＥＳＦＥＴ)の例で説
明する。 （１）工程１ 埋込Ｐ層１２（ＢＰ層）を形成する。この場合、Ｍgイ
オン等を１５０keＶ以上の高いエネルギーで深めに低ド
ーズ(１×１０¹²cm^-2台)で注入する。 （２）工程２ チャネル(n層)注入を行ってチャネル層１３を形成す
る。この場合、Ｓiイオンを１５０keＶ以下で浅めに低
ドーズで注入する。 （３）工程３ 浅いｐ層１１を形成する。この場合、Ｍgイオン等を１
００keＶ程度以下で浅めに注入する。この工程を入れる
ことにより、浅いｐ層１１とチャネル層１３（n層）と
の間をショットキー（shottky）界面とするj−ＦＥＴ(j
unction−ＦＥＴ)が形成される。この工程は省略しても
良く、その場合はチャネル層１３（n層）とゲート界面
とがショットキー接合をなすＭＥＳＦＥＴが形成され
る。

【００３１】（４）工程４ チャネル層１３の活性化アニール処理を行う。このアニ
ール処理は、後記のn⁺層のアニール処理で兼ねても良
い。 （５）工程５ ゲート１０を形成する。 （６）工程６ ＬＤＤ層１４(n'層)を形成する。この場合、ゲート１０
又はゲート脇のサイドウォール等と自己整合的(self−a
ligned)に、Ｓiイオンを前述のように低ドーズで注入す
る。

【００３２】（７）工程７ オーミックコンタクト層４(n⁺層)を形成する。Ｓiイオ
ンをチャネル層１３やＬＤＤ層１４よりもやや深めに高
ドーズ(１×１０¹³cm^-2台)で注入する。 （８）工程８ これまでに注入した全層の活性化アニール処理を行う。 （９）工程９ ＬＤＤ層１４(n'層)と同じか、あるいはほぼ同じ位置に
前述の要領でセカンドインプランテーションを行う。ド
ーズは、図４のような実験結果を参考にして最適化す
る。 （１０）工程１０ ＳＤ電極５を形成する。

【００３３】このＦＥＴでは、ソース５(Ｓ)からゲート
１０(Ｇ)を経てドレイン５(Ｄ)に至るチャネル層１３の
上面ができるだけ平坦になることが望ましいので、ＬＤ
Ｄ層１４へのセカンドインプランテーションは、できる
だけ浅くするのが良い。浅いp層１１を形成するのはシ
ョットキー界面をp−n界面にもってくることにより、チ
ャネル層１３の上面の平坦性を更に上げる効果があるか
らである。

【００３４】実施の形態３．以下、図７を参照しつつ本
発明の実施の形態３を具体的に説明する。なお、図７に
おいて、図１又は図５に示す実施の形態１又は実施の形
態２と共通の部材には、実施の形態１又は実施の形態２
の場合と同一の参照番号を付している。図７に示すよう
に、この実施の形態３にかかる半導体装置は、埋込みゲ
ートを有するヘテロ接合型ＦＥＴ(又はＨＥＭＴ)であ
る。このヘテロ接合型ＦＥＴ（又はＨＥＭＴ）において
は、半絶縁性又は導電性のＧaＡs半導体基板１の上に、
順に、バッファ層１８と、チャネル層１６(ＨＥＭＴで
はＩnＧaＡs、ヘテロ接合ＦＥＴではn−ＧaＡs)と、シ
ョットキー用ＡlＧaＡs層１７とが堆積されている。そ
して、ショットキー用ＡlＧaＡs層１７の上に、ゲート
１０とオーミックコンタクト層１５と高抵抗層２とが配
置されている。また、オーミックコンタクト層１５の上
にはＳＤ電極５が配置されている。このヘテロ接合型Ｆ
ＥＴ（又はＨＥＭＴ）においては、高抵抗層２が形成さ
れているので、ゲートとソース・ドレイン間の耐圧Ｖｇ
ｄを大きくすることができる。また、そのことにより設
計の自由度が向上し、Ｒｓの低減を図ることができる。

【００３５】図８〜図１０に、参考のため、従来のこの
種の埋込みゲート式ヘテロ接合型ＦＥＴ(又はＨＥＭＴ)
を示す。なお、図８〜図１０において、参照番号１９は
低キャリア濃度のＧaＡs層を示し、参照番号２０はアン
ドープＧaＡs層（又は低キャリア濃度のＧaＡs層）を示
し、参照番号２１は絶縁膜を示している。

【００３６】埋込み型ゲートを用いる場合、耐圧Ｖgdを
確保するためにゲート１０と接するＧaＡs層を高抵抗化
する必要がある。これは、ＧaＡs層を低キャリア濃度化
あるいはアンドープにすることで可能である。この場
合、図８に示すように、２段リセスでn⁺コンタクト層
（１５、１９）を作るか、あるいは図９に示すように、
ＳＤオーミックコンタクトをとるために、ＳＤ電極５の
下のＧaＡs層（１６、１７）にn⁺注入とアニール処理と
を行って活性化するなどといった方法を用いる必要があ
る。

【００３７】しかしながら、図８の場合は、ＳＤ電極５
からチャネル層１６に流れる電流のパスを確保するため
には、ＧaＡsのアンドープ化はマイナスであり、耐圧確
保とのトレードオフになる。他方、図９の場合は、アニ
ール処理によるエピタキシャル層の劣化を防止するため
に最適な処理条件を用いる必要がある。また、図１０に
示すように、ゲート１０の脇のＡlＧaＡs層１５を絶縁
膜２１で覆うといった方法を用いる場合は、絶縁膜２１
とＡlＧaＡs層１５との界面の制御を十分に行わない
と、パルス遅延等の問題が生じる。実施の形態３にかか
るヘテロ接合型ＦＥＴ（又はＨＥＭＴ）では、図７から
明らかなとおり、ゲート１０の脇のＧaＡs層１５を高抵
抗化するのにセカンドインプランテーションのようなア
ニールを伴わない注入を用いる。

【００３８】このヘテロ接合型ＦＥＴ（又はＨＥＭＴ）
の製造工程の概略は、下記の通りである。 （１）工程１ エピタキシャル成長でn⁺層を形成する。 （２）工程２ 高抵抗化する部分にＳi等のイオンを注入する。この場
合、アニール処理は行わない。 （３）工程３ リセスエッチングを行い、ショットキー接合面となるＡ
lＧaＡs層１７を露出させる。 （４）工程４ 埋込みゲート１０をスパッタ等で形成する。かかる製造
方法によれば、図８〜図１０の場合について述べたよう
な問題を回避することができる。

【００３９】実施の形態４．以下、図１１を参照しつつ
本発明の実施の形態４を具体的に説明する。なお、図１
１において、図１、図５又は図７に示す実施の形態１、
２又は３と共通の部材には、実施の形態１、２又は３の
場合と同一の参照番号を付している。図１１に示すよう
に、この実施の形態４にかかる半導体装置は、埋込みゲ
ート１０を有するヘテロ接合型ＦＥＴ(又はＨＥＭＴ)で
ある。従来のこの種の埋込みゲート式ヘテロ接合型ＦＥ
Ｔ(又はＨＥＭＴ)の構造は、前記の図８〜図１０の通り
である。前記の実施の形態３は、図８の２段リセス構造
に高抵抗化注入を加えたものであったのに対し、この実
施の形態４は、図９のn⁺注入オーミック構造に高抵抗化
注入を加えたものである。この構造では、エピタキシャ
ル層をアニール処理するので、該エピタキシャル層の劣
化を防止するために、アニール処理条件を十分に最適化
する必要がある。この実施の形態４では、ＧaＡs層２０
をアンドープではなくn−ＧaＡsとしてエピタキシャル
成長させることができ、オーミックn⁺部をイオン注入と
アニール処理とで形成する上でも有利である。

【００４０】このヘテロ接合型ＦＥＴ（又はＨＥＭＴ）
の製造工程の概略は下記の通りである。 （１）工程１ エピタキシャル成長でn又はアンドープのＧaＡs層２０
を形成する。 （２）工程２ オーミックコンタクトn⁺部にn⁺ドーパント(普通はＳi)
を注入する。 （３）工程３ n⁺部をアニール処理で活性化させる。

【００４１】（４）工程４ 高抵抗化する部分にＳi等のイオンを注入する。この後
はアニール処理を行わない。 （５）工程５ リセスエッチングを行い、ショットキー接合面となるＡ
lＧaＡs層１７を露出させる。 （６）工程６ 埋込みゲート１０をスパッタ等で形成する。

【００４２】

【発明の効果】本発明の第１の態様にかかる半導体装置
においては、表面状態の影響を受けにくく、その品質が
高められる。また、シート抵抗の大きい抵抗部を容易に
かつ安定して形成することができ、その品質が一層高め
られる。さらに、導電層のシート抵抗を所望の値に設定
することができるので、製品設計の自由度が高められ
る。また、イオンの斜め注入を用いた場合は、イオン注
入条件の選択肢を増やすことができ、該半導体装置のコ
ストを低減することができる。

【００４３】本発明の第２の態様にかかる半導体装置に
おいては、表面状態の影響を受けにくく、その品質が高
められる。また、シート抵抗の大きい抵抗部を容易にか
つ安定して形成することができ、その品質が一層高めら
れる。ここで、セカンドインプランテーションにイオン
の斜め注入を用いた場合は、高抵抗層の厚さを薄くする
ことができ、製品設計の自由度を高めることができる。

【００４４】本発明の第３の態様にかかる半導体装置に
おいては、ゲートとソース・ドレイン間の耐圧を大きく
することができ（耐圧Ｖｇｄを大きくするのが容易であ
る）、その品質が高められる。また、そのことにより設
計の自由度が向上し、Ｒｓの低減を図ることができる。
また、エピタキシャル成長によって形成される層が劣化
しないので、その品質が一層高められる。

【００４５】本発明の第４の態様にかかる半導体装置に
おいては、ゲートとソース・ドレイン間の耐圧を大きく
することができ（耐圧Ｖｇｄを大きくするのが容易であ
る）、その品質が高められる。また、そのことにより設
計の自由度が向上し、Ｒｓの低減を図ることができる。
また、エピタキシャル成長によって形成される層が劣化
しないので、その品質が一層高められる。

【００４６】本発明の第５の態様にかかる半導体装置に
おいては、ゲートとソース・ドレイン間の耐圧を大きく
することができ（耐圧Ｖｇｄを大きくするのが容易であ
る）、その品質が高められる。また、そのことにより設
計の自由度が向上し、Ｒｓの低減を図ることができる。

【００４７】本発明の第６の態様にかかる半導体装置に
おいては、ゲートとソース・ドレイン間の耐圧を大きく
することができ（耐圧Ｖｇｄを大きくするのが容易であ
る）、その品質が高められる。また、そのことにより設
計の自由度が向上し、Ｒｓの低減を図ることができる。

【００４８】本発明の第７の態様にかかる半導体装置の
製造方法においては、該半導体装置の表面状態の影響を
受けにくく、その品質が高められる。また、シート抵抗
の大きい抵抗部を容易にかつ安定して形成することがで
き、その品質が一層高められる。さらに、導電層のシー
ト抵抗を所望の値に設定することができるので、製品設
計の自由度が高められる。また、イオンの斜め注入を用
いた場合は、イオン注入条件の選択肢を増やすことがで
き、該半導体装置のコストを低減することができる。

【００４９】本発明の第８の態様にかかる半導体装置の
製造方法においては、該半導体装置の表面状態の影響を
受けにくく、その品質が高められる。また、シート抵抗
の大きい抵抗部を容易にかつ安定して形成することがで
き、その品質が一層高められる。ここで、セカンドイン
プランテーションにイオンの斜め注入を用いた場合は、
高抵抗層の厚さを薄くすることができ、製品設計の自由
度を高めることができる。

【００５０】本発明の第９の態様にかかる半導体装置の
製造方法においては、ゲートとソース・ドレイン間の耐
圧を大きくすることができ（耐圧Ｖｇｄを大きくするの
が容易である）、その品質が高められる。また、そのこ
とにより設計の自由度が向上し、Ｒｓの低減を図ること
ができる。また、エピタキシャル成長によって形成され
る層が劣化しないので、その品質が一層高められる。

【００５１】本発明の第１０の態様にかかる半導体装置
の製造方法においては、ゲートとソース・ドレイン間の
耐圧を大きくすることができ（耐圧Ｖｇｄを大きくする
のが容易である）、その品質が高められる。また、その
ことにより設計の自由度が向上し、Ｒｓの低減を図るこ
とができる。

【図面の簡単な説明】

【図１】 ダブルインプランテーション法により製造さ
れた本発明の実施の形態１にかかる注入抵抗素子の立面
断面図である。

【図２】 従来の注入抵抗素子の立面断面図である。

【図３】 もう１つの従来の注入抵抗素子の立面断面図
である。

【図４】 ＧaＡs基板へのダブルインプランテーション
における、セカンドインプランテーションドーズとシー
ト抵抗値の関係の一例を示すグラフである。

【図５】 本発明の実施の形態２にかかるＢＰＬＤＤ−
ＳＡＧＦＥＴの立面断面図である。

【図６】 従来のＢＰＬＤＤ−ＳＡＧＦＥＴの立面断面
図である。

【図７】 本発明の実施の形態３にかかるヘテロ接合型
ＦＥＴ(又はＨＥＭＴ)の立面断面図である。

【図８】 従来の埋込ゲート式ヘテロ接合型ＦＥＴ(又
はＨＥＭＴ)の立面断面図である。

【図９】 もう１つの従来の埋込ゲート式ヘテロ接合型
ＦＥＴ(又はＨＥＭＴ)の立面断面図である。

【図１０】 さらにもう１つの従来の埋込ゲート式ヘテ
ロ接合型ＦＥＴ(又はＨＥＭＴ)の立面断面図である。

【図１１】 本発明の実施の形態４にかかるヘテロ接合
型ＦＥＴ(又はＨＥＭＴ)の立面断面図である。

【符号の説明】

１ (半絶縁性ＧaＡs等の)半導体基板、２ セカンドイ
ンプランテーションによる高抵抗層、３ ドーパント注
入による導電層、４ 注入によるオーミックコンタクト
層、５ ＳＤ電極、６ チルト角、７ 注入イオン、８
n層、９ p層、１０ ゲート、１１ 浅いp層、１２
Ｐ型埋込層、１３ チャネル層、１４ＬＤＤ(Ｌightl
y Ｄoped Ｄrain)層、１５ エピタキシャル成長によ
るオーミックコンタクト層、１６ チャネル層(ＨＥＭ
ＴではＩnＧaＡs、ヘテロ接合ＦＥＴではn−ＧaＡsな
ど)、１７ ＡlＧaＡsなどのショットキーコンタクト
層、１８ バッファ層、１９ 低キャリア濃度のエピタ
キシャル層（ＧaＡs等）、２０ アンドープ(または低
キャリア濃度の)エピタキシャル層（ＧaＡs等）、２１
絶縁膜。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半絶縁性又は導電性の半導体基板の表面
   近傍部に形成され、第１のドーパントを含む導電層と、 上記半導体基板内において、上記導電層の上に形成さ
   れ、その表面の少なくとも一部が外部に露出する、第２
   のドーパントを含む高抵抗層とを含む注入抵抗素子を有
   する半導体装置。
2. 【請求項２】 半絶縁性又は導電性の半導体基板の内部
   に形成されたＰ型埋込層と、 上記半導体基板の表面近傍部の一部に形成され、その底
   部が上記Ｐ型埋込層と当接するチャネル層と、 上記半導体基板の表面近傍部の一部に形成され、その底
   部が上記Ｐ型埋込層と当接する一方、その側部が上記チ
   ャネル層と当接する、第１のドーパントを含む軽ドープ
   ドレイン層と、 上記半導体基板内において、上記軽ドープドレイン層の
   上に形成され、その表面の少なくとも一部が外部に露出
   する、第２のドーパントを含む高抵抗層とを含む自己整
   合ゲート電界効果トランジスタを有する半導体装置。
3. 【請求項３】 半絶縁性又は導電性の半導体基板の上に
   堆積されたチャネル層と、 上記チャネル層の上に堆積されたショットキー用半導体
   層と、 上記ショットキー用半導体層の上に堆積され、第１のド
   ーパントを含むオーミックコンタクト層と、 上記オーミックコンタクト層の所定の部分に形成され、
   第２のドーパントを含む高抵抗層と、上記高抵抗層の所
   定の部分にこれを厚み方向に貫通して形成された穴部に
   埋め込まれ、その底部が上記ショットキー用半導体層と
   当接するゲート電極とを含むヘテロ接合型電界効果トラ
   ンジスタを有する半導体装置。
4. 【請求項４】 半絶縁性又は導電性の半導体基板の上に
   堆積されたチャネル層と、 上記チャネル層の上に堆積されたショットキー用半導体
   層と、 上記ショットキー用半導体層の上に堆積され、第１のド
   ーパントを含むオーミックコンタクト層と、 上記オーミックコンタクト層の所定の部分に形成され、
   第２のドーパントを含む高抵抗層と、 上記高抵抗層の所定の部分にこれを厚み方向に貫通して
   形成された穴部に埋め込まれ、その底部が上記ショット
   キー用半導体層と当接するゲート電極とを含む高電子移
   動度トランジスタを有する半導体装置。
5. 【請求項５】 半絶縁性又は導電性の半導体基板の上に
   堆積されたチャネル層と、 上記チャネル層の上に堆積されたショットキー用半導体
   層と、 上記ショットキー用半導体層の上に形成された低キャリ
   ア濃度のエピタキシャル層と、 上記エピタキシャル層と上記ショットキー用半導体層と
   上記チャネル層とにまたがって形成され、第１のドーパ
   ントを含むオーミックコンタクト層と、 上記オーミックコンタクト層が形成されていない位置に
   おいて、上記エピタキシャル層の所定の部分に形成さ
   れ、第２のドーパントを含む高抵抗層と、上記高抵抗層
   の所定の部分にこれを厚み方向に貫通して形成された穴
   部に埋め込まれ、その底部が上記ショットキー用半導体
   層と当接するゲート電極とを含むヘテロ接合型電界効果
   トランジスタを有する半導体装置。
6. 【請求項６】 半絶縁性又は導電性の半導体基板の上に
   堆積されたチャネル層と、 上記チャネル層の上に堆積されたショットキー用半導体
   層と、 上記ショットキー用半導体層の上に形成され、第１のド
   ーパントを含む低キャリア濃度のエピタキシャル層と、 上記エピタキシャル層と上記ショットキー用半導体層と
   上記チャネル層とにまたがって形成され、第１のドーパ
   ントを含むオーミックコンタクト層と、 上記オーミックコンタクト層が形成されていない位置に
   おいて、上記エピタキシャル層の所定の部分に形成さ
   れ、第２のドーパントを含む高抵抗層と、上記高抵抗層
   の所定の部分にこれを厚み方向に貫通して形成された穴
   部に埋め込まれ、その底部が上記ショットキー用半導体
   層と当接するゲート電極とを含む高電子移動度トランジ
   スタを有する半導体装置。
7. 【請求項７】 半絶縁性又は導電性の半導体基板の表面
   近傍部に第１のドーパントをイオン注入してドープ層を
   形成する工程と、 上記ドープ層にアニール処理を施し、該ドープ層を活性
   化させることにより該ドープ層に導電性を付与して導電
   層を形成する工程と、 上記導電層に、上記イオン注入よりも低いエネルギでも
   って浅く第２のドーパントをイオン注入し、該導電層の
   上に、その表面の少なくとも一部が外部に露出する高抵
   抗層を形成する工程とを含む、注入抵抗素子を有する半
   導体装置の製造方法。
8. 【請求項８】 半絶縁性又は導電性の半導体基板に第１
   のイオンを注入して、上記半導体基板内にＰ型埋込層を
   形成する工程と、 上記半導体基板に第２のイオンを注入して、上記Ｐ型埋
   込層の上に、その底部が該Ｐ型埋込層と当接するチャネ
   ル層を形成する工程と、 上記半導体基板に第１のドーパントをイオン注入して、
   上記半導体基板の表面近傍部に、その底部が上記Ｐ型埋
   込層と当接する一方、その側部が上記チャネル層と当接
   する軽ドープドレイン層を形成する工程と、 上記半導体基板にアニール処理を施して、上記Ｐ型埋込
   層、上記チャネル層及び上記軽ドープドレイン層に導電
   性を付与する工程と、 上記軽ドープドレイン層に、上記イオン注入よりも低い
   エネルギでもって浅く第２のドーパントをイオン注入
   し、該軽ドープドレイン層の上に、その表面の少なくと
   も一部が外部に露出する高抵抗層を形成する工程とを含
   む、自己整合ゲート電界効果トランジスタを有する半導
   体装置の製造方法。
9. 【請求項９】 半絶縁性又は導電性の半導体基板の上
   に、エピタキシャル成長によりチャネル層を堆積する工
   程と、 上記チャネル層の上に、エピタキシャル成長によりショ
   ットキー用半導体層を堆積する工程と、 上記ショットキー用半導体層の上に、エピタキシャル成
   長により、第１のドーパントを含むオーミックコンタク
   ト層を堆積する工程と、 上記オーミックコンタクト層の所定の部分に、第２のド
   ーパントをイオン注入して高抵抗層を形成する工程と、 上記高抵抗層の所定の部分に、これを厚み方向に貫通し
   て上記ショットキー用半導体層を露出させる穴部を形成
   する工程と、 上記穴部に、導電性材料を埋め込んで、その底部が上記
   ショットキー用半導体層と当接するゲート電極を形成す
   る工程とを含む、ヘテロ接合型電界効果トランジスタ又
   は高電子移動度トランジスタを有する半導体装置の製造
   方法。
10. 【請求項１０】 半絶縁性又は導電性の半導体基板の上
    に、エピタキシャル成長によりチャネル層を堆積する工
    程と、 上記チャネル層の上に、エピタキシャル成長によりショ
    ットキー用半導体層を堆積する工程と、 上記ショットキー用半導体層の上に、エピタキシャル成
    長により、低キャリア濃度のエピタキシャル層を堆積す
    る工程と、 上記エピタキシャル層と上記ショットキー用半導体層と
    に、更に必要に応じて上記チャネル層に届くように第１
    のドーパントをイオン注入して、これらの各層にまたが
    るオーミックコンタクト層を形成する工程と、 上記オーミックコンタクト層にアニール処理を施して、
    これを活性化する工程と、 上記オーミックコンタクト層が形成されていない位置に
    おいて、上記エピタキシャル層の所定の部分に、第２の
    ドーパントをイオン注入して高抵抗層を形成する工程
    と、 上記高抵抗層の所定の部分に、これを厚み方向に貫通し
    て上記ショットキー用半導体層を露出させる穴部を形成
    する工程と、 上記穴部に、導電性材料を埋め込んで、その底部が上記
    ショットキー用半導体層と当接するゲート電極を形成す
    る工程とを含む、ヘテロ接合型電界効果トランジスタ又
    は高電子移動度トランジスタを有する半導体装置の製造
    方法。