JPH1022321A - Ｉｃの実装構造 - Google Patents

Ｉｃの実装構造

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JPH1022321A
JPH1022321A JP8172267A JP17226796A JPH1022321A JP H1022321 A JPH1022321 A JP H1022321A JP 8172267 A JP8172267 A JP 8172267A JP 17226796 A JP17226796 A JP 17226796A JP H1022321 A JPH1022321 A JP H1022321A
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wire bonding
pads
wiring board
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mounting
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Fumiyasu Kaneyama
文泰 兼山
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 実装面積の縮小と、ワイヤによるインダクタ
ンスの低減により、高速信号特性劣化を抑制することが
できるＩＣの実装構造を提供する。 【解決手段】 配線基板１１上に向かい合うベアチップ
ＩＣ１２−１，１２−２を搭載して、これらのベアチッ
プＩＣ１２−１，１２−２間にワイヤボンディング用パ
ッド１３−１，１３−２が配置されるＩＣの実装構造に
おいて、前記ワイヤボンディング用パッド１３−１，１
３−２の形状を二等辺三角形となし、このワイヤボンデ
ィング用パッド１３−１，１３−２を順次１８０°回転
してＹ方向に交互に配列し、配線基板１１のＸ及びＹ方
向の寸法を縮小可能に配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣの実装構造に
係り、特に、配線基板上のワイヤボンディング用パッド
の形状に関するものである。
【０００２】
【従来の技術】従来のワイヤボンディング用パッドを用
いた半導体装置の実装構造については、以下に示すよう
なものがあった。図４はかかる従来の半導体装置の実装
におけるワイヤボンディング用パッドの配置例（その
１）を示す平面図である。
【０００３】この図において、１は配線基板、２−１と
２−２はベアチップＩＣ（ベアチップ半導体集積回路装
置）、３−１，３−２は配線基板１上のワイヤボンディ
ング用パッド、４−１，４−２はベアチップＩＣ２−
１，２−２上の入出力用のパッド、５は配線基板１上の
ワイヤボンディング用パッド３−１，３−２と、ベアチ
ップＩＣ２−１，２−２上の入出力用のパッド４−１，
４−２を電気的接続をするためのワイヤ、６は配線基板
上のビアである。
【０００４】また、図５は従来の半導体装置の実装にお
けるワイヤボンディング用パッドの配置例（その２）を
示す平面図である。この図での各部名称は図４と同様で
あるためそれらの説明は省略する。図４において、ベア
チップＩＣ２−１と２−２の間の距離Ｄｘは、 Ｄｘ＝２×Ｌ１＋２×ＰＬ＋Ｌ２ …（１） ここで、Ｌ１：ベアチップＩＣ２−１の入出力パッド４
−１からワイヤボンディング用パッド３−１までの距
離、またはベアチップＩＣ２−２の入出力パッド４−２
からワイヤボンディング用パッド３−２までの距離 ＰＬ：ワイヤボンディング用パッド３−１，３−２のＸ
方向の長さ Ｌ２：ワイヤボンディング用パッド３−１と３−２の間
のＸ方向の距離 となる。
【０００５】ワイヤボンディング用パッド３−１，３−
２を配列することによるＹ方向の距離Ｄｙは、各ＩＣ２
−１と２−２の向かい合う辺の入出力パッド４−１，４
−２の数が同一で、ｎとすると、 Ｄｙ＝ｎ×ＰＷ＋（ｎ−１）×Ｓ …（２） ＰＷ：ワイヤボンディング用パッド３−１，３−２のＹ
方向の長さ Ｓ：隣り合うワイヤボンディング用パッド３−１と３−
２のパッド間のＹ方向の距離 となる。
【０００６】また、図５におけるＤｘ，Ｄｙは Ｄｘ＝２×Ｌ１＋ＰＬ …（３） Ｄｙ＝２ｎ×ＰＷ＋（２ｎ−１）×Ｓ …（４） となる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来のワイヤボンディング用パッドの配置方法（図
４）では、ＩＣを高密度に実装する場合に配線基板上に
設けたワイヤボンディング用パッドによりＩＣ間の距離
が長くなる。一方、上記した従来のワイヤボンディング
用パッドの配置方法（図５）では、図４のＩＣ間の距離
を、式（１）、（３）のＰＬ分短くすることはできる
が、式（２）、（４）によってＹ方向の長さが長くなっ
てワイヤ長が長くなり、高速信号を伝送した場合に、ワ
イヤによるインダクタンスが伝送の妨げとなり波形が乱
れ、誤動作する可能性がある。
【０００８】本発明は、上記問題点を除去し、実装面積
の縮小と、ワイヤによるインダクタンスの低減により、
高速信号特性劣化を抑制することができるＩＣの実装構
造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕配線基板上に向かい合うベアチップＩＣを搭載し
てこのベアチップＩＣ間にワイヤボンディング用パッド
が配置されるＩＣの実装構造において、前記ワイヤボン
ディング用パッドをワイヤボンディング側が狭く、ビア
側が広い面積を有する形状とし、このワイヤボンディン
グ用パッドを順次１８０°回転してＹ方向に交互に配列
し、配線基板のＸ及びＹ方向の寸法を縮小可能に配置す
るようにしたものである。
【００１０】このように、配線基板上のパッドの形状を
ワイヤボンディング側が狭く、ビア側が広い面積を有
し、このワイヤボンディング用パッドを順次１８０°回
転してＹ方向に交互に配列し、前記配線基板のＸ及びＹ
方向の寸法を縮小可能に配置したことにより、隣り合う
ＩＣ間の距離を短くすると共にパッド列の長さを抑え、
各ＩＣからのワイヤ長を長くすることなく配線できるた
め、実装面積の縮小とワイヤによるインダクタンスの低
減により高速信号特性劣化を抑制することができる。
【００１１】〔２〕上記〔１〕記載のＩＣの実装構造に
おいて、前記ワイヤボンディング用パッドの形状を、二
等辺三角形、台形又は扇形とするようにしたものであ
る。このように、配線基板上のワイヤボンディング用パ
ッドの形状を二等辺三角形、台形又は扇形にして交互に
１８０°回転させ、隣り合うＩＣ用の配線基板上ワイヤ
ボンディング用パッドをＹ方向に配置したことにより、
配線を確実に行うことができるとともに、実装面積の縮
小とワイヤによるインダクタンスの低減により高速信号
特性劣化を抑制することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す半導体装置の実装におけるワイヤボンディ
ング用パッドの配置例を示す平面図である。この図に示
すように、向かい合うベアチップＩＣ１２−１，１２−
２の入出力パッド１４−１，１４−２と、ワイヤ１５に
おいて向かい合うベアチップＩＣ１２−１，１２−２の
入出力パッド１４−１，１４−２とワイヤ１５によって
接続される配線基板１１上のワイヤボンディング用パッ
ド１３−１，１３−２は、二等辺三角形状であり、交互
に１８０°回転させ、Ｙ方向に配列されている。ここで
は、二等辺三角形の頂点をワイヤボンディング側に、面
積の広い底面をビア１６側になるように配置する。
【００１３】この実施例において、ベアチップＩＣ１２
−１とベアチップＩＣ１２−２の間の距離Ｄｘは、 Ｄｘ＝２×Ｌ１＋ＰＬ …（５） Ｌ１：ベアチップＩＣ１２−１の入出力パッド１４−１
からワイヤボンディング用パッド１３−１までの距離ま
たはベアチップＩＣ１２−２の入出力パッド１４−２か
らワイヤボンディング用パッド１３−２のまでの距離 ＰＬ：ワイヤボンディング用パッド１３−１，１３−２
のＸ方向の長さ となる。
【００１４】ワイヤボンディング用パッド１３−１，１
３−２を配列することによるＹ方向の距離Ｄｙは、各Ｉ
Ｃ１２−１と１２−２の向かい合う辺の入出力パッド１
４−１、１４−２の数が同一でｎとすると Ｄｙ＝２ｎ×（０．５×ＰＷ）＋（ｎ−１）×Ｓ＋ＰＷ …（６） ＰＷ：ワイヤボンディング用パッド１３−１，１３−２
のＹ方向の長さ（二等辺三角形の底辺の長さ） Ｓ：隣り合うワイヤボンディング用パッド１３−１，１
３−２の間のＹ方向の距離 となる。
【００１５】このように、この第１実施例によれば、配
線基板上のワイヤボンディング用パッドの形状を二等辺
三角形状にして、交互に１８０°回転させ、隣り合うＩ
Ｃ用の配線基板上ワイヤボンディング用パッドを同一列
に配置したことにより、隣り合うＩＣ間の距離を短くす
ると共にパッド列の長さを抑え、各ＩＣからのワイヤ長
を長くすることなく配線できるため、実装面積の縮小と
ワイヤによるインダクタンスの低減により高速信号特性
劣化を抑制するという効果が期待できる。
【００１６】図２は本発明の第２実施例を示す半導体装
置の実装におけるワイヤボンディング用パッドの形状を
示す平面図である。この図に示すように、この実施例で
は、配線基板２１上の向かい合うベアチップＩＣ（図示
なし）上に、台形状をしたワイヤボンディング用パッド
２２−１，２２−２を、交互に１８０°回転させて、Ｙ
方向に交互に配列するようにしたものである。
【００１７】この実施例では、第１実施例に比べると、
若干Ｙ方向の寸法は大きくなる点を除くと、第１実施例
と同様の作用効果を奏することができる。図３は本発明
の第３実施例を示す半導体装置の実装におけるワイヤボ
ンディング用パッドの形状を示す平面図である。この図
に示すように、この実施例では、配線基板３１上の向か
い合うベアチップＩＣ（図示なし）上に、扇形状をした
ワイヤボンディング用パッド３２−１，３２−２を、交
互に１８０°回転させて、Ｙ方向に交互に配列するよう
にしたものである。
【００１８】この実施例では、第１実施例と略同様の作
用効果を奏することができる。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づいて
種々の変形が可能であり、これらを本発明の範囲から排
除するものではない。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 〔１〕請求項１記載の発明によれば、配線基板上のパッ
ドを、ワイヤボンディング側が狭く、ビア側が広い面積
を有する形状にし、このワイヤボンディング用パッドを
順次１８０°回転してＹ方向に交互に配列し、前記配線
基板のＸ及びＹ方向の寸法を縮小可能に配置したことに
より、隣り合うＩＣ間の距離を短くすると共にパッド列
の長さを抑え、各ＩＣからのワイヤ長を長くすることな
く配線できるため、実装面積の縮小とワイヤによるイン
ダクタンスの低減により、高速信号特性劣化を抑制する
ことができる。
【００２０】〔２〕請求項２記載の発明によれば、配線
基板上のワイヤボンディング用パッドの形状を二等辺三
角形、台形又は扇形にして交互に１８０°回転させ、隣
り合うＩＣ用の配線基板上ワイヤボンディング用パッド
をＹ方向に配置したことにより、配線を確実に行うこと
ができるとともに、実装面積の縮小とワイヤによるイン
ダクタンスの低減により高速信号特性劣化を抑制するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体装置の実装に
おけるワイヤボンディング用パッドの配置例を示す平面
図である。
【図２】本発明の第２実施例を示す半導体装置の実装に
おけるワイヤボンディング用パッドの形状を示す平面図
である。
【図３】本発明の第３実施例を示す半導体装置の実装に
おけるワイヤボンディング用パッドの形状を示す平面図
である。
【図４】従来の半導体装置の実装におけるワイヤボンデ
ィング用パッドの配置例（その１）を示す平面図であ
る。
【図５】従来の半導体装置の実装におけるワイヤボンデ
ィング用パッドの配置例（その２）を示す平面図であ
る。
【符号の説明】
１１，２１，３１ 配線基板 １２−１，１２−２ ベアチップＩＣ １３−１，１３−２，２２−１，２２−２、３２−１，
３２−２ ワイヤボンディング用パッド １４−１，１４−２ 入出力パッド １５ ワイヤ １６ ビア

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 配線基板上に向かい合うベアチップＩＣ
    を搭載して、該ベアチップＩＣ間にワイヤボンディング
    用パッドが配置されるＩＣの実装構造において、 前記ワイヤボンディング用パッドをワイヤボンディング
    側が狭く、ビア側が広い面積を有する形状とし、該ワイ
    ヤボンディング用パッドを順次１８０°回転してＹ方向
    に交互に配列し、前記配線基板のＸ及びＹ方向の寸法を
    縮小可能に配置してなるＩＣの実装構造。
  2. 【請求項２】 請求項１記載のＩＣの実装構造におい
    て、前記ワイヤボンディング用パッドの形状を二等辺三
    角形、台形又は扇形とすることを特徴とするＩＣの実装
    構造。
JP8172267A 1996-07-02 1996-07-02 Ｉｃの実装構造 Withdrawn JPH1022321A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274187A (ja) * 2000-03-23 2001-10-05 Fujitsu Ltd 半導体装置
KR20040007186A (ko) * 2002-07-11 2004-01-24 주식회사 파이컴 전자소자의 패드, 이의 배열구조 및 이의 제조방법
JP2009239090A (ja) * 2008-03-27 2009-10-15 Fujitsu Microelectronics Ltd パッドと半導体装置の製造方法
KR101101690B1 (ko) 2009-10-06 2011-12-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274187A (ja) * 2000-03-23 2001-10-05 Fujitsu Ltd 半導体装置
KR20040007186A (ko) * 2002-07-11 2004-01-24 주식회사 파이컴 전자소자의 패드, 이의 배열구조 및 이의 제조방법
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