JPH10214187A - 高速分岐処理装置及びその分岐処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 動作周波数の向上を可能とし、さらに、消費
電力の削減をも実現することができる高速分岐処理装置
及びその分岐処理方法を提供することを課題とする。 【解決手段】 デコードされた命令が条件分岐命令であ
る場合には条件分岐判定の結果の如何にかかわらず、そ
の条件分岐判定の演算が行われている間にその分岐先ア
ドレスを含む複数個の命令を命令メモリから読み出して
一の命令バッファに記憶しておくことにより、分岐成立
時の命令フェッチを高速に行うことができるようにな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作周波数の向上
を可能とする高速分岐処理装置及びその分岐処理方法に
関する。

【０００２】

【従来の技術】近年、マルチメディア時代の到来と共
に、ＭＰＥＧ（Moving Picture ExpertsGroup）処理な
どに代表されるような動画処理において画像の実時間処
理が非常に重要となってきている。このような動画処理
は画像データを取り扱う関係上、処理すべきデータが莫
大であり、このため、マイクロプロセッサには非常に大
きな処理能力が要求される。さらに、処理のすべてをハ
ードウェアで行うとコストの増大が避けられず、そのた
め、できれば処理の一部、若しくは、全ての処理を汎用
のマイクロプロセッサを用いてソフトウェア処理した方
が望ましく、従って、益々マイクロプロセッサの処理能
力の向上が望まれる状況にある。また、ＰＤＡ（Person
al Digital Assistance ）などの携帯機器においても同
様に高速処理が要求されているが、これらの機器におい
てはさらに消費電力の削減も重要である。

【０００３】マイクロプロセッサの処理能力を決める重
要な要因には、大別して、動作周波数、実行命令数及び
一命令当たりのサイクル数の３つがある。例えば、動作
周波数は、一般には、システムのクリティカルパス（cr
itical path ）の遅延時間により決まるが、マイクロプ
ロセッサでは、特に、条件分岐命令実行時の条件成立時
における命令フェッチがクリティカルパスとなる場合が
多い。

【０００４】ここで、代表的なＲＩＳＣ（Reduced Inst
ruction Set Computer）プロセッサであるＭＩＰＳ Ｃ
ｏｍｐ．Ｓｙｓｔｅｍｓ，Ｉｎｃ．のＲ３０００を例に
して上記命令フェッチがクリティカルパスとなる場合に
ついて説明する。

【０００５】条件分岐命令実行時の条件成立時における
命令フェッチは、条件分岐命令（ｂｎｅ、ｂｅｑなど）
の演算ステージでレジスタの比較を行い、比較結果が確
定した後に命令メモリから分岐先アドレスに対する命令
を読み出し、命令レジスタに取り込むことにより行われ
るが、この処理が同一サイクル内で実行されるためにク
リティカルパスとなる場合が多いのである。以下、上記
命令フェッチにおけるデータ及び制御信号の流れについ
て図面を用いて説明する。

【０００６】図１１は、従来の分岐処理装置のブロック
図である。この分岐処理装置は命令実行時間を短縮する
技法であるパイプライン方式を用いたものであり、現在
実行中の命令のアドレスを格納するプログラムカウンタ
１と、命令を格納する命令メモリ３と、命令メモリ３か
ら読み出された命令が取り込まれる命令レジスタ５と、
命令レジスタ５にセットされた命令をデコードし、各種
制御信号を生成する命令デコーダ７と、加算器９と、加
算器９が出力する分岐先アドレスを取り込む分岐先アド
レスレジスタ１１と、条件分岐命令の比較対象である内
容を格納する複数のレジスタ（図示省略）から成るレジ
スタファイル１３と、ＡＬＵ（Arithmetic and Logic U
nit ；算術論理演算装置）１５と、ＡＬＵ１５の入力レ
ジスタ１７ａ及び１７ｂと、セレクタ１９とから構成さ
れている。

【０００７】このような構成である従来の分岐処理装置
は、まず、Ｆステージ（フェッチステージ）において、
命令メモリ３から命令（条件分岐命令）が読み出され、
命令レジスタ５に取り込まれる。

【０００８】次に、Ｄステージ（デコードステージ）に
おいて、命令レジスタ５中の命令を命令デコーダ７でデ
コードし、アドレス計算を行うための各制御信号を出力
する。命令中に指定されているｉｎｄｅｘ値とプログラ
ムカウンタ１に格納されたアドレスを加算器９により加
算することにより分岐先アドレスが求められ、分岐先ア
ドレスレジスタ１１に取り込まれる。また、同時に、命
令デコーダ７から与えられる制御信号によりレジスタフ
ァイル１３から比較対象である２つのレジスタに格納さ
れた値がＡＬＵ１５の入力レジスタ１７Ａ及び１７Ｂに
取り込まれる。

【０００９】次に、Ｅステージ（実行ステージ）におい
て、ＡＬＵ１５は、入力レジスタ１７Ａ及び１７Ｂに格
納された２つの値を入力し、演算結果を得る。この演算
結果は分岐判定の制御信号となり、分岐が成立しない場
合の命令メモリ３の読み出しアドレスであるプログラム
カウンタ１の示すアドレスと、分岐が成立した場合の命
令メモリ３の読み出しアドレスである分岐先アドレスレ
ジスタ１１に格納された分岐先アドレスのいずれか一方
が、制御信号である演算結果に基づきセレクタ１９を通
して選択される。ここで、分岐が成立した場合には、命
令メモリ３の分岐先アドレスにアクセスされ、分岐先の
命令が読み出され、上記と同様に命令レジスタ５に格納
される。

【００１０】以上説明したように、従来の分岐処理装置
では、条件分岐命令が実行される場合、同一サイクル内
で分岐判定のためのＡＬＵ演算と分岐が成立した場合に
おける分岐先の命令のキャッシュ読み出しの処理とを直
列に行う必要があるため、このパスの遅延が大きく、ク
リティカルパスとなる場合が多い。従って、条件分岐命
令実行時において、分岐が成立した場合の命令フェッチ
がネックとなり、動作周波数を上げることが非常に難し
かった。

【００１１】

【発明が解決しようとする課題】上述したように、従来
の分岐処理装置では、同一サイクル内で分岐判定、それ
に続いて、分岐先のアドレスに対する命令をフェッチを
しなければならないようなパイプライン構成をとってい
た場合、このパスがクリティカルパスとなり、マイクロ
プロセッサ全体としての動作周波数を十分に上げること
ができなかった。

【００１２】本発明は上記事情に鑑みて成されたもので
あり、その目的は、動作周波数の向上を可能とし、さら
に、消費電力の削減をも実現することができる高速分岐
処理装置及びその処理方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、命令を記憶する命令メモリ
と、前記命令メモリへのアドレスを保持するプログラム
カウンタと、前記命令メモリから読み出されてデコード
される命令を格納する命令レジスタとを備えた高速分岐
処理装置において、前記命令メモリからアドレスが連続
する所定の数の命令を一度に読み出す読み出し制御手段
と、前記読み出し制御手段により前記命令メモリから読
み出された複数個の命令を一時的に記憶する２つの命令
バッファと、前記２つの命令バッファのうちいずれか一
方を選択し、さらに選択された命令バッファに記憶され
た複数個の命令のうちいずれか１個の命令を選択し、該
命令を前記命令レジスタに出力する命令バッファ選択手
段とを有し、前記プログラムカウンタにより前記複数個
の命令の先頭アドレスが指定されると、その複数個の命
令（以下、第１の複数個の命令という）を前記読み出し
制御手段が前記命令メモリから読み出し、前記第１の複
数個の命令を前記２つの命令バッファのうち最後のアク
セス時点の古い方に記憶し、前記命令バッファ選択手段
が前記第１の複数個の命令をアドレス順に前記命令バッ
ファに出力すると共に、デコードされた命令が条件分岐
命令である場合には条件分岐判定が終了する前にその分
岐先アドレスを含む連続するアドレスの複数個の命令
（以下、第２の複数個の命令という）を前記読み出し制
御手段が前記命令メモリから読み出し、前記第２の複数
個の命令を前記２つの命令バッファのうち最後のアクセ
ス時点の古い方に記憶し、前記命令バッファ選択手段が
前記第２の複数個の命令をアドレス順に前記命令バッフ
ァに出力することである。

【００１４】上記構成によれば、クリティカルパスとな
る場合の多い条件分岐命令における分岐成立時の分岐先
アドレスのフェッチ処理をコストの上昇を招くことなく
高速化を図ることができる。従って、マイクロプロセッ
サの動作周波数を向上させることができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００１６】ここで、本実施の形態に係る高速分岐処理
装置は、基本的には次に示す５段（５ステージ）パイプ
ラインの構成を有し、例えばＭＩＰＳ Ｃｏｍｐ．Ｓｙ
ｓｔｅｍｓ，Ｉｎｃ．のＲ３０００のような一般的なＲ
ＩＳＣプロセッサにて用いられるパイプライン構成であ
る。

【００１７】（１）Ｆステージ（フェッチステージ）：
命令をメモリ（キャッシュ）からフェッチして命令レジ
スタにセットする命令を入力するステージである。 （２）Ｄステージ（デコードステージ）：命令レジスタ
上の命令をデコードし、各制御信号を生成するステージ
である。 （３）Ｅステージ（実行ステージ）：演算を実行する。
またはメモリ（キャッシュ）に対するアクセスのアドレ
スを生成するステージである。 （４）Ｍステージ（メモリステージ）：メモリ（キャッ
シュ）に対するアクセスを行うステージである。 （５）ＷＢステージ（ライトバックステージ）：レジス
タへのデータの書き込みを行うステージである。

【００１８】第１の実施の形態 図１は、本実施の形態に係る高速分岐処理装置のブロッ
ク図である。図１において、本実施の形態に係る高速分
岐処理装置は現在実行中の命令のアドレスを格納するプ
ログラムカウンタ１と、命令を格納する命令メモリ３
と、命令メモリ３から読み出された命令が取り込まれる
命令レジスタ５と、命令レジスタ５にセットされた命令
をデコードし、各種制御信号を生成する命令デコーダ７
と、加算器９と、加算器９が出力する分岐先アドレスを
取り込む分岐先アドレスレジスタ１１と、条件分岐命令
の比較対象である内容を格納する複数のレジスタ（図示
省略）から成るレジスタファイル１３と、ＡＬＵ（Arit
hmetic and Logic Unit ；算術論理演算装置）１５と、
ＡＬＵ１５の入力レジスタ１７ａ及び１７ｂと、プログ
ラムカウンタ１の示すアドレスと分岐先アドレスレジス
タ１１に格納された分岐先アドレスのどちらか一方を選
択するセレクタ１９と、命令メモリ３から読み出された
連続する複数の命令を取り込む命令バッファ２１Ａ及び
２１Ｂと、命令バッファ２１Ａ及び２１Ｂに取り込まれ
た複数の命令のうち一つを選択するセレクタ２３Ａ及び
２３Ｂと、セレクタ２３Ａ及び２３Ｂにより選択された
２つの命令のうちどちらか一方を選択するセレクタ２５
と、セレクタ２５の制御を行う制御回路２７と、命令デ
コーダ７から出力される分岐命令フラグを取り込む分岐
命令フラグレジスタ２９とから構成されている。

【００１９】ここで、命令メモリ３から命令バッファ２
１Ａ及び命令バッファ２１Ｂへの命令の取り込みはＬＲ
Ｕ（Least Recently Used ）方式により実行される。Ｌ
ＲＵ方式は、命令バッファ２１Ａと２１Ｂのうち最後の
取り込み時点の古い方のバッファに命令を取り込む方式
である。

【００２０】次に、本実施の形態に係る高速分岐処理装
置の動作について説明する。まず最初に、図１に示す命
令メモリ３の読み出しについて図２を用いて説明する。
図２は、図１に示す命令メモリ３の読み出し動作を示す
概念図であり、読み出し信号がEnable状態の時に、指定
されたアドレスを含む連続したアドレスの複数個の命令
が一度に読み出される。一度に読み出される命令の数は
任意であるが、例えば、図２においては４個である。

【００２１】読み出し信号がEnable状態となるのは２つ
の場合があり、一つは図１のプログラムカウンタ１に格
納されたアドレスが一度に読み出される複数個の命令の
アドレス境界に来た場合、他の一つは分岐命令による分
岐先アドレスの命令をフェッチする場合である。

【００２２】プログラムカウンタ１のアドレスが一度に
読み出される複数個の命令のアドレス境界に来た場合と
は、例えば、図３（ａ）に示すような命令列に分岐命令
がない命令シーケンスにおいて、プログラムカウンタ１
のアドレスが「８０００８０００」を示すと、読み出し
信号がEnable状態となり、アドレスが「８０００８００
０」、「８０００８００４」、「８０００８００８」、
「８０００８００ｃ」である４個の命令が一度に読み出
される。その後パイプラインが進み、プログラムカウン
タ１のアドレスが「８０００８０１０」を示すと、再
度、読み出し信号がEnable状態となり、アドレスが「８
０００８０１０」、「８０００８０１４」、「８０００
８０１８」、「８０００８０１ｃ」である４個の命令が
同様に一度に読み出される。このように、命令メモリ３
への読み出しはプログラムカウンタ１のアドレスが一度
に読み出される４個の命令のアドレス境界に来た時に行
なわれるので、命令メモリ３へのアクセスは従来と比べ
て減少する。

【００２３】一方、分岐命令による分岐先アドレスの命
令をフェッチする場合とは、例えば、次のような場合で
ある。図３（ｂ）に示すような命令列に分岐命令がある
命令のシーケンスにおいて、プログラムカウンタ１のア
ドレスが「８０００８０００」を示すと、図３（ａ）と
同様読み出し信号がEnable状態となり、アドレスが「８
０００８０００」、「８０００８００４」、「８０００
８００８」、「８０００８００ｃ」の４個の命令が一度
に読み出される。この時、読み出された命令に分岐命令
（アドレスが「８０００８００４」の命令）があるとそ
の分岐命令が実行され分岐先の命令（図中targetで示す
アドレスが「８０００８１０４」の命令）が読み出され
るが、この場合にも読み出し信号がEnable状態となるの
である。また、その分岐先の命令が図３（ａ）に示すよ
うな上述したアドレス境界にない場合にはアドレスが
「８０００８１０４」である分岐先命令を含む４個の命
令、つまり、アドレス「８０００８１００」、「８００
０８１０４」、「８０００８１０８」、「８０００８１
ｃ」の４個の命令が一度に読み出される。このように分
岐先命令のアドレスを先頭アドレスとして連続するアド
レスが「８０００８１０４」、「８０００８１０８」、
「８０００８１ｃ」、「８０００８２００」の４個の命
令ではなく、分岐先命令を含むアドレスが「８０００８
１００」、「８０００８１０４」、「８０００８１０
８」、「８０００８１ｃ」の４個の命令を一度に読み出
すのは、それにより命令メモリ３のｉｍｐｌｅｍｅｎｔ
を容易にすることができるからである。

【００２４】次に、本実施の形態に係る高速分岐処理装
置における条件分岐命令のフェッチ、条件分岐命令実
行、そして、分岐先の命令がフェッチされるまでのデー
タ及び制御信号の流れについて図１を参照しつつ説明す
る。ここで、前提条件として、現在、プログラムカウン
タ１は、一度に読み出される４個の命令の先頭アドレス
を示しているものとし、かつ、その先頭アドレスに格納
されている命令は条件分岐命令であるとする。但し、先
行する２つ前の命令は分岐命令でないとする。また、仮
想アドレスと物理アドレスは同じものとしているが、仮
にアドレス変換が必要であったとしても本願発明の内容
が変わることはない。

【００２５】まず最初に、Ｆステージ（フェッチステー
ジ）において、プログラムカウンタ１が示すアドレスと
分岐先アドレスレジスタ１１に格納された分岐先アドレ
スとがセレクタ１９にそれぞれ入力され制御信号ａによ
りどちらか一方が選択される。制御信号ａは、先行命
令、すなわち、Ｅステージ（実行ステージ）にある命令
が分岐命令であるか否かを示す信号であり、セレクタ１
９は制御信号ａが先行命令は分岐命令であると示す場合
には分岐先アドレスレジスタ１１に格納された分岐先ア
ドレスを選択し、分岐命令ではないと示す場合にはプロ
グラムカウンタ１が示すアドレスを選択する。ここで
は、上述した前提条件により先行する２つの命令は分岐
命令ではないとしているので、制御信号ａにより命令メ
モリ３にはその読み出しアドレスとしてプログラムカウ
ンタ１が示すアドレスが入力される。さらに、そのアド
レスは前提条件によりアドレス境界の先頭アドレスであ
ることから、命令メモリ３の読み出し信号はEnable状態
となり、プログラムカウンタ１の示すアドレスに続く４
個の命令が命令メモリ３から読み出される。命令メモリ
３から読み出された４個の命令は命令バッファ２１Ａま
たは２１Ｂに取り込まれる。読み出された命令を取り込
む命令バッファの選択は上述したＬＲＵ方式により実行
される。例えば、命令バッファ２１Ａの前サイクルにお
いて最後の取り込みのほうが古い場合には、命令バッフ
ァ２１Ａに入力される取り込み信号ｃがEnable状態、命
令バッファ２１Ｂに入力される取り込み信号ｄがDisabl
e 状態となり、その結果、読み出された命令は命令バッ
ファ２１Ａに取り込まれることになる。

【００２６】そして、命令バッファ２１Ａに格納されて
いる４個の命令はセレクタ２３Ａに、命令バッファ２１
Ｂに格納されている４個の命令はセレクタ２３Ｂにそれ
ぞれ入力され、制御信号ｅ及びｆにより指定されたアド
レスの命令が１個選択される。各セレクタにより選択さ
れた２個の命令はセレクタ２５に出力される。セレクタ
２５は制御回路２７から出力される制御信号ｇにより２
個の命令のうちどちらか一方を選択し、命令レジスタ５
に出力する。制御回路２７は、Ｅステージ（実行ステー
ジ）におけるＡＬＵ回路１５の演算結果である条件分岐
判定信号ｈと、Ｅステージ（実行ステージ）の命令が分
岐命令であることを示す制御信号ａと、命令バッファ２
１Ａ、２１Ｂのうちどちらの最後の取り込み命令が古い
かを示す制御信号ｉとを入力し、Ｅステージ（実行ステ
ージ）の命令が非分岐命令であるかもしくは、分岐命令
で分岐成立と判定された場合には、２つの命令バッファ
うち取り込みが現サイクルにおいて新しい方のバッファ
を選択し、Ｅステージ（実行ステージ）の命令が分岐命
令で非分岐と判定された場合には、現サイクルにおいて
古い方のバッファを選択する制御信号ｇを生成してセレ
クタ２５に出力する。ここでは、前提条件としてＥステ
ージ（実行ステージ）には分岐命令がないことを仮定し
ているので、その結果、現サイクルにおいて最後の取り
込みが新しい方である命令バッファ２１Ａから出力され
る命令がセレクタ２５により選択され、命令レジスタ５
に取り込まれる。

【００２７】次に、Ｄステージ（デコードステージ）に
おいて、命令レジスタ５に取り込まれている命令を命令
デコーダ７がデコードし、各種制御信号を生成する。命
令デコーダ７は命令中のｉｎｄｅｘ値を加算器９に出力
し、加算器９はそのｉｎｄｅｘ値とプログラムカウンタ
１の示すアドレスを加算し、分岐先アドレスを決定す
る。分岐先アドレスは分岐先アドレスレジスタ１１に取
り込まれ、同時に、当該命令が分岐命令であることを示
す分岐命令フラグが分岐命令フラグレジスタ２９に取り
込まれる。一方、命令デコーダ７は次のＥステージ（実
行ステージ）で条件分岐判定をするためにレジスタファ
イル１３に制御信号ｊを入力する。レジスタファイル１
３は該当する２組のレジスタの値を読み出し、ＡＬＵ１
５の入力レジスタ１７Ａ及び１７Ｂに格納する。

【００２８】次に、Ｅステージ（実行ステージ）におい
て、ＡＬＵ１５において演算が実行され、演算結果ｈが
出力される。ここで、本発明の特徴はこの演算が行われ
ている時に同時に次に示す処理を行う点にあり、以下続
けて説明する。

【００２９】上述したように命令デコーダ７は入力され
た命令が分岐命令であることを示す分岐命令フラグをレ
ジスタ２９に出力するが、この分岐命令フラグを受けて
命令メモリ３の読み出し信号ｂはEnable状態となる。す
なわち、図７に示す従来技術では、Ｅステージ（実行ス
テージ）におけるＡＬＵ１５の演算が終了するのを待
ち、その演算結果に基づき分岐成立時のみこの読み出し
信号をEnable状態としていたが、本実施の形態では、Ｅ
ステージ（実行ステージ）の命令が分岐命令である場合
には分岐の成立・非成立にかかわらず読み出し信号ｂは
Enable状態となる。従って、ＡＬＵ１５による演算の終
了を待つことなく分岐先アドレスの命令が読み出される
ことになる。一方、分岐先アドレスレジスタ１１に取り
込まれた分岐先アドレスとプログラムカウンタの示すア
ドレスは共に上記セレクタ１９に入力され、分岐命令フ
ラグレジスタ２９に格納された分岐命令フラグに基づき
制御信号ａにより分岐先アドレスが選択され、命令メモ
リ３に出力される。従って、この分岐先アドレスが命令
メモリ３に対する読み出しアドレスとなる。そして、分
岐先アドレスを含む連続する４個の命令が命令メモリ３
から読み出される。命令メモリ３から読み出された４個
の命令は命令バッファ２１Ａまたは２１Ｂに取り込まれ
る。読み出された命令を取り込む命令バッファの選択は
上述したＬＲＵ方式により実行される。命令バッファ２
１Ｂの方が前サイクルにおける最後の取り込みが古い場
合には、命令バッファ２１Ｂに入力される取り込み信号
がEnable状態、命令バッファ２１Ａに入力される取り込
み信号がDisable 状態となり、その結果、読み出された
命令は命令バッファ２１Ｂに取り込まれることになる。

【００３０】そして、命令バッファ２１Ａに格納された
４個の命令はセレクタ２３Ａに、命令バッファ２１Ｂに
格納された４個の命令はセレクタ２３Ｂにそれぞれ入力
され、制御信号ｅ及びｆにより指定されたアドレスの命
令が１個選択される。各セレクタにより選択された２個
の命令はセレクタ２５に出力される。セレクタ２５は制
御回路２９から出力される制御信号ｇにより２個の命令
のうちどちらか一方を選択し、命令レジスタ５に出力す
る。ここで、条件分岐が成立する場合には、制御回路２
９は２つの命令バッファのうち取り込みが新しい方のバ
ッファを選択する制御信号ｇを生成するので、分岐先の
命令が選択され命令レジスタ５に出力される。

【００３１】このように、従来では、Ｅステージ（実行
ステージ）における分岐判定のためのＡＬＵ演算の終了
を持ち、その演算結果により分岐成立と判定された後に
行われていた条件分岐命令の条件判定成立時のおける分
岐先アドレスの命令フェッチを、本実施の形態によれ
ば、Ｄステージ（デコードステージ）の命令が条件分岐
命令である場合には次のＥステージ（実行ステージ）に
おけるＡＬＵ演算の結果を待つことなく独立に実行し、
条件判定成立・非成立にかかわらず分岐先アドレスの命
令を命令メモリ３から読み出すようにしているので、Ａ
ＬＵ演算がかかる命令メモリ読み出し処理に隠れるた
め、分岐先の命令のフェッチを高速に行うことが可能と
なる。従って、マイクロプロセッサにおいて、クリティ
カルパスとなりがちな条件分岐命令による分岐成立時の
分岐先命令のフェッチをコストの上昇を招くことなく高
速に実行することができるようになる。それにより、マ
イクロプロセッサの動作周波数を向上することができ
る。

【００３２】ここで、図４は、分岐先命令のフェッチの
動作を示すタイミングチャートであり、（ａ）が図１１
に示す従来の分岐処理装置の動作を示すものであり、
（ｂ）が図１に示す本実施の形態に係る分岐処理装置の
動作を示すものである。図４（ａ）に示すように、従来
分岐処理装置では、時刻ｔ₁ 〜ｔ₂ においてＡＬＵ１５
による演算、時刻ｔ₂ 〜ｔ₃ においてセレクタ１９によ
る選択、時刻ｔ₃ 〜ｔ₄ において命令メモリ３からの命
令の読み出し、時刻ｔ₄ 〜ｔ₅ において命令レジスタ５
への命令の取り込みが順次行われている。一方、図４
（ｂ）に示すように、本実施の形態に係る分岐処理装置
では、時刻Ｔ₁ 〜Ｔ₂ において命令メモリ３からの命令
の読み出し、時刻Ｔ₂ 〜Ｔ₃ においてセレクタ２５によ
る選択、時刻Ｔ₃ 〜Ｔ₄ において命令レジスタ５への命
令の取り込みは順次行われているが、ＡＬＵ１５による
演算（図中Ａで示す期間）は命令メモリ３からの命令の
読み出しが行われる期間中に実行され、見かけ上命令メ
モリ３からの命令の読み出しに隠れている。従って、図
４（ａ）及び（ｂ）から明らかなように、本実施の形態
のほうが動作周波数を高くすることが可能である。

【００３３】第２の実施の形態 本実施の形態に係る高速分岐処理装置は、図１に示す命
令メモリ３に格納された条件分岐命令を、命令メモリ３
の読み出し信号がEnable状態となる２つの場合、すなわ
ち、図１のプログラムカウンタ１に格納されたアドレス
が一度に読み出される複数個の命令のアドレス境界に来
た場合と分岐命令による分岐先アドレスの命令をフェッ
チする場合とが一致しないようなアドレスに配置した構
成としたものである。

【００３４】命令メモリ３に格納される実行プログラム
の命令の配置を上記構成とすることにより、第１の実施
の形態では発生する、アドレス境界による読み出しと分
岐命令実行による読み出しとの競合を回避することがで
きる。従って、ハードウェアコストの上昇を招くことな
く、高速な分岐処理を実現することができる。

【００３５】というのは、図５（ａ）に示すように分岐
命令（図中branchで示すアドレス「８０００８００８」
の命令）が一度に読み出される複数個の命令のアドレス
境界の最後から２番目に分岐命令がある場合には、分岐
命令がＥステージ（実行ステージ）に来たときに、Ｆス
テージ（フェッチステージ）のプログラムカウンタが示
すアドレスがアドレス境界の先頭番地に来るため、第１
の実施の形態に係る分岐処理装置では、上述したように
アドレス境界による読み出しと分岐命令実行による読み
出しとの競合が生じる。しかし、図５（ｂ）〜（ｃ）に
示すように、分岐命令をアドレス境界の後ろから２番目
以外に配置することにより上記競合が生じることはない
のである。

【００３６】第３の実施の形態 上述した第２の実施の形態に係る高速分岐処理装置にお
いては、分岐命令をアドレス境界の後ろから２番目以外
に配置することによりアドレス境界による読み出しと分
岐命令実行による読み出しとの競合を回避するようにし
ている。図６は、上記図５（ａ）に示すアドレス配置を
分岐命令がアドレス境界の後ろから２番目以外に配置さ
れるようにｎｏｐ（No OPeration；無操作）命令を挿入
することにより上記２つの読み出しが競合しないように
したアドレス配置を示す図である。このようにすること
により、上記競合を回避することができるが、その一方
でプログラムのコードサイズの増大を招く恐れがある。

【００３７】そこで、本実施の形態では、ハードウェア
により上記２つの読み出しの競合の検出及びその競合に
対しての処理を行う構成とすることにより、上記第２の
実施の形態において起こり得るプログラムのコードサイ
ズの増大を招くことなく、上記競合を回避することを可
能とする。

【００３８】図７は、本実施の形態に係る高速分岐処理
装置における実行命令のアドレス配置の一例を示す図で
あり、図７（ａ）は分岐が成立したと判定された場合を
示す図、図７（ｂ）は分岐が成立しないと判定された場
合を示す図である。図７（ａ）及び（ｂ）において、ま
ず、分岐命令（inst2 ）のＤステージ（デコードステー
ジ）で、分岐先命令（insta ）の読み出しとアドレス境
界の先頭命令（inst4）の読み出しとの競合を検出す
る。ここで、この検出は、命令のアドレスと対応する命
令コードが分岐命令であるか否かをチェックすることに
より容易に行うことができる。競合が検出されると、次
のステージで分岐が成立しないと判定された場合に実行
されるアドレス境界の先頭命令（inst4 ）の読み出しを
保留し、分岐先命令（insta ）を読み出す。そして、分
岐が成立したと判定された場合には、図７（ａ）に示す
ように、そのまま処理が進む。一方、分岐が成立しない
と判定された場合には、図７（ｂ）に示すように、さら
に、その次のステージで先に読み出された分岐先命令
（insta ）を無効化（invalidate）すると共に、保留さ
れていたアドレス境界の先頭命令（inst4 ）の読み出し
が実行され、その後処理が進む。

【００３９】図８は、上述した処理を行う高速分岐処理
装置の一部を示すブロック図であり、この高速分岐処理
装置は、図１に示す高速分岐処理装置を構成するプログ
ラムカウンタ１とセレクタ１９との間にさらにセレクタ
３１と加算器３３を加えた構成となっている。なお、そ
の他の部分は図１の高速分岐処理装置と全く同一であ
る。図８において、分岐命令（inst2 ）のＥステージ
（実行ステージ）で、プログラムカウンタ１に格納され
たアドレスと分岐先アドレスレジスタ１１の格納された
分岐先アドレスがセレクタ１９に入力される。ここで、
上述したように、前のＤステージ（デコードステージ）
で、分岐先命令（insta ）の読み出しとアドレス境界の
先頭命令（inst4 ）の読み出しとの競合が検出された場
合には、制御信号ｌにより優先的に分岐先アドレスが選
択され、命令メモリ（図示省略）にはその読み出しアド
レスとして分岐先アドレスが入力される。また、分岐先
アドレスは加算器３３にも入力され、該加算器３３によ
り（ここでは４が）加算される。この加算結果とプログ
ラムカウンタ１に格納されたアドレスとがセレクタ３１
に入力され、制御信号ｋによりそのうち一方が選択され
る。このＥステージ（実行ステージ）においては同時に
条件分岐判定が行われるが、分岐が成立したと判定され
た場合（図７（ａ）の場合）には、制御信号ｋにより上
記加算結果が選択され、プログラムカウンタ１に入力さ
れ、プログラムカウンタの指示するアドレスを上記加算
結果に変更する。一方、分岐が成立しないと判定された
場合（図７（ｂ）の場合）には、プログラムカウンタ１
の格納されているアドレスが選択され、同様にプログラ
ムカウンタ１に入力される。すなわち、プログラムカウ
ンタ１に格納されたアドレスが保持される。さらに、命
令レジスタ（図示省略）に格納されている分岐先命令を
無効化する。

【００４０】第４の実施の形態 上記第３の実施の形態においては、分岐先命令（insta
）の読み出しとアドレス境界の先頭命令（inst4 ）の
読み出しとの競合が生じた場合にいったん保留をするの
はアドレス境界の先頭命令（inst4 ）の方であったが、
本実施の形態においては分岐先命令（insta ）の読み出
しを保留する構成としたものである。

【００４１】図９は、本実施の形態に係る高速分岐処理
装置における実行命令のアドレス配置の一例を示す図で
あり、図９（ａ）は分岐が成立したと判定された場合を
示す図、図９（ｂ）は分岐が成立しないと判定された場
合を示す図である。図９（ａ）及び（ｂ）において、ま
ず、分岐命令（inst2 ）のＤステージ（デコードステー
ジ）で、分岐先命令（insta ）の読み出しとアドレス境
界の先頭命令（inst4）の読み出しとの競合を検出す
る。ここで、この検出は、命令のアドレスと対応する命
令コードが分岐命令であるか否かをチェックすることに
より容易に行うことができる。競合が検出されると、次
のステージで分岐先命令（insta ）の読み出しを保留
し、分岐が成立しないと判定された場合に実行されるア
ドレス境界の先頭命令（inst4 ）を読み出す。そして、
分岐が成立したと判定された場合には、図９（ａ）に示
すように、さらに、その次のステージで先に読み出され
たアドレス境界の先頭命令（inst4 ）を無効化（invali
date）されると共に、保留されていた分岐先命令（inst
a ）の読み出しが実行され、その後処理が進む。一方、
分岐が成立しないと判定された場合には、図９（ｂ）に
示すように、そのまま処理が進む。

【００４２】図１０は、上述した処理を行う高速分岐処
理装置の一部を示すブロック図であり、この高速分岐処
理装置は、図１に示す高速分岐処理装置を構成するプロ
グラムカウンタ１とセレクタ１９との間にさらにセレク
タ３５と加算器３７を加えた構成となっている。なお、
その他の部分は図１の高速分岐処理装置と全く同一であ
る。図９において、分岐命令（inst2 ）のＥステージ
（実行ステージ）で、プログラムカウンタ１に格納され
たアドレスと分岐先アドレスレジスタ１１の格納された
分岐先アドレスがセレクタ１９に入力される。ここで、
上述したように、前のＤステージ（デコードステージ）
で、分岐先命令（insta ）の読み出しとアドレス境界の
先頭命令（inst4 ）の読み出しとの競合が検出された場
合には、制御信号ｎにより優先的にプログラムカウンタ
１に格納されたアドレスが選択され、命令メモリ（図示
省略）にはその読み出しアドレスとしてプログラムカウ
ンタ１に格納されたアドレスが入力される。また、プロ
グラムカウンタ１に格納されたアドレスは加算器３７に
も入力され、該加算器３７により（ここでは４）が加算
される。この加算結果と分岐先アドレスとがセレクタ３
５に入力され、制御信号ｍによりそのうち一方が選択さ
れる。このＥステージ（実行ステージ）においては同時
に条件分岐判定が行われるが、分岐が成立したと判定さ
れた場合（図９（ａ）の場合）には、制御信号ｍにより
分岐先アドレスが選択され、プログラムカウンタ１に入
力され、プログラムカウンタの指示するアドレスを上記
分岐先アドレスに変更する。さらに、命令レジスタ（図
示省略）に格納されているアドレス境界の先頭命令（in
st4 ）を無効化する。一方、分岐が成立しないと判定さ
れた場合（図９（ｂ）の場合）には、上記加算結果が選
択され、同様にプログラムカウンタ１に入力される。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
マイクロプロセッサの動作周波数を律速するクリティカ
ルパスである条件分岐命令の分岐成立時の分岐先アドレ
スのフェッチ処理を高速に行うことができる。また、複
数個の命令を一度に読み出すことにより、命令メモリへ
のアクセスの回数を減少させることができ、それによ
り、消費電力の低減化を図ることができる。さらに、読
み出した複数の命令を一時的に記憶する命令バッファを
２つ設けることにより、命令メモリも２ポート読み出し
ではなく、１ポート読み出しで対処することができるの
で、コストの増大を招くこともない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る高速分岐処理
装置のブロック図である。

【図２】図１に示す命令メモリの読み出し動作を示す概
念図である。

【図３】図１に示す命令メモリの読み出し動作を説明す
るための図である。

【図４】分岐先命令のフェッチの動作を示すタイミング
チャートであり、（ａ）が図７に示す従来の分岐処理装
置の動作を示すものであり、（ｂ）が図１に示す第１の
実施の形態に係る高速分岐処理装置の動作を示すもので
ある。

【図５】本発明の第２の実施の形態に係る高速分岐処理
装置を説明するための図である。

【図６】本発明の第３の実施の形態に係る高速分岐処理
装置を説明するための図である。

【図７】本発明の第３の実施の形態に係る高速分岐処理
装置を説明するための他の図である。

【図８】本発明の第３の実施の形態に係る高速分岐処理
装置の一部を示すブロック図である。

【図９】本発明の第４の実施の形態に係る高速分岐処理
装置を説明するための図である。

【図１０】本発明の第４の実施の形態に係る高速分岐処
理装置の一部を示すブロック図である。

【図１１】従来の分岐処理装置のブロック図である。

【符号の説明】 １ プログラムカウンタ ３ 命令メモリ ５ 命令レジスタ ７ 命令デコーダ ９、３３、３７ 加算器 １１ 分岐先アドレスレジスタ １３ レジスタファイル １５ ＡＬＵ（Arithmetic and Logic Unit ；算術論理
演算装置） １７Ａ、１７Ｂ 入力レジスタ １９、２３Ａ、２３Ｂ、２５、３１、３５ セレクタ ２１Ａ、２１Ｂ 命令バッファ ２７ 制御回路 ２９ 分岐命令フラグレジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 命令を記憶する命令メモリと、前記命令
   メモリへのアドレスを保持するプログラムカウンタと、
   前記命令メモリから読み出されてデコードされる命令を
   格納する命令レジスタとを備えた高速分岐処理装置にお
   いて、 前記命令メモリからアドレスが連続する所定の数の命令
   を一度に読み出す読み出し制御手段と、 前記読み出し制御手段により前記命令メモリから読み出
   された複数個の命令を一時的に記憶する２つの命令バッ
   ファと、 前記２つの命令バッファのうちいずれか一方を選択し、
   さらに選択された命令バッファに記憶された複数個の命
   令のうちいずれか１個の命令を選択し、該命令を前記命
   令レジスタに出力する命令バッファ選択手段とを有し、 前記プログラムカウンタにより前記複数個の命令の先頭
   アドレスが指定されると、その複数個の命令（以下、第
   １の複数個の命令という）を前記読み出し制御手段が前
   記命令メモリから読み出し、前記第１の複数個の命令を
   前記２つの命令バッファのうち最後のアクセス時点の古
   い方に記憶し、前記命令バッファ選択手段が前記第１の
   複数個の命令をアドレス順に前記命令バッファに出力す
   ると共に、 デコードされた命令が条件分岐命令である場合には条件
   分岐判定が終了する前にその分岐先アドレスを含む連続
   するアドレスの複数個の命令（以下、第２の複数個の命
   令という）を前記読み出し制御手段が前記命令メモリか
   ら読み出し、前記第２の複数個の命令を前記２つの命令
   バッファのうち最後のアクセス時点の古い方に記憶し、
   前記命令バッファ選択手段が前記第２の複数個の命令を
   アドレス順に前記命令バッファに出力することを特徴と
   する高速分岐処理装置。
2. 【請求項２】 前記読み出し制御手段は、 前記プログラムカウンタにより前記第１の複数個の命令
   の先頭アドレスが指定されるとその先頭アドレスを読み
   出しアドレスとして前記命令メモリに出力すると共に、 デコードされた命令が条件分岐命令である場合には条件
   分岐判定が終了する前に前記第２の複数個の命令の先頭
   アドレスを読み出しアドレスとして前記命令メモリに出
   力する第１のセレクタとを有することを特徴とする請求
   項１記載の高速分岐処理装置。
3. 【請求項３】 前記命令バッファ選択手段は、 前記２つの命令バッファそれぞれに対応して設けられ、
   それぞれの命令バッファに記憶された前記第１の複数個
   の命令又は前記第２の複数個の命令の全部を入力し、ア
   ドレス順に各命令を出力する第２のセレクタ及び第３の
   セレクタと、 前記第２、第３のセレクタから出力された命令のうち最
   後のアクセス時点の新しい命令バッファに記憶されてい
   た方の命令を選択し、前記命令レジスタに出力すると共
   に、デコードされた命令が条件分岐命令であり、かつ、
   その条件分岐判定の結果が分岐非成立の場合にのみ最後
   のアクセス時点の古い命令バッファに記憶されていた方
   の命令を選択する第４のセレクタとを有することを特徴
   とする請求項１記載の高速分岐処理装置。
4. 【請求項４】 前記命令メモリに格納された命令のアド
   レス配置は、前記第１の複数個の命令の読み出しと前記
   第２の複数個の命令の読み出しとが一致しないものとな
   っていることを特徴とする請求項１記載の高速分岐処理
   装置。
5. 【請求項５】 前記高速分岐処理装置は、さらに、前記
   第１の複数個の命令の読み出しと前記第２の複数個の命
   令の読み出しとの競合を検出する競合検出手段と、 前記競合検出手段により読み出しの競合が検出された場
   合には、条件分岐判定の終了前に、前記第１の複数個の
   命令の読み出しを保留し、前記第２の複数個の命令の読
   み出しを優先的に行うと共に、条件分岐判定の結果、分
   岐非成立の場合には読み出された前記第２の複数個の命
   令を無効とし、保留していた前記第１の複数個の命令の
   読み出しを行う第１の読み出し手段とを有することを特
   徴とする請求項１〜３記載の高速分岐処理装置。
6. 【請求項６】 前記高速分岐処理装置は、さらに、前記
   第１の複数個の命令の読み出しと前記第２の複数個の命
   令の読み出しとの競合を検出する競合検出手段と、 前記競合検出手段により読み出しの競合が検出された場
   合には、条件分岐判定の終了前に、前記第２の複数個の
   命令の読み出しを保留し、前記第１の複数個の命令の読
   み出しを優先的に行うと共に、条件分岐判定の結果、分
   岐成立の場合には読み出された前記第１の複数個の命令
   を無効とし、保留していた前記第２の複数個の命令の読
   み出しを行う第２の読み出し手段とを有することを特徴
   とする請求項１〜３記載の高速分岐処理装置。
7. 【請求項７】 複数個の命令を命令メモリから読み出
   し、さらに、デコードされた命令が条件分岐命令である
   場合には条件分岐判定が終了する前に、その分岐先アド
   レスを含む前記複数個の命令を命令メモリから読み出す
   第１のステップと、 前記第１のステップで読み出された前記複数個の命令を
   ２つの命令バッファのうち最後のアクセス時点の古い方
   に記憶する第２のステップと、 前記第２のステップで２つの命令バッファに記憶された
   ２つの前記複数個の命令をアドレス順に出力する第３の
   ステップと、 前記第３のステップで出力された命令のうち最後のアク
   セス時点の新しい命令バッファに記憶されていた方の命
   令を選択して命令レジスタに出力し、さらに、デコード
   された命令が条件分岐命令であり、かつ、その条件分岐
   判定の結果が分岐非成立の場合には最後のアクセス時点
   の古い命令バッファに記憶されていた方の命令を選択し
   て命令レジスタに出力する第４のステップとを少なくと
   も有することを特徴とする分岐処理方法。