JPH10200007A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体ウエハ上に
形成されたチップと基板とを接続して構成される半導体
装置に関し、チップをパッケージ部材で覆ったものや、
チップが実装されたプリント配線板などを対象とする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device comprising a chip formed on a semiconductor wafer and a substrate connected to the semiconductor device.
The target is printed circuit boards on which chips are mounted.
【０００２】[0002]
【従来の技術】プリント配線板などに実装される通常の
ＬＳＩは、半導体ウエハから切り出したベアチップをパ
ッケージ部材で覆った構造をしており、ベアチップのパ
ッドとパッケージ部材のパッドとはボンディングワイヤ
により接続されている。2. Description of the Related Art An ordinary LSI mounted on a printed wiring board or the like has a structure in which a bare chip cut out from a semiconductor wafer is covered with a package member, and pads of the bare chip and pads of the package member are connected by bonding wires. Have been.
【０００３】これら最近のＬＳＩは、携帯機器の普及に
伴って、高集積化される傾向にある。ＬＳＩの集積密度
を上げると、プリント配線板上に実装される部品数を削
減できるため、製品の信頼性および保守性が向上し、設
計開発に要する時間も削減できる。[0003] These recent LSIs tend to be highly integrated with the spread of portable devices. When the integration density of the LSI is increased, the number of components mounted on the printed wiring board can be reduced, so that the reliability and maintainability of the product can be improved and the time required for design and development can be reduced.
【０００４】[0004]
【発明が解決しようとする課題】ところが、ＬＳＩの集
積密度を上げるに従って、ＬＳＩを構成するベアチップ
のパッド数が増え、場合によっては、何百ものパッドが
必要になることがある。従来のベアチップは、チップの
外周近傍に１列あるいは複数列にパッドを形成してお
り、パッドの数を増やすのにも限界がある。また、パッ
ドの数が増えると、ボンディングワイヤの数が増えるだ
けでなく、チップ上の配線も複雑になり、ノイズによる
影響を受けやすくなる。特に、最近のＬＳＩは高いクロ
ック周波数で動作することが多く、隣接信号間で信号の
漏れ（クロストーク）が発生しやすい。However, as the integration density of the LSI increases, the number of bare chip pads constituting the LSI increases, and in some cases, hundreds of pads may be required. In a conventional bare chip, pads are formed in one or more rows near the periphery of the chip, and there is a limit to increasing the number of pads. In addition, when the number of pads increases, not only the number of bonding wires increases, but also wiring on a chip becomes complicated, and the chip is easily affected by noise. In particular, recent LSIs often operate at a high clock frequency, and signal leakage (crosstalk) is likely to occur between adjacent signals.
【０００５】一方、ＬＳＩのパッケージ部材には、ベア
チップの各パッドに対応して外部接続端子（例えばリー
ドなど）が設けられているが、これら外部接続端子はパ
ッドよりも面積が大きいため、パッドの数が多くなる
と、それに応じてパッケージ部材の面積を大きくせざる
を得ない。また、パッド数が増えるに従ってパッケージ
部材内部の配線が複雑になり、ノイズや断線等の障害が
起きやすくなる。On the other hand, external connection terminals (for example, leads) are provided on the package member of the LSI corresponding to each pad of the bare chip. However, since these external connection terminals are larger in area than the pads, the external connection terminals are large. As the number increases, the area of the package member must be increased accordingly. Further, as the number of pads increases, the wiring inside the package member becomes complicated, and failures such as noise and disconnection tend to occur.
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、チップや基板の面積を大き
くすることなく、かつノイズの発生を防止しつつ、チッ
プと基板との間で入出力される信号数を増やすことがで
きる半導体装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to reduce the size of a chip or a substrate without increasing the area of the chip or the substrate and preventing generation of noise. It is an object of the present invention to provide a semiconductor device capable of increasing the number of signals input and output between the semiconductor devices.
【０００７】[0007]
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、チップ上の半導体素子の入
出力端子に対応づけて、チップ内に第１のインダクタ導
体を形成する。また、第１のインダクタ導体に対応づけ
て、基板内に第２のインダクタ導体を形成する。チップ
を基板に実装すると第１および第２のインダクタ導体が
磁気結合し、この磁気結合を利用して、チップ側から基
板側に、あるいは基板側からチップ側に、各種信号を伝
送することができる。したがって、チップと基板とをボ
ンディングワイヤ等により物理的に接続する必要がなく
なる。According to a first aspect of the present invention, a first inductor conductor is formed in a chip in correspondence with input / output terminals of a semiconductor element on the chip. . Further, a second inductor conductor is formed in the substrate so as to correspond to the first inductor conductor. When the chip is mounted on the substrate, the first and second inductor conductors are magnetically coupled, and various signals can be transmitted from the chip side to the substrate side or from the substrate side to the chip side by using the magnetic coupling. . Therefore, there is no need to physically connect the chip and the substrate with a bonding wire or the like.
【０００８】請求項２の発明は、チップとパッケージ部
材内に渦巻き状のインダクタ導体を形成するため、小さ
い面積でインダクタンスの大きいインダクタ導体を形成
することができる。また、渦巻きのターン数を変えるだ
けで、最適なインダクタンスを設定できる。According to the second aspect of the present invention, since the spiral inductor conductor is formed in the chip and the package member, an inductor conductor having a small area and a large inductance can be formed. Further, the optimum inductance can be set only by changing the number of turns of the spiral.
【０００９】請求項３の発明は、電磁誘導による信号伝
送に適さない信号については、ボンディングワイヤ等に
より物理的に接続するため、従来と同様の電気的特性を
持った半導体装置が得られる。According to the third aspect of the present invention, since a signal which is not suitable for signal transmission by electromagnetic induction is physically connected by a bonding wire or the like, a semiconductor device having the same electrical characteristics as the conventional one can be obtained.
【００１０】請求項４の発明は、チップをベアの状態で
プリント配線板に実装する場合に、チップとプリント配
線板の双方にインダクタ導体を形成して、電磁誘導によ
って信号伝送を行う。これにより、プリント配線板とチ
ップとを物理的に接続する必要がなくなる。According to a fourth aspect of the present invention, when a chip is mounted on a printed wiring board in a bare state, an inductor conductor is formed on both the chip and the printed wiring board, and a signal is transmitted by electromagnetic induction. This eliminates the need to physically connect the printed wiring board and the chip.
【００１１】[0011]
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device to which the present invention is applied will be specifically described with reference to the drawings.
【００１２】本実施形態の半導体装置は、半導体ウエハ
から切り出されたチップ１と、チップ１を保護するパッ
ケージ部材２とで構成され、チップ１とパッケージ部材
２間の信号伝送を電磁誘導を利用して行うことを特徴と
する。チップ１としては、各種のプロセッサやメモリ等
の集積回路を考えることができる。The semiconductor device of the present embodiment comprises a chip 1 cut out from a semiconductor wafer and a package member 2 for protecting the chip 1, and a signal transmission between the chip 1 and the package member 2 utilizes electromagnetic induction. It is characterized by performing. As the chip 1, integrated circuits such as various processors and memories can be considered.
【００１３】図１（ａ）はチップ１の部分的な断面構造
を示す図、図１（ｂ）はチップ１を載せるパッケージ部
材２の部分的な断面構造を示す図である。チップ１上に
は、トランジスタやダイオードなどの半導体素子が複数
形成されており、図１（ａ）はそのうちの一部であるＭ
ＯＳトランジスタの構造を示している。FIG. 1A is a diagram showing a partial cross-sectional structure of a chip 1, and FIG. 1B is a diagram showing a partial cross-sectional structure of a package member 2 on which the chip 1 is mounted. A plurality of semiconductor elements such as transistors and diodes are formed on the chip 1, and FIG.
3 shows a structure of an OS transistor.
【００１４】図１（ａ）に示すように、ソース領域層３
とドレイン領域層４の上面側には絶縁層５が形成され、
下面側には後述するインダクタ導体層６がそれぞれ形成
されている。これらインダクタ導体層６はそれぞれソー
ス電極、ドレイン電極として作用する。また、ゲート電
極７は、その上面に形成された金属層８を介してゲート
領域層９と接続され、ゲート領域層９の下面側にはイン
ダクタ導体層６が形成されている。また、ソース領域層
３、ドレイン領域層４およびゲート領域層９の間には、
素子分離用の絶縁分離層１０が形成され、ゲート電極７
の直下には絶縁層１１を挟んでｐ−Ｓｉ層１２が形成さ
れている。このｐ−Ｓｉ層１２の表面付近にチャネルが
形成される。As shown in FIG. 1A, the source region layer 3
And an insulating layer 5 is formed on the upper surface side of the drain region layer 4,
On the lower surface side, an inductor conductor layer 6 described later is formed. These inductor conductor layers 6 function as a source electrode and a drain electrode, respectively. The gate electrode 7 is connected to the gate region layer 9 via a metal layer 8 formed on the upper surface, and the inductor conductor layer 6 is formed on the lower surface side of the gate region layer 9. Further, between the source region layer 3, the drain region layer 4, and the gate region layer 9,
An insulating isolation layer 10 for element isolation is formed, and a gate electrode 7 is formed.
A p-Si layer 12 is formed directly below the insulating layer 11 with an insulating layer 11 interposed therebetween. A channel is formed near the surface of the p-Si layer 12.
【００１５】一方、パッケージ部材２の上面には、チッ
プ１のインダクタ導体層６と略同間隔で略同サイズのイ
ンダクタ導体層１３が形成されている。これらインダク
タ導体層１３は、それぞれｐ+ −Ｓｉ層１４、ｐ−Ｓｉ
層１５およびｎ+ −Ｓｉ層１６を介して、パッケージ部
材２の下面に形成された外部接続端子１７に接続されて
いる。これら外部接続端子１７は、プリント配線板等の
パッドとバンプ等を介して接続される。また、パッケー
ジ部材２内には、各信号を分離するための絶縁分離層１
８が形成されている。On the other hand, on the upper surface of the package member 2, an inductor conductor layer 13 having substantially the same size as the inductor conductor layer 6 of the chip 1 is formed at substantially the same interval. These inductor conductor layers 13 are composed of p + -Si layer 14 and p-Si layer 14, respectively.
It is connected to an external connection terminal 17 formed on the lower surface of the package member 2 via the layer 15 and the n + -Si layer 16. These external connection terminals 17 are connected to pads of a printed wiring board or the like via bumps or the like. An insulating separation layer 1 for separating each signal is provided in the package member 2.
8 are formed.
【００１６】チップ１とパッケージ部材２は、それぞれ
のインダクタ導体層６、１３を向き合わせて密接配置さ
れる。図２は、インダクタ導体層６、１３の断面構造を
拡大表示した図である。同図に示すように、インダクタ
導体層６、１３は、インダクタ導体２１と、その周囲を
覆う絶縁性の磁性体膜２２と、インダクタ導体２１の各
周回部分の間に形成された絶縁膜２３とで構成される。The chip 1 and the package member 2 are closely arranged with the respective inductor conductor layers 6 and 13 facing each other. FIG. 2 is an enlarged view of a sectional structure of the inductor conductor layers 6 and 13. As shown in the figure, the inductor conductor layers 6 and 13 are composed of an inductor conductor 21, an insulating magnetic film 22 surrounding the inductor conductor 21, and an insulating film 23 formed between the orbital portions of the inductor conductor 21. It consists of.
【００１７】図３は、インダクタ導体２１の平面構造を
示す図である。同図に示すように、インダクタ導体２１
は、所定ターン数（例えば２．５ターン）の渦巻き形状
に形成されており、その両端には電極２４、２５が接続
されている。FIG. 3 is a diagram showing a planar structure of the inductor conductor 21. As shown in FIG. As shown in FIG.
Is formed in a spiral shape having a predetermined number of turns (for example, 2.5 turns), and electrodes 24 and 25 are connected to both ends thereof.
【００１８】インダクタ導体２１の表面を覆う磁性体膜
２２としては、ガンマ・フェライトやバリウム・フェラ
イトなどの各種磁性体膜が用いられる。これら磁性体膜
の材質や形成方法については各種のものが考えられ、例
えばＦｅＯ等を真空蒸着して磁性体膜を形成する方法
や、分子線エピタキシー法（ＭＢＥ法）、化学気相成長
法（ＣＶＤ法）、スパッタ法などがある。一方、絶縁膜
２３は、インダクタ導体２１の各周回部分間に生じる漏
れ磁束を最小限に抑えるべく、非磁性体材料によって形
成される。As the magnetic film 22 covering the surface of the inductor conductor 21, various magnetic films such as gamma ferrite and barium ferrite are used. Various materials and methods for forming these magnetic films can be considered. For example, a method of forming a magnetic film by vacuum deposition of FeO or the like, a molecular beam epitaxy method (MBE method), a chemical vapor deposition method ( CVD method) and sputtering method. On the other hand, the insulating film 23 is formed of a non-magnetic material so as to minimize the leakage magnetic flux generated between the orbiting portions of the inductor conductor 21.
【００１９】チップ１内に形成された磁性体膜２２とパ
ッケージ部材２内に形成された磁性体膜２２は密着配置
されるため、一方のインダクタ導体から発生した磁束
は、他方のインダクタ導体を通過するようになる。した
がって、インダクタ導体６、１３は、図４に示すよう
に、１次側コイル３１と２次側コイル３２が磁気結合さ
れた回路と等価になり、１次側入力電圧Ｖinと２次側出
力電圧Ｖout との間には（１）式の関係が成り立つ。な
お、ｎ1 は１次側コイルのターン数、ｎ2 は２次側コイ
ルのターン数を示す。Since the magnetic film 22 formed in the chip 1 and the magnetic film 22 formed in the package member 2 are disposed in close contact with each other, the magnetic flux generated from one inductor conductor passes through the other inductor conductor. I will be. Accordingly, the inductor conductors 6 and 13 are equivalent to a circuit in which the primary coil 31 and the secondary coil 32 are magnetically coupled, as shown in FIG. 4, and the primary input voltage Vin and the secondary output voltage Vout and Vout satisfy the relationship of equation (1). Here, n1 indicates the number of turns of the primary coil, and n2 indicates the number of turns of the secondary coil.
【００２０】 Ｖout ＝（ｎ1 ／ｎ2 ）×Ｖin ・・・（１） （１）式に示すように、２次側コイル３２の両端電圧
は、１次側コイル３１の両端電圧に応じて変化する。し
たがって、チップ１とパッケージ部材２のいずれか一方
のインダクタ導体を１次側コイルとして利用し、他方の
インダクタ導体を２次側コイルとして利用すれば、１次
側コイルに印加された電圧を電磁誘導によって２次側コ
イルに伝達することができる。Vout = (n1 / n2) × Vin (1) As shown in equation (1), the voltage across the secondary coil 32 changes according to the voltage across the primary coil 31. . Therefore, if one of the inductor conductors of the chip 1 and the package member 2 is used as a primary coil and the other inductor conductor is used as a secondary coil, the voltage applied to the primary coil is reduced by electromagnetic induction. Can be transmitted to the secondary coil.
【００２１】このように、本実施形態の半導体装置は、
チップ１とパッケージ部材２にそれぞれインダクタ導体
層６、１３を形成し、これらインダクタ導体層６、１３
を磁性体膜２２を挟んで対向配置したため、一方のイン
ダクタ導体から発生した磁束を他方のインダクタ導体に
導くことができ、チップ１側からパッケージ部材２側
に、あるいはパッケージ部材２側からチップ１側に、電
磁誘導によって信号を伝送することができる。As described above, the semiconductor device of this embodiment is
Inductor conductor layers 6 and 13 are formed on chip 1 and package member 2, respectively.
Are arranged to face each other with the magnetic film 22 interposed therebetween, so that the magnetic flux generated from one inductor conductor can be guided to the other inductor conductor, and the chip 1 side to the package member 2 side, or the package member 2 side to the chip 1 side In addition, signals can be transmitted by electromagnetic induction.
【００２２】したがって、従来のように、チップ１とパ
ッケージ部材２間をボンディングワイヤなどを介して物
理的に接続する必要がなく、配線領域を形成する必要も
なくなる。このため、信号端子数の多いＬＳＩベアチッ
プであっても、小サイズのパッケージ部材２に無理なく
収納できる。また、インダクタ導体層６、１３間を磁性
体膜２２で覆っているため、外部に漏れる磁束を低減す
ることができ、信号の漏れ（クロストーク）によるノイ
ズの発生を防止することができる。Therefore, unlike the related art, there is no need to physically connect the chip 1 and the package member 2 via a bonding wire or the like, and it is not necessary to form a wiring region. Therefore, even an LSI bare chip having a large number of signal terminals can be easily accommodated in the small-sized package member 2. Further, since the magnetic film 22 covers the space between the inductor conductor layers 6 and 13, the magnetic flux leaking to the outside can be reduced, and the occurrence of noise due to signal leakage (crosstalk) can be prevented.
【００２３】図５は本実施形態のチップ１の外観を示す
斜視図である。チップ１には、インダクタ導体層６、１
３を介して電磁誘導によってパッケージ部材２と信号伝
送を行う領域１０１と、ボンディングワイヤやバンプを
介してパッケージ部材２と物理的に接続される領域１０
２とが形成されている。この領域１０２内に形成される
端子としては、例えば、電流が多く流れる電源端子や接
地端子、あるいは高い周波数のクロック信号が入力され
るクロック端子などが考えられる。なお、チップ１上の
インダクタ導体６、１３の配置は、図５に示すものに限
定されない。FIG. 5 is a perspective view showing the appearance of the chip 1 of this embodiment. The chip 1 includes inductor conductor layers 6 and 1
3, a region 101 for transmitting signals to and from the package member 2 by electromagnetic induction, and a region 10 for being physically connected to the package member 2 via bonding wires or bumps.
2 are formed. As a terminal formed in the region 102, for example, a power supply terminal or a ground terminal through which a large amount of current flows, or a clock terminal to which a high-frequency clock signal is input can be considered. The arrangement of the inductor conductors 6 and 13 on the chip 1 is not limited to that shown in FIG.
【００２４】図１（ａ）では、チップ１の下面、すなわ
ち半導体素子４の形成面の反対側の面にインダクタ導体
層６を形成する例を説明したが、半導体素子４の形成面
側にインダクタ導体層６を形成し、素子形成面をパッケ
ージ部材２と対向配置させてもよい。FIG. 1A shows an example in which the inductor conductor layer 6 is formed on the lower surface of the chip 1, that is, on the surface opposite to the surface on which the semiconductor element 4 is formed. The conductor layer 6 may be formed, and the element formation surface may be arranged to face the package member 2.
【００２５】また、図１では、チップ１とパッケージ部
材２間の信号電送を電磁誘導で行う例を説明したが、パ
ッケージ部材２とプリント配線板間の信号伝送を電磁誘
導で行ってもよい。あるいは、チップ１をベアの状態で
プリント配線板等に実装する場合には、プリント配線板
等にインダクタ導体を設けて、チップ１とプリント配線
板等との信号伝送を電磁誘導で行ってもよい。In FIG. 1, an example has been described in which signal transmission between the chip 1 and the package member 2 is performed by electromagnetic induction. However, signal transmission between the package member 2 and the printed wiring board may be performed by electromagnetic induction. Alternatively, when the chip 1 is mounted in a bare state on a printed wiring board or the like, an inductor conductor may be provided on the printed wiring board or the like, and signal transmission between the chip 1 and the printed wiring board or the like may be performed by electromagnetic induction. .
【００２６】[0026]
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップと基板にそれぞれ第１および第２のインダ
クタ導体を形成して、第１および第２のインダクタ導体
を磁気結合させるため、チップと基板間で電磁誘導によ
って信号を伝送することができる。したがって、チップ
と基板間をボンディングワイヤなどを用いて物理的に接
続する必要がなく、配線領域も形成する必要がなくな
る。このため、チップを実装する基板の外形寸法を小さ
くすることができる。As described above in detail, according to the present invention, the first and second inductor conductors are formed on the chip and the substrate, respectively, to magnetically couple the first and second inductor conductors. A signal can be transmitted between the chip and the substrate by electromagnetic induction. Therefore, there is no need to physically connect the chip and the substrate using a bonding wire or the like, and it is not necessary to form a wiring region. Therefore, the outer dimensions of the substrate on which the chip is mounted can be reduced.
【図１】（ａ）はチップの断面構造を示す図、（ｂ）は
パッケージ部材の断面構造を示す図である。FIG. 1A is a diagram illustrating a cross-sectional structure of a chip, and FIG. 1B is a diagram illustrating a cross-sectional structure of a package member.
【図２】インダクタ導体層の断面構造を拡大表示した図
である。FIG. 2 is an enlarged view of a sectional structure of an inductor conductor layer.
【図３】インダクタ導体の平面構造を示す図である。FIG. 3 is a diagram showing a planar structure of an inductor conductor.
【図４】チップとパッケージ部材間の電磁誘導による信
号伝送を説明する図である。FIG. 4 is a diagram illustrating signal transmission by electromagnetic induction between a chip and a package member.
【図５】本実施形態のチップの外観を示す斜視図であ
る。FIG. 5 is a perspective view showing the appearance of the chip of the embodiment.
１ チップ ２ パッケージ部材 ３ ソース領域層 ４ ドレイン領域層 ６、１３ インダクタ導体層 ７ ゲート電極 ９ ゲート領域層 １７ 外部接続端子 ２１ インダクタ導体 ２２ 磁性体膜 REFERENCE SIGNS LIST 1 chip 2 package member 3 source region layer 4 drain region layer 6, 13 inductor conductor layer 7 gate electrode 9 gate region layer 17 external connection terminal 21 inductor conductor 22 magnetic film
Claims (4)
実装された基板を有する半導体装置において、 前記チップは、前記チップ上に形成された半導体素子の
入出力端子の少なくとも一部に対応して形成された第１
のインダクタ導体を備え、 前記基板は、前記第１のインダクタ導体のそれぞれに対
応して形成された第２のインダクタ導体と、これら第２
のインダクタ導体のそれぞれに対応して形成された外部
接続端子とを備え、 前記第１および第２のインダクタ導体を磁気結合させ
て、前記チップと前記基板との間で電磁誘導によって信
号伝送を行うことを特徴とする半導体装置。1. A semiconductor device having a substrate on which a chip cut from a semiconductor wafer is mounted, wherein the chip is formed corresponding to at least a part of input / output terminals of a semiconductor element formed on the chip. First
The substrate comprises: a second inductor conductor formed corresponding to each of the first inductor conductor;
And an external connection terminal formed corresponding to each of the inductor conductors, and magnetically couples the first and second inductor conductors to perform signal transmission between the chip and the substrate by electromagnetic induction. A semiconductor device characterized by the above-mentioned.
成されており、前記第１および第２のインダクタ導体の
周囲を磁性体膜で覆ったことを特徴とする半導体装置。2. The device according to claim 1, wherein the first and second inductor conductors are formed in a spiral shape, and the periphery of the first and second inductor conductors is covered with a magnetic film. Semiconductor device.
も電源供給端子および接地端子を含む一部の端子につい
ては、電磁誘導による信号伝送を行わずに、前記基板上
に対応して形成された前記外部接続端子と導電性材料を
介して接続することを特徴とする半導体装置。3. The input / output terminal formed on the chip according to claim 1, wherein at least some of the input / output terminals including a power supply terminal and a ground terminal do not perform signal transmission by electromagnetic induction. A semiconductor device connected to the external connection terminal formed on the substrate via a conductive material.
リント配線板上にベアの状態で実装されることを特徴と
する半導体装置。4. The semiconductor device according to claim 1, wherein the substrate is a printed wiring board, and the chip is mounted on the printed wiring board in a bare state.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01005897A JP3904273B2 (en) | 1997-01-04 | 1997-01-04 | Semiconductor device |
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Publications (2)
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| JPH10200007A true JPH10200007A (en) | 1998-07-31 |
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