JPH10199971A - 半導体装置の接続孔形成方法 - Google Patents
半導体装置の接続孔形成方法Info
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- JPH10199971A JPH10199971A JP39097A JP39097A JPH10199971A JP H10199971 A JPH10199971 A JP H10199971A JP 39097 A JP39097 A JP 39097A JP 39097 A JP39097 A JP 39097A JP H10199971 A JPH10199971 A JP H10199971A
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- forming
- wiring
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Abstract
(57)【要約】
【課題】 メタル配線に接続孔を形成する際、合わせず
れが生じても工程の増加を抑えて良好なメタル配線を形
成する。 【解決手段】 絶縁膜１上に前記配線パタ−ン２を形成
した後、全面に第１層間絶縁膜３を形成する工程と、前
記第１層間絶縁膜３上にエッチング停止層４を形成する
工程と、前記配線パタ−ン２から外れた部分のエッチン
グ停止層を残し、配線パタ−ン上方に突出する凸部のエ
ッチング停止層を除去して表面を平坦化する工程と、全
面に第２層間絶縁膜５を形成する工程と、レジストパタ
−ン６をマスクとして前記第２層間絶縁膜５を開口して
前記配線パタ−ン２に達する接続孔７を形成する工程を
有する。
れが生じても工程の増加を抑えて良好なメタル配線を形
成する。 【解決手段】 絶縁膜１上に前記配線パタ−ン２を形成
した後、全面に第１層間絶縁膜３を形成する工程と、前
記第１層間絶縁膜３上にエッチング停止層４を形成する
工程と、前記配線パタ−ン２から外れた部分のエッチン
グ停止層を残し、配線パタ−ン上方に突出する凸部のエ
ッチング停止層を除去して表面を平坦化する工程と、全
面に第２層間絶縁膜５を形成する工程と、レジストパタ
−ン６をマスクとして前記第２層間絶縁膜５を開口して
前記配線パタ−ン２に達する接続孔７を形成する工程を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のメタル
配線に対する接続孔の形成方法に関するものである。
配線に対する接続孔の形成方法に関するものである。
【０００２】
【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように、半導体装置の高性能化に伴って、デザイン・ル
−ルが高度に縮小されてきており、多層配線に要求され
るスペックがより厳しいものになってきている。この多
層配線技術は、ゲ−トアレイを代表とするある特定の応
用に最適設計された専用ＩＣであるＡＳＩＣ(Applicati
on Specific IC)あるいはマイクロコンピュ−タのＣＰ
Ｕの一部であるＭＰＵ（Micro Processor Unit）に使用
されている。これらＡＳＩＣやＭＰＵにおいては、これ
らの半導体装置の多層配線の製造スペックがそのまま半
導体装置（デバイス）の性能を左右する。
ように、半導体装置の高性能化に伴って、デザイン・ル
−ルが高度に縮小されてきており、多層配線に要求され
るスペックがより厳しいものになってきている。この多
層配線技術は、ゲ−トアレイを代表とするある特定の応
用に最適設計された専用ＩＣであるＡＳＩＣ(Applicati
on Specific IC)あるいはマイクロコンピュ−タのＣＰ
Ｕの一部であるＭＰＵ（Micro Processor Unit）に使用
されている。これらＡＳＩＣやＭＰＵにおいては、これ
らの半導体装置の多層配線の製造スペックがそのまま半
導体装置（デバイス）の性能を左右する。
【０００３】特に多層配線におけるメタル配線間の間隔
（メタルピッチ）は、デバイスサイズを左右するチップ
サイズの大小に関わる大きな要因である。このように半
導体装置を高集積化するためにはメタルピッチの縮小化
が必要不可欠である。
（メタルピッチ）は、デバイスサイズを左右するチップ
サイズの大小に関わる大きな要因である。このように半
導体装置を高集積化するためにはメタルピッチの縮小化
が必要不可欠である。
【０００４】このメタルピッチを縮小するためには、上
下のメタル配線同士を電気的に接続するための接続孔と
メタル配線（下層）のリソグラフィ−技術のアラインメ
ント（整合、あるいは位置合わせ）精度のずれとそれぞ
れの寸法ばらつきが無視できなくなっている。前者のア
ラインメント精度のずれは、露光装置性能に起因するも
のであるが、通常のステッパ−で８０ｎｍ、スキャンタ
イプのステッパ−でも５０ｎｍのずれがある。
下のメタル配線同士を電気的に接続するための接続孔と
メタル配線（下層）のリソグラフィ−技術のアラインメ
ント（整合、あるいは位置合わせ）精度のずれとそれぞ
れの寸法ばらつきが無視できなくなっている。前者のア
ラインメント精度のずれは、露光装置性能に起因するも
のであるが、通常のステッパ−で８０ｎｍ、スキャンタ
イプのステッパ−でも５０ｎｍのずれがある。
【０００５】このような接続孔とメタル配線のアライン
メント精度のずれの問題を解決するため、接続孔とメタ
ル配線のカバ−マ−ジンを無くしたボ−ダ−レス配線構
造が知られている。すなわちこのボ−ダ−レス配線構造
は、縦断面で接続孔とメタル配線のずれを許容する配線
構造である。
メント精度のずれの問題を解決するため、接続孔とメタ
ル配線のカバ−マ−ジンを無くしたボ−ダ−レス配線構
造が知られている。すなわちこのボ−ダ−レス配線構造
は、縦断面で接続孔とメタル配線のずれを許容する配線
構造である。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構造をとるボ−ダ−レス配線構造は、メタル配線上
に接続孔を形成するための層間膜の厚さ（層間膜厚）の
ばらつき等で、接続孔形成時に必要なオ−バ−エッチ量
が大きくなると、接続孔とメタル配線のずれ量、すなわ
ちボ−ダ−レス量が大きくなった際に、接続孔は所定の
メタル配線から大きくずれているため、このずれた部分
の下層絶縁膜をエッチングして最悪の場合は所定のメタ
ル配線の下側のメタル配線（下層配線）にまで達してし
まい、その結果、コンタクトが下層配線まで接してしま
うという問題がある。
うな構造をとるボ−ダ−レス配線構造は、メタル配線上
に接続孔を形成するための層間膜の厚さ（層間膜厚）の
ばらつき等で、接続孔形成時に必要なオ−バ−エッチ量
が大きくなると、接続孔とメタル配線のずれ量、すなわ
ちボ−ダ−レス量が大きくなった際に、接続孔は所定の
メタル配線から大きくずれているため、このずれた部分
の下層絶縁膜をエッチングして最悪の場合は所定のメタ
ル配線の下側のメタル配線（下層配線）にまで達してし
まい、その結果、コンタクトが下層配線まで接してしま
うという問題がある。
【０００７】この問題は、メタル配線を形成し、全面に
層間絶縁膜を形成し、その後、凹凸のある層間絶縁膜を
平坦化した後に、メタル配線上にエッチングストッパ−
層を形成することによって防止することができる。しか
し、この方法では通常の多層配線の接続孔形成のプロセ
スに加えて、（１）ストッパ−層の形成工程、（２）ス
トッパ−層エッチング工程の２工程がメタル配線１層形
成当たり増加するすることになる。このように多層配線
におけるメタル配線１層当たり２工程の増加は、例え
ば、５層配線の場合は１０工程増加することになる。
層間絶縁膜を形成し、その後、凹凸のある層間絶縁膜を
平坦化した後に、メタル配線上にエッチングストッパ−
層を形成することによって防止することができる。しか
し、この方法では通常の多層配線の接続孔形成のプロセ
スに加えて、（１）ストッパ−層の形成工程、（２）ス
トッパ−層エッチング工程の２工程がメタル配線１層形
成当たり増加するすることになる。このように多層配線
におけるメタル配線１層当たり２工程の増加は、例え
ば、５層配線の場合は１０工程増加することになる。
【０００８】また、上記問題を防止するために、メタル
配線の下層にエッチングストッパ−層を形成する方法で
も、メタル配線から外れた接続孔のエッチングをストッ
プすることができるが、この接続孔エッチングの際に、
メタル配線の側壁までもエッチングしてしまう問題があ
る。例えば、メタル配線がアルミニウム（Ａｌ）から構
成されている場合は、Ａl のクラウンが発生するという
問題がある。
配線の下層にエッチングストッパ−層を形成する方法で
も、メタル配線から外れた接続孔のエッチングをストッ
プすることができるが、この接続孔エッチングの際に、
メタル配線の側壁までもエッチングしてしまう問題があ
る。例えば、メタル配線がアルミニウム（Ａｌ）から構
成されている場合は、Ａl のクラウンが発生するという
問題がある。
【０００９】そこで本発明は、メタル配線に接続孔を形
成する際、合わせずれが生じても工程の増加を抑えて良
好なメタル配線を形成することが可能な半導体装置の接
続孔形成方法を提供することを目的とする。
成する際、合わせずれが生じても工程の増加を抑えて良
好なメタル配線を形成することが可能な半導体装置の接
続孔形成方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
め、本発明にかかる半導体装置の接続孔形成方法は、絶
縁膜上に形成された配線パタ−ン上に、接続孔を形成す
る半導体装置の接続孔形成方法であって、前記絶縁膜上
に配線パタ−ンを形成した後、この配線パタ−ンを被覆
するように全面に第１層間絶縁膜を形成する工程と、前
記第１層間絶縁膜上全面にエッチングを停止するための
エッチング停止層を形成する工程と、前記配線パタ−ン
から外れた部分のエッチング停止層を残し、配線パタ−
ン上方に突出する凸部のエッチング停止層を除去して表
面を平坦化する工程と、全面に第２層間絶縁膜を形成す
る工程と、レジストパタ−ンをマスクとして前記第２層
間絶縁膜を開口して前記配線パタ−ンに達する接続孔を
形成する工程を有することを特徴とする。
め、本発明にかかる半導体装置の接続孔形成方法は、絶
縁膜上に形成された配線パタ−ン上に、接続孔を形成す
る半導体装置の接続孔形成方法であって、前記絶縁膜上
に配線パタ−ンを形成した後、この配線パタ−ンを被覆
するように全面に第１層間絶縁膜を形成する工程と、前
記第１層間絶縁膜上全面にエッチングを停止するための
エッチング停止層を形成する工程と、前記配線パタ−ン
から外れた部分のエッチング停止層を残し、配線パタ−
ン上方に突出する凸部のエッチング停止層を除去して表
面を平坦化する工程と、全面に第２層間絶縁膜を形成す
る工程と、レジストパタ−ンをマスクとして前記第２層
間絶縁膜を開口して前記配線パタ−ンに達する接続孔を
形成する工程を有することを特徴とする。
【００１１】この構成によれば、配線パタ−ンから外れ
た位置の上方にエッチング停止層が残されているため、
配線上に接続孔を形成する際に位置合わせずれ、ある
いはアラインメント精度ずれが生じても、配線から外れ
た部位でエッチングを停止させることができ、下層絶縁
膜をエッチングすることなく、配線上に確実に接続孔を
形成することができる。
た位置の上方にエッチング停止層が残されているため、
配線上に接続孔を形成する際に位置合わせずれ、ある
いはアラインメント精度ずれが生じても、配線から外れ
た部位でエッチングを停止させることができ、下層絶縁
膜をエッチングすることなく、配線上に確実に接続孔を
形成することができる。
【００１２】
【発明の実施の形態】好ましい実施の形態においては、
前記第１層間絶縁膜の形成を、バイアスＥＣＲ法により
行なうことを特徴とする。
前記第１層間絶縁膜の形成を、バイアスＥＣＲ法により
行なうことを特徴とする。
【００１３】この方法によれば、第１層間絶縁膜の形成
をバイアスＥＣＲ法により行なうため、配線から外れた
部分をほぼ平坦な状態として配線上にのみ凸形状に絶縁
膜を形成することができる。従って、この絶縁膜上にエ
ッチング停止層を形成して層間膜平坦化時に配線上から
外れた部分のエッチング停止層を残し、凸部のエッチン
グ停止層のみを配線形状に対応して正確に除去すること
ができる。
をバイアスＥＣＲ法により行なうため、配線から外れた
部分をほぼ平坦な状態として配線上にのみ凸形状に絶縁
膜を形成することができる。従って、この絶縁膜上にエ
ッチング停止層を形成して層間膜平坦化時に配線上から
外れた部分のエッチング停止層を残し、凸部のエッチン
グ停止層のみを配線形状に対応して正確に除去すること
ができる。
【００１４】別の好ましい実施の形態においては、前記
凸部のエッチング停止層のみの除去を化学機械研磨で行
なうことを特徴とする。
凸部のエッチング停止層のみの除去を化学機械研磨で行
なうことを特徴とする。
【００１５】この方法によれば、上記層間膜平坦化を化
学機械研磨で好適に行なうことができる。
学機械研磨で好適に行なうことができる。
【００１６】さらに別の好ましい形態においては、前記
接続孔の内径の位置が対応する配線パタ−ンの外側にず
れていることを特徴とする。
接続孔の内径の位置が対応する配線パタ−ンの外側にず
れていることを特徴とする。
【００１７】本発明はこのように接続孔の位置が配線パ
タ−ンからずれている場合に特にその作用が有効に発揮
される。
タ−ンからずれている場合に特にその作用が有効に発揮
される。
【００１８】
【実施例】以下、本発明の具体的な実施例について、図
面を参照しながら説明する。本実施例は、ＭＰＵにおけ
る多層配線の形成方法に本発明を適用したものである。
先ず図１に示すように、サンプルとしてＳiＯ2層１上に
配線パタ−ン（Ａl配線）２が形成されたものを用い
た。層間絶縁膜３を、約２００〜３５０℃の低温で絶縁
膜その他を平坦に形成できるバイアス−ＥＣＲ（電子サ
イクロトロン共鳴）プラズマＣＶＤ（以下、単にＥＣＲ
と記す）装置を用いて、サンプル上面にＳiＯ2からなる
層間絶縁膜３を堆積形成した。
面を参照しながら説明する。本実施例は、ＭＰＵにおけ
る多層配線の形成方法に本発明を適用したものである。
先ず図１に示すように、サンプルとしてＳiＯ2層１上に
配線パタ−ン（Ａl配線）２が形成されたものを用い
た。層間絶縁膜３を、約２００〜３５０℃の低温で絶縁
膜その他を平坦に形成できるバイアス−ＥＣＲ（電子サ
イクロトロン共鳴）プラズマＣＶＤ（以下、単にＥＣＲ
と記す）装置を用いて、サンプル上面にＳiＯ2からなる
層間絶縁膜３を堆積形成した。
【００１９】層間絶縁膜３を堆積形成したＥＣＲによる
ＳiＯ2成膜条件は以下の通りとした。
ＳiＯ2成膜条件は以下の通りとした。
【００２０】原料ガス流量ＳiＨ4／Ｏ2／Ａr＝６０／６
６／１００sccm, チャンバ−内圧力＝０．２Ｐa, μ波（２．４５ＧＨｚ）パワ−＝２０００ｗ、 ＲＦパワ−＝２０００Ｗ 成膜温度＝３００℃ このようにＥＣＲ法を用いることにより、Ａｌ配線から
外れた部分はほぼ平坦に保ったまま、Ａｌ配線上にのみ
突出した凸部形状を有する絶縁膜が形成される。
６／１００sccm, チャンバ−内圧力＝０．２Ｐa, μ波（２．４５ＧＨｚ）パワ−＝２０００ｗ、 ＲＦパワ−＝２０００Ｗ 成膜温度＝３００℃ このようにＥＣＲ法を用いることにより、Ａｌ配線から
外れた部分はほぼ平坦に保ったまま、Ａｌ配線上にのみ
突出した凸部形状を有する絶縁膜が形成される。
【００２１】このようにしてＡl配線２を被覆する層間
絶縁膜３を形成した後、図１（ｂ）に示すように、全面
にＳi3Ｎ4エッチングストッパ−層を５０ｎｍの厚さに
プラズマＣＶＤ法を用いて堆積形成した。
絶縁膜３を形成した後、図１（ｂ）に示すように、全面
にＳi3Ｎ4エッチングストッパ−層を５０ｎｍの厚さに
プラズマＣＶＤ法を用いて堆積形成した。
【００２２】その時のプラズマＣＶＤによる成膜条件
は、以下の通りとした。
は、以下の通りとした。
【００２３】原料ガス流量ＳiＨ2Ｃl2／ＮＨ3／Ｎ2＝５
０／２００／２００sccm, チャンバ−内圧力＝７０Ｐa, 基板温度＝７６０℃ 次に、ＣＭＰ（化学機械研磨）法によってＡｌ配線上に
突出する凸部のＳi3Ｎ4層を除去し、Ａｌ配線から外れ
た部分のエッチングストッパ−層を残して層間絶縁膜３
を平坦化した。これにより図１（ｃ）に示すように、ほ
ぼ正確にＡl配線パタ−ン形状に対応してエッチングス
トッパ−層が除去され、Ａｌ配線以外の部分にのみ平坦
なエッチングストッパ−層４が形成された。
０／２００／２００sccm, チャンバ−内圧力＝７０Ｐa, 基板温度＝７６０℃ 次に、ＣＭＰ（化学機械研磨）法によってＡｌ配線上に
突出する凸部のＳi3Ｎ4層を除去し、Ａｌ配線から外れ
た部分のエッチングストッパ−層を残して層間絶縁膜３
を平坦化した。これにより図１（ｃ）に示すように、ほ
ぼ正確にＡl配線パタ−ン形状に対応してエッチングス
トッパ−層が除去され、Ａｌ配線以外の部分にのみ平坦
なエッチングストッパ−層４が形成された。
【００２４】この時の平坦化の条件は、以下の通りとし
た。
た。
【００２５】研磨プレ−ト回転数＝２０rpm, ウェハ−保持試料台回転数＝２０rpm, 研磨圧力＝５００gf／cm2, 研磨液＝シリカ粒子（１４wt％）＋ＫＯＨ水溶液 上記平坦化後、さらに、図２（ａ）に示すように、平坦
面全面に層間絶縁膜５を以下の条件でＣＶＤ法により堆
積形成した。
面全面に層間絶縁膜５を以下の条件でＣＶＤ法により堆
積形成した。
【００２６】 原料ガス流量ＴＥＯＳ／Ｏ2＝８００／６００sccm, チャンバ−内圧力＝１１３３．２Ｐa, 基板温度＝４００℃， ＲＦパワ−＝７００Ｗ このように層間絶縁膜５を略平坦に形成した後、層間絶
縁膜５上にフォトレジストをスピンコ−ト法により塗布
し、接続孔（コンタクトホ−ル）形成用のレジストパタ
−ン６を作り、このパタ−ンをマスクとして層間絶縁膜
５のドライエッチングを行ない、図２（ｂ）に示すよう
に接続孔７を形成した。
縁膜５上にフォトレジストをスピンコ−ト法により塗布
し、接続孔（コンタクトホ−ル）形成用のレジストパタ
−ン６を作り、このパタ−ンをマスクとして層間絶縁膜
５のドライエッチングを行ない、図２（ｂ）に示すよう
に接続孔７を形成した。
【００２７】この時のエッチングは、市販のマグネトロ
ンエッチャ−を使用して下記の条件で行なった。
ンエッチャ−を使用して下記の条件で行なった。
【００２８】原料ガス流量Ｃ4Ｆ8／ＣＯ／Ａｒ＝ １０
／１５０／２００sccm, チャンバ−内圧力＝５．３Ｐa, 基板温度＝２０℃， ＲＦパワ−＝１６００Ｗ この場合、図２（ｂ）でわかるように、Ａｌ配線２から
外れた部分の上方はエッチングストッパ−層４で覆われ
ているためエッチングされず、従ってオ−バ−エッチを
十分行なってもＡｌ配線を外れて下部までエッチングさ
れることはない。
／１５０／２００sccm, チャンバ−内圧力＝５．３Ｐa, 基板温度＝２０℃， ＲＦパワ−＝１６００Ｗ この場合、図２（ｂ）でわかるように、Ａｌ配線２から
外れた部分の上方はエッチングストッパ−層４で覆われ
ているためエッチングされず、従ってオ−バ−エッチを
十分行なってもＡｌ配線を外れて下部までエッチングさ
れることはない。
【００２９】この後、レジストパタ−ンをアッシング
（Ashing）し、図２（ｃ）に示すようなＡl配線２の内
部上面に接触する良好な接続孔７が得られた。通常の接
続孔形成プロセスと比較して１工程の増加で、オ−バ−
エッチングを１μｍ行なっても配線からから外れた部位
を余分にエッチングすることなく接続孔を形成すること
ができた。
（Ashing）し、図２（ｃ）に示すようなＡl配線２の内
部上面に接触する良好な接続孔７が得られた。通常の接
続孔形成プロセスと比較して１工程の増加で、オ−バ−
エッチングを１μｍ行なっても配線からから外れた部位
を余分にエッチングすることなく接続孔を形成すること
ができた。
【００３０】以下、通常の工程により接続孔７内にメタ
ルを埋込み、上層配線とのコンタクトを形成し半導体装
置の多層配線構造をとることができる（図示せず）。
ルを埋込み、上層配線とのコンタクトを形成し半導体装
置の多層配線構造をとることができる（図示せず）。
【００３１】
【発明の効果】以上説明したように本発明による半導体
装置の接続孔形成方法によれば、メタル配線とこれに接
続すべきコンタクトホ−ルとの位置がずれても配線以外
の部位をエッチングすることなく、良好な接続孔を形成
することができる。
装置の接続孔形成方法によれば、メタル配線とこれに接
続すべきコンタクトホ−ルとの位置がずれても配線以外
の部位をエッチングすることなく、良好な接続孔を形成
することができる。
【図１】 本発明に係る接続孔形成方法の実施例を示す
前半の概略工程断面図であり、（ａ）はＥＣＲによりメ
タル配線上に層間絶縁膜を形成した状態、（ｂ）はスト
ッパ−層を形成した状態、（ｃ）はＣＭＰ法による平坦
化時にメタル配線上のストッパ−層を除去した状態をそ
れぞれ示す。
前半の概略工程断面図であり、（ａ）はＥＣＲによりメ
タル配線上に層間絶縁膜を形成した状態、（ｂ）はスト
ッパ−層を形成した状態、（ｃ）はＣＭＰ法による平坦
化時にメタル配線上のストッパ−層を除去した状態をそ
れぞれ示す。
【図２】 本発明に係る接続孔形成方法の実施例を示す
後半の概略工程断面図であり、（ａ）は平坦層上にさら
に、層間絶縁膜を形成した状態、（ｂ）はレジストパタ
−ンをマスクとして接続孔を形成した状態、（ｃ）はレ
ジストマスクを除去した状態をそれぞれ示す。
後半の概略工程断面図であり、（ａ）は平坦層上にさら
に、層間絶縁膜を形成した状態、（ｂ）はレジストパタ
−ンをマスクとして接続孔を形成した状態、（ｃ）はレ
ジストマスクを除去した状態をそれぞれ示す。
１：ＳiＯ2層、２：Ａl配線、３：層間絶縁膜、４：エ
ッチングストッパ−層、５：層間絶縁膜、６：レジスト
パタ−ン、７：接続孔
ッチングストッパ−層、５：層間絶縁膜、６：レジスト
パタ−ン、７：接続孔
Claims (4)
- 【請求項１】絶縁膜上に形成された配線パタ−ン上に、
接続孔を形成する半導体装置の接続孔形成方法であっ
て、 前記絶縁膜上に配線パタ−ンを形成した後、この配線パ
タ−ンを被覆するように全面に第１層間絶縁膜を形成す
る工程と、 前記第１層間絶縁膜上全面にエッチングを停止するため
のエッチング停止層を形成する工程と、 前記配線パタ−ンから外れた部分のエッチング停止層を
残し、配線パタ−ン上方に突出する凸部のエッチング停
止層を除去して表面を平坦化する工程と、 全面に第２層間絶縁膜を形成する工程と、 レジストパタ−ンをマスクとして前記第２層間絶縁膜を
開口して前記配線パタ−ンに達する接続孔を形成する工
程を有することを特徴とする半導体装置の接続孔形成方
法。 - 【請求項２】前記第１層間絶縁膜の形成を、バイアスＥ
ＣＲ法により行なうことを特徴とする請求項１記載の半
導体装置の接続孔形成方法。 - 【請求項３】前記凸部のエッチング停止層の除去を、化
学機械研磨で行なうことを特徴とする請求項１記載の半
導体装置の接続孔形成方法。 - 【請求項４】前記接続孔の内壁の位置が対応する配線パ
タ−ンの外側にずれていることを特徴とする請求項１記
載の半導体装置の接続孔形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP39097A JPH10199971A (ja) | 1997-01-06 | 1997-01-06 | 半導体装置の接続孔形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP39097A JPH10199971A (ja) | 1997-01-06 | 1997-01-06 | 半導体装置の接続孔形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199971A true JPH10199971A (ja) | 1998-07-31 |
Family
ID=11472489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP39097A Pending JPH10199971A (ja) | 1997-01-06 | 1997-01-06 | 半導体装置の接続孔形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633622B2 (en) | 2000-12-13 | 2003-10-14 | Hitachi, Ltd. | Reactor power output measurement device |
| US7871829B2 (en) | 2006-01-02 | 2011-01-18 | Samsung Electronics Co., Ltd. | Metal wiring of semiconductor device and method of fabricating the same |
-
1997
- 1997-01-06 JP JP39097A patent/JPH10199971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633622B2 (en) | 2000-12-13 | 2003-10-14 | Hitachi, Ltd. | Reactor power output measurement device |
| US7871829B2 (en) | 2006-01-02 | 2011-01-18 | Samsung Electronics Co., Ltd. | Metal wiring of semiconductor device and method of fabricating the same |
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