JPH10190009A - 半導体装置 - Google Patents

半導体装置

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JPH10190009A
JPH10190009A JP34146296A JP34146296A JPH10190009A JP H10190009 A JPH10190009 A JP H10190009A JP 34146296 A JP34146296 A JP 34146296A JP 34146296 A JP34146296 A JP 34146296A JP H10190009 A JPH10190009 A JP H10190009A
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JP
Japan
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layer
thickness
epitaxial layer
type
semiconductor layer
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JP34146296A
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English (en)
Inventor
Kenichi Furuta
建一 古田
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Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
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Oki Electric Industry Co Ltd
Miyazaki Oki Electric Co Ltd
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Abstract

(57)【要約】 【課題】 ダイオードの耐圧を低下させることなく、エ
ピタキシャル層の厚さを低減させる。 【解決手段】 n型エピタキシャル層102と、このn
型エピタキシャル層102の表面近傍に形成されたp型
不純物拡散領域104とからなる片側階段接合のpn接
合部を有する半導体装置において、n型エピタキシャル
層102の厚さDを、 【数7】 とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、基板上に形成さ
れた半導体層と、この半導体層の表面近傍に形成された
不純物導入領域とからなるpn接合部を有する半導体装
置に関するものである。
【0002】
【従来の技術】従来より、基板上に形成された第1導電
型の半導体層と、この半導体層の表面近傍に形成された
第2導電型の不純物拡散層とを備えた構造の半導体装置
が知られている。このような構造を持つ半導体装置とし
ては、例えば、ダイオードや縦形二重拡散MOSトラン
ジスタ等が知られている。
【0003】
【発明が解決しようとする課題】以下、従来のこの種の
半導体装置の一構造例について、ダイオードの場合を例
に採り、図7を用いて説明する。
【0004】図7に示したように、n型シリコン基板7
01の表面には、n型シリコンによるエピタキシャル層
702が形成されている。また、このエピタキシャル層
702の表面には酸化シリコン等による絶縁膜703が
形成されており、この絶縁膜703には開口703aが
設けられている。そして、エピタキシャル層702の表
面近傍には、この開口703aをマスクとして例えばボ
ロン等をドープすることによってp型不純物拡散領域7
04が形成されている。さらに、開口703aを介して
p型不純物拡散領域704と接するように、アルミニウ
ム等の導電性材料により、アノードとしての電極配線層
705が形成されている。一方、n型シリコン基板70
1の裏面には、導電性材料により、カソードとしての電
極層706が形成されている。
【0005】このような構造により、n型エピタキシャ
ル層702とp型不純物拡散領域704とからなるpn
接合部を有するダイオードを得ることができる。
【0006】なお、図7において、dp はp型不純物拡
散領域704の深さを表しており、また、dn はp型不
純物拡散領域704とn型シリコン基板701との間の
距離を表している。すなわち、dp とdn との和が、エ
ピタキシャル層702の厚さdとなる。
【0007】従来、このようなダイオードにおいては、
逆方向電圧に対する耐圧を確保するために、エピタキシ
ャル層702内に形成される全空乏層幅Wが距離dn
りも大きくなるようにエピタキシャル層702の厚さを
決定していた。
【0008】全空乏層幅Wは、次式(1)で与えられる
(例えば、半導体デバイスの物理(1) S.M.SZ
E原著 第108頁参照)。
【0009】
【数2】
【0010】したがって、エピタキシャル層702の厚
さdは、上式(1)で与えられた全空乏層幅Wとp型不
純物拡散領域704の深さdp との和W+dp よりも大
きくなるように決定されていた。
【0011】ここで、上式(1)からわかるように、全
空乏層幅Wは、ダイオードの逆方向電圧VR に比例して
大きくなる。このため、従来のダイオードでは、逆方向
電圧に対する耐圧を大きくするためには距離dn を大き
くしなければならず、ひいてはエピタキシャル層702
の厚さdを大きくしなければならなかった。
【0012】しかしながら、エピタキシャル層702の
厚さdを大きくするためには、その分だけエピタキシャ
ル成長工程に要する時間を長くしなければならない。こ
のため、従来のダイオードでは、耐圧を向上させようと
すると製造コストが上昇してしまうという課題があっ
た。
【0013】なお、このような課題は、ダイオードに限
定されるものではなく、基板上に形成された半導体層と
この半導体層の表面近傍に形成された不純物導入領域と
からなるpn接合部や、基板とこの基板の表面近傍に形
成された不純物導入領域とからなるpn接合部を有する
半導体装置に共通するものである。
【0014】以上のような理由により、従来より、pn
接合部の耐圧を低下させることなく半導体層の厚さを低
減させた半導体装置が嘱望されていた。
【0015】
【課題を解決するための手段】この発明は、基板内の表
面に設けられた第1導電型の半導体層とこの半導体層の
表面近傍に形成された第2導電型の不純物導入領域とか
らなるpn接合部を有する半導体装置に関するものであ
る。
【0016】そして、半導体層の厚さと不純物導入領域
の深さとの差が、pn接合部に逆方向電圧を印加したと
きに半導体層に生成される空乏層がこの半導体層の底面
の方向に延びきる厚さの略70%となるように、この半
導体層の厚さを定めたことを特徴としている。
【0017】このような構成によれば、pn接合部の耐
圧を低下させることなく、半導体層の厚さを低減させる
ことができる。
【0018】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【0019】第1の実施の形態 以下、第1の実施の形態として、この発明を片側階段接
合のpn接合部を有するダイオードに適用した場合の一
例について説明する。
【0020】図1は、この実施の形態に係るダイオード
の構造を模式的に示す断面図である。
【0021】同図に示したように、このダイオードの構
造は従来のダイオード(図7参照)とほぼ同様であり、
n型シリコン基板101の表面に形成された、ほぼ一定
濃度のn型シリコンによるエピタキシャル層102と、
このエピタキシャル層102の表面に形成された酸化シ
リコン等による絶縁膜103と、この絶縁膜103に形
成された開口103aと、この開口103aをマスクと
して例えばボロン等をドープすることによってエピタキ
シャル層102の表面近傍に形成されたp型不純物拡散
領域104と、開口103aを介してp型不純物拡散領
域104と接するようにアルミニウム等の導電性材料に
よって形成されたアノードとしての電極配線層105
と、n型シリコン基板101の裏面全域に導電性材料に
よって形成されたカソードとしての電極層106とから
なる。
【0022】このような構造により、n型のエピタキシ
ャル層102とp型不純物拡散領域104とからなるp
n接合部を有するダイオードを得ることができる。
【0023】なお、図1において、Dp はp型不純物拡
散領域104の深さを表しており、また、Dn はp型不
純物拡散領域104とn型シリコン基板101との間の
距離を表している。すなわち、Dp とDn との和が、エ
ピタキシャル層102の厚さDとなる。
【0024】図1に示したダイオードにおいて、距離D
n は、次式(2)によって与えられる。
【0025】
【数3】
【0026】したがって、エピタキシャル層102の厚
さDは、次式(3)となる。
【0027】
【数4】
【0028】次に、この実施の形態に係るダイオード
の、エピタキシャル層102の厚さDと逆方向電圧に対
する耐圧との関係について、図2〜図5を用いて説明す
る。
【0029】図2は、図1に示した構造のダイオードに
1000ボルトの逆方向電圧を印加したときの電界集中
度[V/cm]分布をシミュレーションした結果を示す
分布図である。なお、この図は、エピタキシャル層10
2の深さ方向の長さを130μm、横方向の長さを20
0μmとしている。また、エピタキシャル層102の比
抵抗は、65[Ω・cm]とした。
【0030】図2からわかるように、ダイオードに逆方
向電圧を印加したときの電界集中分布は、エピタキシャ
ル層102とp型不純物拡散領域104とのpn接合面
近傍で最も高く、エピタキシャル層102とn型シリコ
ン基板101との境界に近づくにしたがって低くなる。
そして、エピタキシャル層102の表面からの深さが1
20μm〜130μmの領域では、ほとんど零である。
【0031】なお、図2に示したように、電界集中度
[V/cm]はp型不純物拡散領域104の曲率部Aで
最も高く、逆方向電圧が耐圧を越えたときのダイオード
の破損はこの曲率部Aで生じる。すなわち、ダイオード
の耐圧を大きくするためには、曲率部Aの電界集中度を
小さくする必要がある。
【0032】図3は、エピタキシャル層102の厚さD
と電界集中度の最大値(図2の曲率部Aにおける電界集
中度)との関係をシミュレーションした結果を示すグラ
フである。同図において、横軸はエピタキシャル層10
2の厚さDを示しており、また、縦軸は電界集中度の最
大値を示している。なお、図3は、エピタキシャル層1
02の比抵抗を65[Ω・cm]とし、p型不純物拡散
領域104の深さDpを12μmとした場合を示してい
る。
【0033】図3からわかるように、エピタキシャル層
102の厚さDが120μm未満の場合は、この厚さD
が大きいほど電界集中度の最大値は小さくなる。また、
エピタキシャル層102の厚さDが120μm以上の場
合は、電界集中度の最大値は一定となる。
【0034】ここで、エピタキシャル層102の厚さD
が120μm以上の場合に電界集中度の最大値が一定と
なるのは、空乏層がn型シリコン基板101の方向に延
びきっているためである。
【0035】上述のように、ダイオードの耐圧は電界集
中度の最大値に逆依存する。したがって、ダイオードの
耐圧は空乏層がn型シリコン基板101の方向に延びる
ほど向上するが、この空乏層を延ばすためにはエピタキ
シャル層102を厚くすればよい。そして、空乏層が延
びきった状態になると、それ以上エピタキシャル層10
2を厚くしても耐圧は向上しない。すなわち、図3の場
合には、エピタキシャル層102の厚さDを120μm
以上としても、それ以上ダイオードの耐圧が向上するこ
とはない。
【0036】このため、従来のダイオードにおいては、
空乏層がn型シリコン基板101の方向に延びきった状
態になるように、エピタキシャル層102の厚さDを定
めていた。すなわち、上述した関係式(1)を用いて算
出した空乏層の幅WをDn としていた。
【0037】これに対して、この実施の形態に係るダイ
オードは、空乏層がn型シリコン基板101の方向に延
びきらない状態で、従来と同様の耐圧を得るものであ
る。
【0038】図4は、エピタキシャル層102の比抵抗
[Ω・cm]と耐圧[V]との関係を測定した結果を示
すグラフである。このグラフにおいて、横軸はエピタキ
シャル層102の比抵抗[Ω・cm]を示し、縦軸は耐
圧[V]を示している。
【0039】このグラフからわかるように、エピタキシ
ャル層102の比抵抗が28[Ω・cm]のとき耐圧は
500[V]であり、また、エピタキシャル層102の
比抵抗が70[Ω・cm]のとき耐圧は1400[V]
である。
【0040】図5は、エピタキシャル層102の比抵抗
[Ω・cm]と空乏層幅[μm]との関係を示すグラフ
である。このグラフにおいて、横軸はエピタキシャル層
102の比抵抗[Ω・cm]を示し、縦軸は空乏層幅
[μm]を示している。
【0041】同図において、符号Cを付した曲線は、上
述の図4から求めた耐圧の値(比抵抗が28[Ω・c
m]のとき500[V]、比抵抗が70[Ω・cm]の
とき1400[V])を、従来のダイオードの関係式
(1)の内蔵電位Vbiに代入することによって、空乏層
幅Wを算出した結果を示している。
【0042】一方、同図において、符号Eを付した曲線
は、比抵抗が28[Ω・cm]のときおよび70[Ω・
cm]のときについて、耐圧[V]と空乏層幅[μm]
との関係を本発明者が直接測定し、耐圧が最大となる空
乏層幅の最小値を求めた結果を示している。
【0043】図2および図3を用いて説明したように、
ダイオードの逆方向電圧に対する耐圧を向上させるため
には、エピタキシャル層102の厚さDを十分に大きく
して空乏層が延びきるようにし、これによって電界集中
度の最大値(図2の曲率部Aの電界集中度)を最小にす
るべきであると考えられていた。しかしながら、本発明
者の検討によれば、空乏層がn型シリコン基板101の
方向に延び切らない状態であっても、エピタキシャル層
102の厚さDがある程度大きければ、空乏層が延びき
ったときの実質的に同一の耐圧を得られることがわかっ
た。
【0044】例えば、関係式(1)を用いた算出結果を
示す曲線Cによれば、比抵抗が28[Ω・cm]のとき
には、延びきった状態の空乏層の幅は57.1[μm]
となる。すなわち、Dn を57.1[μm]以上にすれ
ば空乏層がn型シリコン基板101の方向に延びきった
状態となり、耐圧が最高値となる。
【0045】これに対して、本発明者による測定結果を
示す曲線Eによれば、比抵抗が28[Ω・cm]のとき
には、空乏層幅(すなわちエピタキシャル層102の厚
さD)を38.0[μm]にすれば耐圧が最高値にな
り、Dn をそれ以上にしても耐圧は向上しない。
【0046】すなわち、本発明者の検討によれば、比抵
抗が28[Ω・cm]のときには、Dn を従来の66.
5%にしても、従来と同一の耐圧を得られることにな
る。
【0047】同様にして、比抵抗が70[Ω・cm]の
場合について両曲線C,Eを比較すると、Dn を従来の
67.4%にしても、従来と同一の耐圧を得られること
がわかる。
【0048】すなわち、本発明者の知見によれば、ダイ
オードの耐圧を最高値にするためには、Dn を、空乏層
がn型シリコン基板101の方向に延びきった状態とな
るように決定する必要はなく、空乏層が延びきった状態
となるときの70%で十分である。
【0049】したがって、上述の関係式(3)を用いて
エピタキシャル層102の厚さDを決定することによ
り、逆方向電圧に対する耐圧が従来と同様で、且つ、D
n を従来の70%としたダイオードを得ることができ
る。
【0050】このようにして、この実施の形態によれ
ば、優れた耐圧を有するダイオードを安価に提供するこ
とができる。
【0051】第2の実施の形態 次に、第2の実施の形態として、この発明を縦形二重拡
散MOSトランジスタ(Vertical Diffusion MOS Trans
ister ;以下「VDMOSトランジスタ」と記す)に適
用した場合の一例について説明する。
【0052】図6は、この実施の形態に係るVDMOS
トランジスタを構造を模式的に示す断面図である。
【0053】同図に示したように、n+ 型(高濃度n
型)のシリコン基板601の表面には、n- 型(低濃度
n型)シリコンによるエピタキシャル層602が形成さ
れている。また、このエピタキシャル層602の表面近
傍には、図示しないマスクを用いて例えばボロン等を導
入することにより、p- 型(低濃度p型)の不純物拡散
領域603が形成されている。さらに、この不純物拡散
領域603の表面近傍には、図示しないマスクを用いて
砒素等を導入することにより、n+ 型の不純物拡散領域
604が形成されている。そして、n- 型エピタキシャ
ル層602の表面には、酸化シリコン等による絶縁膜6
05が形成されている。この絶縁膜605に設けられた
開口605aを介してn+ 型不純物拡散領域604と接
するように、ソース電極606が、アルミニウム等の導
電性材料によって形成されている。また、絶縁膜605
に設けられた段差部605bには、ゲート電極607
が、アルミニウム等の導電性材料によって形成されてい
る。一方、n+ 型シリコン基板601の裏面には、アル
ミニウム等の導電性材料により、ドレイン電極としての
電極層608が形成されている。
【0054】このような構造により、n- 型エピタキシ
ャル層602とp- 型不純物拡散領域603とからなる
pn接合部を有するVDMOSトランジスタを得ること
ができる。
【0055】なお、図6において、Dp はp- 型不純物
拡散領域603の深さを表しており、また、Dn はp-
型不純物拡散領域603とn+ 型シリコン基板601と
の間の距離を表している。すなわち、Dp とDn との和
が、エピタキシャル層602の厚さDとなる。
【0056】図6に示したVDMOSトランジスタにお
いても、図1の場合と同様に、距離Dn は、次式(4)
によって与えられる。
【0057】
【数5】
【0058】したがって、エピタキシャル層602の厚
さDは、次式(5)となる。
【0059】
【数6】
【0060】すなわち、この実施の形態の場合も、上述
の第1の実施の形態の場合と同様にして、エピタキシャ
ル層602の厚さDを、空乏層がn型シリコン基板60
1の方向に延びきった状態となるときの70%に抑える
ことにより、優れた耐圧を有するVDMOSトランジス
タを安価に提供することができる。
【0061】また、エピタキシャル層602の厚さDを
小さくできることにより、エピタキシャル層602全体
としての抵抗を小さくすることができ、したがって、V
DMOSのオン抵抗を低減することができる。
【0062】なお、上述の各実施例では、n型半導体基
板上のn型エピタキシャル層内にp型不純物拡散領域を
形成する場合を例に採って説明したが、他の薄膜形成技
術を使用した半導体層に不純物拡散領域を形成する場合
や、半導体基板に直接不純物拡散領域を形成する場合で
あっても、本発明を適用することができる。半導体基板
に直接不純物拡散領域を形成する場合には、不純物拡散
領域の深さ(図1および図6のDp に相当する)や半導
体基板の厚さ(図1および図6のDに相当する)を調節
することにより、本発明を適用すればよい。
【0063】また、以上の説明では、n型半導体層(半
導体基板を含む)にp型不純物導入領域を形成する場合
を例に採って説明したが、p型半導体層にn型不純物導
入領域を形成する場合にもこの発明を適用できること
は、もちろんである。
【0064】加えて、上述の各実施の形態では、この発
明を片側階段接合のpn接合部を有するダイオードおよ
びVDMOSトランジスタに適用した場合を例に採って
説明したが、半導体層とこの半導体層の表面近傍に形成
された不純物導入領域とからなるpn接合を有するもの
であれば、他の半導体装置に適用できることも、もちろ
んである。例えば、バイポーラトランジスタのpn接合
部に適用した場合にも、本発明の効果を得ることができ
る。この場合には、バイポーラトランジスタのコレクタ
・ベース間電圧VCBO に対する耐圧を確保しつつ、半導
体層(半導体基板上に形成した層または半導体基板)の
厚さを低減することができる。
【0065】
【発明の効果】以上詳細に説明したように、この発明に
よれば、優れた耐圧を有し且つオン抵抗が小さい半導体
装置を安価に提供することができる。
【図面の簡単な説明】
【図1】第1の実施の形態に係る半導体装置の構造を模
式的に示す断面図である。
【図2】図1に示した半導体装置の電界集中度の分布を
シミュレーションした結果を示す分布図である。
【図3】図1に示したエピタキシャル層の厚さと電界集
中度の最大値との関係をシミュレーションした結果を示
すグラフである。
【図4】図1に示したエピタキシャル層の比抵抗と耐圧
との関係を測定した結果を示すグラフである。
【図5】図1に示したエピタキシャル層の比抵抗と空乏
層幅との関係を示すグラフである。
【図6】第2の実施の形態に係る半導体装置の構造を模
式的に示す断面図である。
【図7】従来の半導体装置の一構造例を模式的に示す断
面図である。
【符号の説明】
101 n型シリコン基板 102 n型エピタキシャル層 103 絶縁膜 103a 開口 104 p型不純物拡散領域 105 電極配線層 106 電極層 601 n+ 型シリコン基板 602 n-型エピタキシャル層 603 p- 型不純物拡散領域 604 n+ 型不純物拡散領域 605 絶縁膜 605a 開口 605b 段差部 606 ソース電極 607 ゲート電極 608 ドレイン電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 基板内の表面に設けられた第1導電型の
    半導体層とこの半導体層の表面近傍に形成された第2導
    電型の不純物導入領域とからなるpn接合部を有する半
    導体装置において、 前記半導体層の厚さと前記不純物導入領域の深さとの差
    が、前記pn接合部に逆方向電圧を印加したときに前記
    半導体層に生成される空乏層がこの半導体層の底面の方
    向に延びきる厚さの略70%となるように、この半導体
    層の厚さを定めたことを特徴とする半導体装置。
  2. 【請求項2】 前記半導体層の厚さDが、 【数1】 であることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】 前記半導体層が前記基板の表面にエピタ
    キシャル成長技術を用いて形成された層であることを特
    徴とする請求項1または2に記載の半導体装置。
  4. 【請求項4】 前記半導体層が前記基板内の表面近傍領
    域であることを特徴とする請求項1または2に記載の半
    導体装置。
JP34146296A 1996-12-20 1996-12-20 半導体装置 Pending JPH10190009A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349242B2 (en) 2000-08-31 2008-03-25 Canon Kabushiki Kaisha Magnetic device

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US7349242B2 (en) 2000-08-31 2008-03-25 Canon Kabushiki Kaisha Magnetic device

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