JPH10189926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10189926A JPH10189926A JP8345044A JP34504496A JPH10189926A JP H10189926 A JPH10189926 A JP H10189926A JP 8345044 A JP8345044 A JP 8345044A JP 34504496 A JP34504496 A JP 34504496A JP H10189926 A JPH10189926 A JP H10189926A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- photodiode
- thickness
- protecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】ホトダイオードを含む半導体装置において、ホ
トダイオードの受光感度特性を所望のものにコントロー
ルする。 【解決手段】ホトダイオード上に３層構造の表面保護膜
を設け、各種膜成長の直後にホトダイオード以外の素子
部とホトダイオード部を併用でエッチング除去し、最終
工程にて最下部の薄い酸化膜のみが残るように残膜コン
トロールして、その後、気相成長にてホトダイオード上
の膜厚がλ／４・ｎとなるような酸化膜成長を実施す
る。こうすることにより、ホトダイオード上の膜構造は
単層膜となり、更には所望の受光感度特性を得ることが
可能となる。
トダイオードの受光感度特性を所望のものにコントロー
ルする。 【解決手段】ホトダイオード上に３層構造の表面保護膜
を設け、各種膜成長の直後にホトダイオード以外の素子
部とホトダイオード部を併用でエッチング除去し、最終
工程にて最下部の薄い酸化膜のみが残るように残膜コン
トロールして、その後、気相成長にてホトダイオード上
の膜厚がλ／４・ｎとなるような酸化膜成長を実施す
る。こうすることにより、ホトダイオード上の膜構造は
単層膜となり、更には所望の受光感度特性を得ることが
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にホトダイオードを含む半導体装置の製
造方法に関する。
方法に関し、特にホトダイオードを含む半導体装置の製
造方法に関する。
【０００２】
【従来の技術】ホトダイオードを含む半導体装置の従来
の製造方法を図３を用いて説明する。図３（ａ）に示す
ように、Ｎ型シリコン基板１にボロンを拡散してＰ型拡
散層２を形成し、さらに右側にはヒ素を拡散してＮ型拡
散層１６を形成する。その後表面保護膜として薄い酸化
膜３を７０ｎｍ形成し、更に窒化膜４を１５０ｎｍ形成
する。次に図３（ｂ）に示すように公知のＰＲ技術によ
りコンタクトホール６を選択的に開口しエッチング除去
する。その後、図３（ｃ）に示すように一層目電極７を
形成し、層間膜１３によって全面を保護する。しかる
後、図３（ｄ）に示すように公知のＰＲ技術によりスル
ーホール１４を開口し、二層目電極１５を形成する。こ
こで二層目電極１５は、ホトダイオード部以外を遮光す
る目的も併せ持つためホトダイオード部以外は殆ど残し
パターンとする。最終的に図３（ｅ）に示すように、パ
ッシベーション膜８を形成した後、公知のＰＲ技術によ
りボンディングパッド部９を開口する。
の製造方法を図３を用いて説明する。図３（ａ）に示す
ように、Ｎ型シリコン基板１にボロンを拡散してＰ型拡
散層２を形成し、さらに右側にはヒ素を拡散してＮ型拡
散層１６を形成する。その後表面保護膜として薄い酸化
膜３を７０ｎｍ形成し、更に窒化膜４を１５０ｎｍ形成
する。次に図３（ｂ）に示すように公知のＰＲ技術によ
りコンタクトホール６を選択的に開口しエッチング除去
する。その後、図３（ｃ）に示すように一層目電極７を
形成し、層間膜１３によって全面を保護する。しかる
後、図３（ｄ）に示すように公知のＰＲ技術によりスル
ーホール１４を開口し、二層目電極１５を形成する。こ
こで二層目電極１５は、ホトダイオード部以外を遮光す
る目的も併せ持つためホトダイオード部以外は殆ど残し
パターンとする。最終的に図３（ｅ）に示すように、パ
ッシベーション膜８を形成した後、公知のＰＲ技術によ
りボンディングパッド部９を開口する。
【０００３】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、ホトダイオード上に形成される膜種お
よび膜厚は他の目的と併用のものであるため、受光感度
およびλ／４・ｎに合わせた設定が不可能であることに
ある。その理由は、ホトダイオードの反射防止膜の最適
値はλ／４・ｎであるのに対し、表面保護膜等の膜厚の
最適値は１００ｎｍ〜１５０ｎｍであり、それぞれ異な
るからである。
の技術において、ホトダイオード上に形成される膜種お
よび膜厚は他の目的と併用のものであるため、受光感度
およびλ／４・ｎに合わせた設定が不可能であることに
ある。その理由は、ホトダイオードの反射防止膜の最適
値はλ／４・ｎであるのに対し、表面保護膜等の膜厚の
最適値は１００ｎｍ〜１５０ｎｍであり、それぞれ異な
るからである。
【０００４】第２の問題点は、従来技術ではホトダイオ
ード上の膜構造は多層膜構造であり、ウェーハ面内での
ホトダイオード上の膜厚がばらつき、受光感度にばらつ
きが生じることにある。その理由は、各種膜成長時の装
置により膜厚制御（面内均一性・傾向）の工程能力に差
があり、その結果、膜成長のステップ数が多くなるとウ
ェーハ面内の膜厚ばらつきが助長されるためである。
ード上の膜構造は多層膜構造であり、ウェーハ面内での
ホトダイオード上の膜厚がばらつき、受光感度にばらつ
きが生じることにある。その理由は、各種膜成長時の装
置により膜厚制御（面内均一性・傾向）の工程能力に差
があり、その結果、膜成長のステップ数が多くなるとウ
ェーハ面内の膜厚ばらつきが助長されるためである。
【０００５】本発明の目的は、このような問題点を解消
し、受光感度特性のよい半導体装置の製造方法を提供す
ることである。
し、受光感度特性のよい半導体装置の製造方法を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ホトダイオード上に工程中の各種エッチング
工程から保護する保護膜を設け、ボンディングパッド部
形成時にホトダイオード上の膜も同時エッチングし、最
終的に薄い酸化膜（単層）を剥き出しにした後、所望の
膜厚の酸化膜を気相成長により変形することを特徴とす
る。
造方法は、ホトダイオード上に工程中の各種エッチング
工程から保護する保護膜を設け、ボンディングパッド部
形成時にホトダイオード上の膜も同時エッチングし、最
終的に薄い酸化膜（単層）を剥き出しにした後、所望の
膜厚の酸化膜を気相成長により変形することを特徴とす
る。
【０００７】本発明の半導体装置の製造方法によれば、
ホトダイオード上の薄い酸化膜と窒化膜を半導体基板の
保護膜として活用し、更に工程中に複数回行われるエッ
チングに耐えうるべくホトダイオード上にのみに気相成
長および公知のＰＲ技術にて酸化膜を５００ｎｍを形成
する。これによりボンディングパッド部形成時にホトダ
イオード部を同時に開口してもホトダイオード上の薄い
酸化膜（単層膜）を精度良く残すことが出来る。
ホトダイオード上の薄い酸化膜と窒化膜を半導体基板の
保護膜として活用し、更に工程中に複数回行われるエッ
チングに耐えうるべくホトダイオード上にのみに気相成
長および公知のＰＲ技術にて酸化膜を５００ｎｍを形成
する。これによりボンディングパッド部形成時にホトダ
イオード部を同時に開口してもホトダイオード上の薄い
酸化膜（単層膜）を精度良く残すことが出来る。
【０００８】この後、気相成長により酸化膜厚をコント
ロールして形成（λ／４・ｎの整数倍の膜厚）すること
により、所望の受光感度を得ることが可能となり、更に
は、ホトダイオード上の反射防止膜の構造を単層膜にす
ることで設計通りの受光特性が得られる。
ロールして形成（λ／４・ｎの整数倍の膜厚）すること
により、所望の受光感度を得ることが可能となり、更に
は、ホトダイオード上の反射防止膜の構造を単層膜にす
ることで設計通りの受光特性が得られる。
【０００９】
【発明の実施の形態】本発明について図面を参照して詳
細に説明する。図１（ａ）〜（ｈ）は本発明の第１の実
施の形態の製造工程を示す断面図である。図１（ａ）に
示すようにＮ型シリコン基板１にボロンを拡散してＰ型
拡散層２を形成し、さらに右側にはヒ素を拡散してＮ型
拡散層１６を形成する。その後、表面保護膜として薄い
酸化膜３を７０ｎｍ程度、窒化膜４を１５０ｎｍ程度形
成する。次に図１（ｂ）に示すように公知のＰＲ技術に
よりホトダイオード上を保護する酸化膜５を５００ｎｍ
形成し、その後、トランジスタ部のコンタクトホール６
を形成し、図１（ｃ）に示すように電極７を形成する。
次に図１（ｄ）に示すように、パッシベーション膜８を
形成し、図１（ｅ）のように公知のＰＲ技術を用いてボ
ンディングパッド部９を開口する。この際も、ボンディ
ングパッド部と同時にホトダイオード上のパッシベーシ
ョン膜をエッチング除去する。
細に説明する。図１（ａ）〜（ｈ）は本発明の第１の実
施の形態の製造工程を示す断面図である。図１（ａ）に
示すようにＮ型シリコン基板１にボロンを拡散してＰ型
拡散層２を形成し、さらに右側にはヒ素を拡散してＮ型
拡散層１６を形成する。その後、表面保護膜として薄い
酸化膜３を７０ｎｍ程度、窒化膜４を１５０ｎｍ程度形
成する。次に図１（ｂ）に示すように公知のＰＲ技術に
よりホトダイオード上を保護する酸化膜５を５００ｎｍ
形成し、その後、トランジスタ部のコンタクトホール６
を形成し、図１（ｃ）に示すように電極７を形成する。
次に図１（ｄ）に示すように、パッシベーション膜８を
形成し、図１（ｅ）のように公知のＰＲ技術を用いてボ
ンディングパッド部９を開口する。この際も、ボンディ
ングパッド部と同時にホトダイオード上のパッシベーシ
ョン膜をエッチング除去する。
【００１０】ここまでの工程で、酸化膜５はコンタクト
ホール形成時・電極形成時・ボンディングパッド部開口
時の各エッチングに対するホトダイオード上のダメージ
マスクの役割を果たす。なお、本実施の形態は一層電極
部品のものがあるが、二層電極品の場合は更にエッチン
グ工程が１工程増えることとなる。次に、図１（ｆ）に
示すように、不要となったホトダイオード上の酸化膜５
をウェットエッチングよって除去し、しかる後、同一Ｐ
Ｒ工程で窒化膜４をエッチング除去する。この際、窒化
膜４の下地である薄い酸化膜３をホトダイオード上のダ
メージマスクとして活用し、膜厚測定により残膜管理し
てエッチング時間を設定する。
ホール形成時・電極形成時・ボンディングパッド部開口
時の各エッチングに対するホトダイオード上のダメージ
マスクの役割を果たす。なお、本実施の形態は一層電極
部品のものがあるが、二層電極品の場合は更にエッチン
グ工程が１工程増えることとなる。次に、図１（ｆ）に
示すように、不要となったホトダイオード上の酸化膜５
をウェットエッチングよって除去し、しかる後、同一Ｐ
Ｒ工程で窒化膜４をエッチング除去する。この際、窒化
膜４の下地である薄い酸化膜３をホトダイオード上のダ
メージマスクとして活用し、膜厚測定により残膜管理し
てエッチング時間を設定する。
【００１１】次に、図１（ｇ）に示すように、薄い酸化
膜３の残膜＋酸化膜１１＝λ／４・ｎの整数倍の膜厚と
なるように酸化膜１１を気相成長により形成する。この
場合、酸化膜の屈折率は１．４６２で光の波長が９５０
ｎｍとすると、４８０ｎｍ（気相成長にて容易にコント
ロール出来うる膜厚）を形成する。図１（ｈ）に示すよ
うに、公知のＰＲ技術により電極上の酸化膜１１を開口
し、第２のボンディングパッド部１２を形成する。こう
することにより、所望の厚さの単層膜構造のホトダイオ
ードを含む半導体装置を形成することが可能となる。
膜３の残膜＋酸化膜１１＝λ／４・ｎの整数倍の膜厚と
なるように酸化膜１１を気相成長により形成する。この
場合、酸化膜の屈折率は１．４６２で光の波長が９５０
ｎｍとすると、４８０ｎｍ（気相成長にて容易にコント
ロール出来うる膜厚）を形成する。図１（ｈ）に示すよ
うに、公知のＰＲ技術により電極上の酸化膜１１を開口
し、第２のボンディングパッド部１２を形成する。こう
することにより、所望の厚さの単層膜構造のホトダイオ
ードを含む半導体装置を形成することが可能となる。
【００１２】図２に本発明の第２の実施の形態を示す。
図２（ａ）は図１（ｃ）と同一のものであり、本工程ま
では第１の実施の形態と同一の製造方法である。この実
施の形態の相違点は、図２（ｂ）に示すようにパッシベ
ーション膜を形成する前に公知のＰＲ技術によりホトダ
イオード上のみを開口し、酸化膜５をエッチング除去
し、その後、薄い酸化膜３の残膜管理のうえ窒化膜４を
エッチングすることにある。但し、この残膜管理は、ホ
トダイオード上の半導体基板表面のダメージ回避の目的
であるため、第１の実施の形態に比較して簡素なもので
良い。次に、図２（ｃ）に示すように窒化膜４をエッチ
ングした際の薄い酸化膜３の残膜をウェットエッチング
により完全除去する。その後、図２（ｄ）のように所望
の膜厚（λ／４・ｎの整数倍の膜厚）にコントロールし
たパッシベーション膜８を形成する。最終的に図２
（ｅ）に示すように、公知のＰＲ技術によりボンディン
グパッド部９を開口する。これにより、第２の実施の形
態においても第１の実施の形態と同様にホトダイオード
上は膜厚コントロールされた単層膜構造を形成すること
が可能である。但し、第２の実施の形態の場合、単層膜
がパッシベーション膜だけであるため、半導体装置の信
頼度特性の面から選択出来る膜厚がある程度制限され
る。例えば５００〜１０００ｎｍに制限される。あまり
薄いと信頼性を保てなくなるからである。
図２（ａ）は図１（ｃ）と同一のものであり、本工程ま
では第１の実施の形態と同一の製造方法である。この実
施の形態の相違点は、図２（ｂ）に示すようにパッシベ
ーション膜を形成する前に公知のＰＲ技術によりホトダ
イオード上のみを開口し、酸化膜５をエッチング除去
し、その後、薄い酸化膜３の残膜管理のうえ窒化膜４を
エッチングすることにある。但し、この残膜管理は、ホ
トダイオード上の半導体基板表面のダメージ回避の目的
であるため、第１の実施の形態に比較して簡素なもので
良い。次に、図２（ｃ）に示すように窒化膜４をエッチ
ングした際の薄い酸化膜３の残膜をウェットエッチング
により完全除去する。その後、図２（ｄ）のように所望
の膜厚（λ／４・ｎの整数倍の膜厚）にコントロールし
たパッシベーション膜８を形成する。最終的に図２
（ｅ）に示すように、公知のＰＲ技術によりボンディン
グパッド部９を開口する。これにより、第２の実施の形
態においても第１の実施の形態と同様にホトダイオード
上は膜厚コントロールされた単層膜構造を形成すること
が可能である。但し、第２の実施の形態の場合、単層膜
がパッシベーション膜だけであるため、半導体装置の信
頼度特性の面から選択出来る膜厚がある程度制限され
る。例えば５００〜１０００ｎｍに制限される。あまり
薄いと信頼性を保てなくなるからである。
【００１３】
【発明の効果】本発明の第１の効果は、ウェーハ面内で
ホトダイオード特性の均一性が良くなり（従来ばらつき
の約１／４に低減）、更には、設計階段と製品化した際
の受光特性に生じる誤差を最小限にとどめることが可能
となる。その理由は、ホトダイオード上の膜厚を決定す
る工程が単純化され、膜厚ばらつきの要因工程を削減出
来、更には、単層膜構造にすることにより、膜の屈折率
も単一となるため設計式の簡素化が図られるからであ
る。
ホトダイオード特性の均一性が良くなり（従来ばらつき
の約１／４に低減）、更には、設計階段と製品化した際
の受光特性に生じる誤差を最小限にとどめることが可能
となる。その理由は、ホトダイオード上の膜厚を決定す
る工程が単純化され、膜厚ばらつきの要因工程を削減出
来、更には、単層膜構造にすることにより、膜の屈折率
も単一となるため設計式の簡素化が図られるからであ
る。
【００１４】第２の効果は、ホトダイオードの受光感度
をコントロールすることが可能になることである。その
理由は、ホトダイオード上の膜形成を最終工程に設定す
ることにより、最適な膜厚制御（±１０％以内）が可能
となるからである。
をコントロールすることが可能になることである。その
理由は、ホトダイオード上の膜形成を最終工程に設定す
ることにより、最適な膜厚制御（±１０％以内）が可能
となるからである。
【図１】（ａ）〜（ｈ）は本発明の第１の実施の形態の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の第２の実施の形態の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】（ａ）〜（ｅ）は従来技術の製造工程を示す断
面図である。
面図である。
１ Ｎ型シリコン基板 ２ Ｐ型拡散層 ３ 薄い酸化膜 ４ 窒化膜 ５，１１ 酸化膜 ６ コンタクトホール ７ （第一）電極 ８ パッシベーション膜 ９ ボンディングパッド部 １０ レジスト １２ 第２のボンディングパッド部 １６ Ｎ型拡散層
Claims (2)
- 【請求項１】 ホトダイオードを含む半導体装置の製造
方法において、ホトダイオード上を薄い酸化膜と窒化膜
で被覆保護する工程と、前記以外に表面保護膜を要する
領域にλ／４・ｎ（λはホトダイオードに入射する光の
波長、ｎはホトダイオード上の膜の屈折率を示す。）よ
り厚い膜を形成する工程と、ホトダイオード上に形成さ
れた各種膜を選択的にエッチングする工程と、前記ホト
ダイオード上の窒化膜を選択的にエッチング除去し薄い
酸化膜を剥き出しにする工程と、気相成長により膜厚を
コントロールした酸化膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記薄い酸化膜を全部除去し、その後膜
厚をコントロールした酸化膜を形成することを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345044A JP2908366B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345044A JP2908366B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189926A true JPH10189926A (ja) | 1998-07-21 |
| JP2908366B2 JP2908366B2 (ja) | 1999-06-21 |
Family
ID=18373914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345044A Expired - Fee Related JP2908366B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908366B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1532691B1 (de) * | 2002-08-29 | 2009-02-11 | X-FAB Semiconductor Foundries AG | Minimierung von lichtverlusten und elektronische abschirmung an integrierten fotodioden |
| WO2023042447A1 (ja) * | 2021-09-16 | 2023-03-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
-
1996
- 1996-12-25 JP JP8345044A patent/JP2908366B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1532691B1 (de) * | 2002-08-29 | 2009-02-11 | X-FAB Semiconductor Foundries AG | Minimierung von lichtverlusten und elektronische abschirmung an integrierten fotodioden |
| WO2023042447A1 (ja) * | 2021-09-16 | 2023-03-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908366B2 (ja) | 1999-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI225309B (en) | Semiconductor device with built-in light receiving element, production method thereof, and optical pickup incorporating the same | |
| KR0136569B1 (ko) | 고집적 반도체 소자의 콘택홀 형성 방법 | |
| JP2519819B2 (ja) | コンタクトホ―ルの形成方法 | |
| US5643833A (en) | Method of making a contact hole in a semiconductor device | |
| US6255717B1 (en) | Shallow trench isolation using antireflection layer | |
| US8241512B2 (en) | Ion implantation mask forming method | |
| US6194257B1 (en) | Fabrication method of gate electrode having dual gate insulating film | |
| JP2908366B2 (ja) | 半導体装置の製造方法 | |
| KR100595856B1 (ko) | 반도체 소자 제조 방법 | |
| JP2003163344A (ja) | 半導体装置及びその製造方法 | |
| JPH06326091A (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| JP2928163B2 (ja) | 半導体装置の製造方法 | |
| US6200886B1 (en) | Fabricating process for polysilicon gate | |
| JPH05267448A (ja) | 半導体装置の素子分離方法 | |
| US6395619B2 (en) | Process for fabricating a semiconductor device | |
| JP3900552B2 (ja) | 光センサの製造方法 | |
| JPH0575092A (ja) | 光電子集積回路装置の製造方法 | |
| US6821883B1 (en) | Shallow trench isolation using antireflection layer | |
| KR19980084300A (ko) | 반사억제막을 이용한 소자분리막 형성방법 | |
| JP2892569B2 (ja) | 回路内蔵受光素子の作製方法 | |
| JPH06310597A (ja) | 半導体装置 | |
| US7061075B1 (en) | Shallow trench isolation using antireflection layer | |
| US6482075B1 (en) | Process for planarizing an isolation structure in a substrate | |
| JPS59177940A (ja) | 素子分離領域の製造方法 | |
| KR0175518B1 (ko) | 반도체 소자에서의 금속배선의 구조 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |