JPH10177497A - リードソロモンデコーダのためのガロア域乗算器 - Google Patents

リードソロモンデコーダのためのガロア域乗算器

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JPH10177497A
JPH10177497A JP9325121A JP32512197A JPH10177497A JP H10177497 A JPH10177497 A JP H10177497A JP 9325121 A JP9325121 A JP 9325121A JP 32512197 A JP32512197 A JP 32512197A JP H10177497 A JPH10177497 A JP H10177497A
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decoder
circuit
multipliers
constant coefficient
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Thomas Foxcroft
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Abstract

(57)【要約】 リードソロモンデコーダは、最適化されたガロア体乗算
回路を備える。その回路は、線形連鎖に接続された複数
の乗算器を有し、第１の乗算器の第１の被乗数は大きさ
Ａであり、第２の被乗数は定数である。その回路はαj
まで合計されるアルファ値の線形結合を演算し、連鎖中
の各乗算器は後続のアルファ値を生成する。複数のセレ
クタが、大きさαjに従って乗算器の出力をイネーブル
する。好適には排他的論理和ゲートの論理回路網により
実現される加算回路が、乗算器のイネーブルされた出力
を加算して最終的な積を生成するセレクタに接続され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、前進型誤訂正コー
ドのデコーダに関する。より詳細には、本発明はリード
ソロモン復号化中のガロア体算術において乗法演算を行
うための構造に関する。
【０００２】
【従来の技術】リードソロモン符号化は、現在では、デ
ィジタル技術による画像及び音声データの近代的送信に
おいて送信データを保護するための誤り訂正コードとし
て確立されている。様々の実行についての開示がなされ
ている。例えば、我々の出願、EP 96301869.2は、ディ
ジタル受信機内のリードソロモンデコーダの超大規模集
積回路（VLSI）による実行を記載する。
【０００３】
【発明が解決しようとする課題】リードソロモン符号化
の近代的な応用は、欧州電気通信規格（European Telec
ommunications Standard）DRAFT pr ETS 300744（May 1
996）で提案され、それは符号化直交周波数分割多重（"
COFDM"）を使用する。その規格は、フレーミング構造、
チャンネル符号化、及びディジタル地上テレビジョンの
ための変調を明記する。それは、ディジタル地上テレビ
ジョンをアナログ送信のための既存のスペクトル割当て
に適応させるために作られ、さらに高いレベルの相互チ
ャンネル干渉及び近接チャンネル干渉に対する十分な保
護を提供する。上述した規格は、内部破壊重畳コードと
連結される外部リードソロモンコードを要求する。これ
は、MPEG-2トランスポートストリームフォーマットのビ
ットに関するシンボルインターリービングと組み合わさ
れる。ＲＳ（204，188，t=8）コードは外部コードとし
て特定され、以下のコード生成多項式を有する：
【０００４】
【数１】 ここで、λ＝０２HEXである。ガロア体生成多項式は：
【０００５】
【数２】 である。
【０００６】既知のリードソロモンデコーダにおけるガ
ロア体乗算器のハードウェア実行は、非常に多くの資源
を必要とし、生産環境における新規なテクノロジー又は
新規な応用に容易に適合することができなかった。
【０００７】本発明の第１の目的は、ディジタルデータ
の大量の乗法演算を実行する、改良された誤り検出訂正
及び訂正回路を提供することにある。
【０００８】本発明の他の目的は、ハードウェア資源を
減少させることにより、ＶＬＳＩの実行における改良さ
れたガロア体乗算器を提供することにある。
【０００９】本発明のさらに他の目的は、電気通信及び
これに類似する目的に使用する様々のＶＬＳＩ回路に容
易に適合可能なリードソロモンデコーダを提供すること
にある。
【００１０】
【課題を解決するための手段】本発明のこれら及び他の
目的は、ＢＣＨコードに従って符号化された電磁信号の
デコーダにより達成され、そのコードは生成多項式ｇ
（ｘ）により特定され、原始元αを有する。デコーダは
項Ｘiαjを演算し、それはガロア体乗算により生成され
る。デコーダは、積Ａ★Ｂを生成するためのガロア体乗
算回路を有し、"★"はガロア体乗算演算子である。各ガ
ロア体乗算回路は複数の乗算器を有し、第１の被乗数は
大きさＡであり、第２の被乗数は定数αkである。乗算
器は、好ましくは線形連鎖に相互接続され、一つの乗算
器の出力は他の乗算器の第１の入力に接続される。複数
のセレクタが乗算器の出力をイネーブルする。セレクタ
は、大きさＢの表示に従って設定されるセレクタライン
を有する。好ましくは排他的論理和ゲートの論理回路網
として実現される加算回路がセレクタに接続され、乗算
器のイネーブルされた出力を加算して最終的な積Ａ★Ｂ
を生成する。加算は、加算回路によりキャリー無しで実
行される。
【００１１】本発明の一つの観点によれば、乗算器は定
係数乗算器を有する。
【００１２】本発明の他の観点によれば、セレクトライ
ンに接続された複数のラインが存在し、それらは大きさ
Ｂの表示に従って設定される。
【００１３】本発明は、生成多項式ｇ（ｘ）により特定
され、且つ原始元αを有するＢＣＨコードに従って符号
化された電磁気信号のデコーダを提供し、そのデコーダ
は項ｘiαjを演算するタイプのデコーダであり、ガロア
体乗算器を備え、その改良は、複数の定係数乗算器を備
える。各定係数乗算器の入力は第１の被乗数であり、定
係数乗算器の第２の被乗数は定数αkであり、定係数乗
算器の出力は後続の定係数乗算器の入力に接続される。
複数のビットラインは、複数のスイッチを制御する大き
さＢの２進数表示を運び、各スイッチは個々の一つの定
係数乗算器の出力に接続される。
【００１４】モジュロ２加算を実行する加算回路が定係
数乗算器の出力を合計するためのスイッチに接続され、
大きさＡ★Ｂの２進数表示として合計出力が出力され
る。
【００１５】本発明はリードソロモン復号化方法を提供
し、ここでαはリードソロモンコード中の原始元であ
る。それはリードソロモンデコーダを含むＶＬＳＩ回路
を提供することにより実行され、その回路でガロア体乗
算を実行して、以下の工程により積ｘiαjを得る：
（１）αjに等しい和を有する値αnの線形結合を識別す
る工程であって、各値ａnについてｎは整数である工
程、（２）αnにαn-kを乗算することにより各値αnを
生成する工程であって、kは整数である工程、（３）各
値αnにｘiを乗算して積αnｘiを得る工程、及び、
（４）積αnｘiを合計して値ｘiαjを得る工程。
【００１６】本発明のこれら及び他の目的のより良い理
解のために、例としての本発明の詳細な説明が参照さ
れ、それは添付の図面とともに読まれるべきである。
【００１７】
【発明の実施の形態】最初に、リードソロモン復号化へ
のアプローチを図１及び２を参照して説明する。本発明
はこのデコーダ、及びガロア体算術を使用する他のリー
ドソロモンデコーダにより実施することができる。２０
８バイトのパケットＲ（ｘ）２がＦＩＦＯ４へ入力さ
れ、そのＦＩＦＯ４は４４８バイトを記憶可能なＲＡＭ
により実現される。ＦＩＦＯ４は、単純に復号化が行わ
れる間のディレイとして機能する。１８８の情報バイト
のみを記憶することが要求される。２０のパリティバイ
トは、それらはシンドロームＳ（ｘ）６の計算後には使
用されないので、捨てることができる。デコーダ８はパ
ケットＲ（ｘ）２中のデインターリーブされたデータを
受け取る。VALIDフラグ１０は、パケットＲ（ｘ）２の
現在のバイトが現在のパケット中の有効なバイトである
ことを示す。VALIDフラグ１０が、パケットの最後のバ
イトが受け取られたことを示すと同時に、エンドオブパ
ケットフラグＥＯＰ１２が上昇する。エラーフラグＯＳ
１４は、パケットがデインターリーブ器により早い時期
に終了させられた時に上昇する。これは、デコーダ全体
のリセット動作を生じさせる。バスCORRECT１６は訂正
されたデータを含む。ラインRS_VALID１８は、データが
バスCORRECT１６上にあることを示す。このラインは、
データバイトがライン上にある時にのみ上昇する。ライ
ンRS_EOP２０は、パケットの最後が検出されたことを示
すラインである。ラインPACK_ERR２２は、ラインRS_EOP
２０が上昇した時にハイとなる。それは、デコーダ８が
先に解放されたパケットを訂正できなかったことを示
す。ラインRS_OS２４は、パケット内で重大な誤り状態
が発生したことを示す。この信号はシステムを通じて伝
わり、現在のブロックはこれ以上有効なデータを提供し
ないことを示す。
【００１８】図4を参照すると、パケットＲ（ｘ）２の
最初の１８８バイトがＦＩＦＯ４のラインＷＤ２６上に
現れ、カウンタ３０の状態に従ってＲＡＭ２８のアドレ
スへ書き込まれる。同様に、パケットＲ（ｘ）２の遅延
バージョンが、カウンタ３４の状態により選択されたア
ドレスからラインＲＤ３２上に読み取られる。
【００１９】シンドローム計算ブロック３６（図１）内
で、以下の式に従ってシンドロームが計算される。
【００２０】
【数３】 ここで、Ｓjはｊ番目のシンドローム；ｎは、パケット
中のバイト数；ｍ0は、任意の整数（零に等しい）；ｒ
ｘiは、パケット中のｉ番目のバイト；αxは、ガロア体
中のｘ番目のα、である。
【００２１】いま、図１−７を参照すると、シンドロー
ムは、並列に動作する３個のユニット３８、４０、４１
（図５）のバンクにより生成される。ガロア体のエント
リーαiは、タップを有するフィードバックシフトレジ
スタ４２（図３）により発生され、そのフィードバック
シフトレジスタ４２は加算器４６を有する複数のフリッ
プフロップ４４を有し、それら加算器の位置は上記の生
成多項式により決定される。便宜上２４のシンドローム
が決定されるが、実際にはＳ0−Ｓ19のみがデコーダ８
の残りの部分により使用される。
【００２２】ブロック４８（図１）で実行されるバーレ
カンプアルゴリズムは既知の方法であり、ロケーター多
項式Λ（ｘ）５０及びエヴァリュエーター多項式Ω
（ｘ）５２を導くために使用される。その流れ図が図６
に示される。以下の記号が使用される：Ｒ１は、先のシ
ンドロームブロックにより生成されるシンドロームバイ
トを含むシフトレジスタ；Ｒ２は、ロケーター多項式Λ
（ｘ）を含み、Λ0＝１である；Ｒ３は、Ｄの多項式を
含む；Ｒ４は、エヴァリュエーター多項式Ω（ｘ）を含
み、Ω10＝０である；Ｒ５は、Ａの多項式の一時的記憶
である；ｄnは、デルタである；(は、Ｒ１における多項
式の順序である；ｎはカウンタである。
【００２３】ストップ５４で、(はアルゴリズムで発見
された誤りの数を示し、レジスタ５６（図７）内に維持
される。ブロック５８では、アルゴリズムのその後の反
復のために、レジスタＲ２ ６０の内容をレジスタＲ３
６２の内容と繰返し交換することが必要である。
【００２４】値ｄnは、以下の式により計算される：
【００２５】
【数４】
【００２６】図７に示す装置内で実行される処理は、図
６のアルゴリズムと異なる。レジスタＲ２ ６０の内容
をレジスタＲ３ ６１の内容と交換し、レジスタＲ４
６４の内容をレジスタＲ５ ６６の内容と交換する代り
に、トグルスイッチを使用して、どのレジスタが個々の
多項式を含んでいるかを記憶する。一時的な記憶が不要
であるので、このアプローチは経済的である。コントロ
ールブロック６８は５ビット状態のマシンであり、各状
態からの復号化により、(a)次の状態、(b)各シフトレジ
スタ６０−６６及び７０のイネーブル、(c)ブロック５
８のＲ１−Ｒ５に対応する、レジスタ６０−６６及びレ
ジスタ７０への入力を選択するための乗算器７２、７
４、７６、７８の乗算器選択；(d)各状態がアクティブ
となる期間の制御；(e)必要に応じての変数ｎ及び(の再
計算；(f)どのレジスタがΛ（ｘ）及びΩ（ｘ）を含む
かの表示の維持、を決定する。
【００２７】チェン（Chien）サーチブロック８０（図
１）は、全ての可能な位置を網羅的に評価して、それが
Λ（ｘ）の根であるか否かを決定する。一つの位置での
評価は、以下の式に従って達成される。
【００２８】
【数５】
【００２９】２０８個のみの位置が受け取られるが、２
５５個の全ての可能な位置についてチェックが行われ、
ｘ＝α254から始まり；例えば、
【００３０】
【数６】
【００３１】チェンサーチブロック８０（図１）を、図
８に特に詳細に示す。Λ（ｘ）の項は、２つの並列ユニ
ットを使用して計算される。乗算器８８に接続される一
組のシフトレジスタ８４、８６を有するトップユニット
８２は、後に議論される係数α1−α5に関係する。他の
ユニット９０、９２及び９４は同様に動作する。図８の
２つのトップユニット８２、９０はΛ（ｘ）を計算する
ために使用される。
【００３２】各反復において、積は回転演算の対象とな
り、それによりそれらはシフトレジスタを通じて再循環
する。従って、６番目の反復中に次の位置が評価され、
シフトレジスタの最も右のセルは積Λ5（α5）を含む。
積Λ5（α10）が直ちに要求され、ここにおいて第１の
反復の積にα5を乗ずることのみが必要となる。
【００３３】発見された誤り位置の数をカウントするた
め、カウンタ９６はΛ（ｘ）＝０となるたびにインクリ
メントされる。受け取ったパケットが、最大１０より多
くの誤りバイトを含んでいたかを決定するために実行さ
れる２つのチェックがある。まず、カウンタ９６の値が
レジスタ５６（図７）内の値と比較される。これらの２
値間の差は、１０を超える誤りを有するパケットを示
す。第２に、チェンサーチにおいて発見された２５４−
２０８バイトの誤りがブロックを無効とする。これらは
受け取られず、チェンサーチブロック８０を単純化する
ためだけに使用されるバイトである。
【００３４】誤りの大きさを計算するために使用される
式を以下に示す。
【００３５】
【数７】
【００３６】その位置でのΛ（ｘ）の評価が零に等しい
ならば、この結果は受け取ったバイトに加算されるのみ
である。Ω（ｘ）及びΛ’（ｘ）の評価は、下部の２つ
のユニット９２、９４を使用してΛ（ｘ）と同様に行わ
れる。ユニット９４はΛ’（ｘ）を生成し、その逆数は
ＲＯＭ（図示せず）内のルックアップテーブルにより得
られる。
【００３７】当業者は、ガロア体算術において、以下の
式が成立することを理解するであろう。
【００３８】
【数８】
【００３９】αa+bの実際の値は、ガロア体の生成多項
式、例えば式（２）の生成多項式により決定することが
できる。さらに、分配法則に従って、もし、
【００４０】
【数９】 ならば、
【００４１】
【数１０】 である。
【００４２】乗算器の関数は、以下の式を参照すること
により理解することができる：
【００４３】
【数１１】 それから、
【００４４】
【数１２】 ここで、"★"はガロア体乗算を示す。
【００４５】
【数１３】
【００４６】式（２）と同一のｐ（ｘ）と共に、
【数１４】 など。
【００４７】上記の乗算の直接的実行は、ハードウェハ
内の一般的な乗算器により行われてきた。幾つかの例で
は、一般的な乗算器は、関連するα発生器から入力を得
ている。しかし、一般的な乗算器は集積回路上に相当な
面積を必要とする。被乗数の一つが既知であるので、一
般的な乗算器を複数の定係数乗算器に置き換えることに
よりかなりの空間的節約が達成できる。シンドロームＳ
j（式（３））の生成に含まれるような乗算において、
図９に示す乗算器構造９８により、典型的な項ｒｘ
iα3、ｒｘiα4、ｒｘiα5を作るための後続のサイクル
中の乗算を実行することができる。次に起こる議論で
は、ｒは単に定数であり、パケットデータ中のｉ番目の
バイトには必ずしも関連しない。この例では、表示の明
確のため、３つの項のみの発生が示され、実際には、よ
り多数の項を計算できることが理解される。乗算器構造
９８への入力は第１の被乗数ｒｘi １００であり、定
係数乗算器１０２内でそれにアルファ係数α3 １０４
が掛けられる。積ｒｘiα3がノード１０６に現れ、それ
は後続の定係数乗算器１０８への入力項となる。ノード
１１０での積ｒｘiα4の生成において、定係数乗算器１
０８は以下の関係を利用する。
【００４８】
【数１５】
【００４９】積はマルチプレクサ１１２で多重され、典
型的には加算器１１４により更なる処理のために他の値
に加算される。定係数乗算器１０８は３個程度の少数の
排他的論理和（"XOR"）ゲートにより実行できることが
当業者には理解できるであろう。
【００５０】本発明は、式（１２）に示された分配法則
及びアルファ値を他のアルファ値の線形結合として表現
できることを利用して、経済的で、より便利に構成で
き、且つより実際的なガロア体乗算器を実行できること
を発見した。表１に、幾つかの代表的なアルファ値を２
進数として示す。
【００５１】
【表１】
【００５２】アルファ値は、キャリービットを生成する
ことなく、モジュロ２加算により加算できることを付言
しておく。従って、例えば
【数１６】 である。
【００５３】"★"がガロア体算術の乗算演算子を示すと
して、乗算の分配法則を利用して、第２の被乗数α8を
入力することにより、積α8★ｒｘiを生成することがで
きる。
【００５４】
【数１７】
【００５５】図１０は、ガロア体乗算器の好適な実施形
態を示し、それは一般的に１１６で示される。８個の定
係数乗算器１１８のアレイが図９に示すのと同様の方法
で配置される。８ビットのデータパスが示される；しか
し、回路は他のバス幅で構成することができる。ｎ＝
０、α0、である特別な場合では、第１の定係数乗算器
１２０への入力は単位元であることを述べておく。その
ような応用では、定係数乗算器１２０を除去することが
できる。定係数乗算器１１８のアレイの他の全ての乗算
器では、αjが乗算され、図９の例ではｊ＝１である。
定係数乗算器１１８のアレイにより生成される積は、８
個のセレクタ１２４の第１入力までバス１２２上を通っ
て伝わる。セレクタ１２４の第２入力は、バス１２８上
に現れる第２の被乗数Ｂの個々のビットライン１２６で
ある。セレクタ１２４は複数のアンドゲートにより実現
することができ、各バス１２２のビットラインは、個々
のビットライン１２６に従って共通にイネーブルされ
る。この例では、バス１２８のビット０、２、３、４が
セットされ、バス１３０上のセレクタ１２４の出力はシ
ーケンス｛０、０、０、Ａ[４]、Ａ［３］、Ａ［２］、
０、Ａ［０］｝として示すことができる。このシーケン
スの要素は加算器ブロック１３２で合計され、その合計
は出力バス１３４上に現れる。キャリーが発生しないの
で、各８個の要素の加算は、排他的論理和ゲート１３８
のツリーとして構成される論理回路網１３６内で単純に
モジュロ２加算で実行される。図１１は加算器ブロック
１３２内で使用される８個の同一の回路網の一つを示
し、各バス１３０の最下位ビットに論理が適用される。
他の既知の加算回路も加算器ブロック１３２に適当であ
る。
【００５６】本実施例の初期のハードウェア実行は、式
（１３）−（２０）に従う乗算の直接的な実行と比較し
て、ゲート総数の２０％の減少を生む。上記の実施形態
はリードソロモン復号化に関して議論してきたが、それ
は他の（Ｎ，Ｋ）コードにも等しく適用可能であり、一
般的に“ボース、レイ−チャウドゥリ、ホックエングヘ
ム（Bose, Ray-Chaudhuri, Hocquenghem）”（“BC
H”）コードに、並びにガロア体乗算が実行される他の
装置に適用可能である。
【００５７】ガロア体乗算器１１６は、チェンサーチブ
ロック８０（図８）内で、一般的なガロア体乗算器１４
０として、且つデコーダ８（図２）内のいたるところに
効果的に使用することができる。
【００５８】好適な実施形態では、デコーダ８及びガロ
ア体乗算器１１６はＶＬＳＩ回路内で実行される。
【００５９】例 この例では、ＩＥＥＥ規格１３６４−１９９５に準拠し
た標準的ハードウェア記述言語を使用してハードウェハ
の実行を記述している。
【００６０】まず、以下の記述により、従来の一般的な
ガロア体乗算器を作る。
【００６１】
【表２】
【００６２】次に、ガロア体乗算器１１６（図１０）を
以下に記述する。
【００６３】
【表３】
【００６４】上記のモジュールは統合プログラム、Comp
ass ASICSyn（商標）により処理され、それは、従来の
一般的ガロア体乗算器及びガロア体乗算器１１６それぞ
れについて以下のエリアレポートを作成した。
【００６５】
【表４】
【００６６】本発明をここに開示した構造を参照して説
明してきたが、それは記載された詳細に制限されるもの
ではなく、本明細書は以下の請求の範囲の視野内に含ま
れるあらゆる修正及び変更をカバーすることを意図して
いる。
【図面の簡単な説明】
【図１】リードソロモンデコーダの機能ブロック図であ
る。
【図２】図１のブロック図に従って動作するリードソロ
モンデコーダの他のブロック図である。
【図３】ガロア体のエントリーの生成を示す概略図であ
る。
【図４】図１に示すデコーダに含まれるＦＩＦＯのブロ
ック図である。
【図５】図１に示すデコーダのシンドロームを発生す
る、タップを有するフィードバックシフトレジスタを示
す図である。
【図６】従来のリードソロモンデコーダで使用されるバ
ーレカンプアルゴリズムの流れ図である。
【図７】図１に示すデコーダで使用されるバーレカンプ
アルゴリズムを実行するために使用される装置のブロッ
ク図である。
【図８】図１に示すデコーダのチェンサーチを達成する
ための構成のブロック図である。
【図９】本発明によるガロア体乗算器の好適な実施形態
の概略図である。
【図１０】本発明によるガロア体乗算器の他の好適な実
施形態の概略図である。
【図１１】図９及び図１０の実施形態に見られる加算回
路のより詳細な概略図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ＢＣＨコードにより符号化される電磁気
    信号のデコーダであって、前記コードは、生成多項式ｇ
    （ｘ）により特定され、且つ原始元αを有し、前記デコ
    ーダは項ｘiαjを演算するタイプのデコーダであり、前
    記デコーダは、"★"をガロア体乗算演算子とした場合に
    積Ａ★Ｂを生成する回路を備え、前記回路は、 複数の乗算器であって、前記乗算器の第１の入力は第１
    の被乗数Ａを規定し、前記乗算器の第２の入力は第２の
    被乗数を規定し、前記第２の被乗数は定数αkであり、
    前記乗算器の出力は他の前記乗算器の第１の入力に接続
    される複数の乗算器と、 前記乗算器の出力をイネーブルする複数のセレクタであ
    って、前記セレクタは大きさＢの表示に従ってセットさ
    れるセレクトラインを有する複数のセレクタと、 前記セレクタに接続され、前記乗算器のイネーブルされ
    た出力を加算する加算回路と、を備えるデコーダ。
  2. 【請求項２】 前記乗算器は、定係数乗算器を有する請
    求項１に記載のデコーダ。
  3. 【請求項３】 前記セレクトラインに接続された複数の
    ラインをさらに備え、前記ラインは前記大きさＢの表示
    に従って設定される請求項１に記載のデコーダ。
  4. 【請求項４】 前記加算回路は、キャリーを有しない加
    算を実行する請求項１に記載のデコーダ。
  5. 【請求項５】 前記加算回路は、排他的論理和ゲートの
    論理回路網を有する請求項４に記載のデコーダ。
  6. 【請求項６】 集積回路内の、ＢＣＨコードにより符号
    化される電磁気信号のデコーダであって、前記コード
    は、生成多項式ｇ（ｘ）により特定され、且つ原始元α
    を有し、前記デコーダは項ｘiαjを演算するタイプのデ
    コーダであり、前記デコーダは、"★"をガロア体乗算演
    算子とした場合に積Ａ★Ｂを生成する回路を備え、前記
    回路は、 複数の定係数乗算器であって、第１の前記乗算器の第１
    の入力は第１の被乗数Ａを規定し、前記乗算器の第２の
    入力は第２の被乗数を規定し、前記第２の被乗数は定数
    αkであり、前記第１の乗算器の出力は第２の前記乗算
    器の第１の入力に接続される複数の定係数乗算器と、 大きさＢの表示に従って前記乗算器の選択出力をイネー
    ブルする選択回路と、を備えるデコーダ。
  7. 【請求項７】 生成多項式ｇ（ｘ）により特定され、且
    つ原始元αを有するＢＣＨコードに従って符号化された
    電磁気信号のデコーダにおいて、前記デコーダは項ｘi
    αjを演算するタイプのデコーダであり、ガロア体乗算
    器を備え、前記デコーダは、 複数の定係数乗算器であって、前記複数のうちの一つの
    前記定係数乗算器の入力は第１の被乗数Ａを規定し、前
    記定係数乗算器の第２の被乗数は定数αkであり、前記
    定係数乗算器の出力は後続の定係数乗算器の入力に接続
    される複数の定係数乗算器と、 大きさＢの２進数表示を生成する状態を有する複数のビ
    ットラインと、 複数のスイッチであって、前記各スイッチは前記定係数
    乗算器の個々の一つの出力に接続され、前記ビットライ
    ンの個々の一つに接続された制御ラインを有する複数の
    スイッチと、 前記スイッチに接続され、定係数乗算器の出力を合計す
    るためにモジュロ２加算を実行する加算回路であっ
    て、"★"をガロア体乗算演算子とした場合に、大きさＡ
    ★Ｂの２進数表示として前記合計出力を出力する加算回
    路と、を備えるデコーダ。
  8. 【請求項８】 前記加算回路は、論理回路網を有する請
    求項７に記載のデコーダ。
  9. 【請求項９】 生成多項式ｇ（ｘ）により特定され、且
    つ原始元αを有するリードソロモンコードに従って符号
    化された電磁気信号のデコーダにおいて、前記デコーダ
    は項ｘiαjを演算するタイプのデコーダであり、前記デ
    コーダは、"★"をガロア体乗算演算子とした場合に積Ａ
    ★Ｂを生成する回路を備え、前記回路は、 定係数乗算器の線形連鎖であって、前記連鎖中の第１の
    前記乗算器の入力は第１の被乗数Ａを規定し、前記乗算
    器の第２の被乗数は定数αkであり、前記乗算器の出力
    は後続の乗算器の入力に接続される定係数乗算器の線形
    連鎖と、 前記乗算器の出力をイネーブルするために、前記乗算器
    の出力に接続された第１の入力を有する複数のアンドゲ
    ートであって、前記各ゲートはバスに接続された第２の
    入力を有し、大きさＢの２進数表示が前記バス上に現れ
    る複数のアンドゲートと、 前記セレクタに接続され、前記乗算器の前記イネーブル
    された出力を合計する加算回路と、を備えるデコーダ。
  10. 【請求項１０】 前記加算回路は、モジュロ２加算を実
    行するためのツリーとして構成される排他的論理和ゲー
    トの論理回路網を有する請求項９に記載のデコーダ。
  11. 【請求項１１】 リードソロモン復号化方法であって、
    αはリードソロモンコード中の原始元であり、前記方法
    は、 リードソロモンデコーダを含むＶＬＳＩ回路を提供する
    工程と、 前記回路でガロア体乗算を実行して、以下の工程により
    積ｘiαjを得る工程と、を備える方法：αjに等しい和
    を有する値αnの線形結合を識別する工程であって、各
    値ａnについてｎは整数である工程、 αnにαn-kを乗算することにより各値αnを生成する工
    程であって、kは整数である工程、 各値αnにｘiを乗算して積αnｘiを得る工程、及び積α
    nｘiを合計する工程。
JP9325121A 1996-10-30 1997-10-21 リードソロモンデコーダのためのガロア域乗算器 Pending JPH10177497A (ja)

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