JPH10173545A

JPH10173545A - 算術符号化装置およびそのフラッシュ処理方法

Info

Publication number: JPH10173545A
Application number: JP8329988A
Authority: JP
Inventors: Noriaki Tsuchiya; 徳明土屋
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 1998-06-26
Anticipated expiration: 2016-12-10
Also published as: JP3427651B2

Abstract

(57)【要約】【課題】算術符号化時のフラッシュ処理を、簡単な構
成で高速に処理することのできる算術符号化装置および
フラッシュ処理方法を提供する。【解決手段】算術符号化部１において生成された符号
は、Ｃレジスタ２に保持されいている。加算気３では、
Ｃレジスタ２の値である符号６の小数点第１位に１を加
えて出力する。また、下位ビット判定部５でＣレジスタ
２の値である符号６の小数点第２位以下がすべて０であ
るか否かを判断する。判定結果７により、セレクタ４
は、Ｃレジスタ２の値の小数点第２位以下がすべて０の
ときはＣレジスタ２の値を選択し、そうでない場合は、
加算器３の出力を選択して最終符号８として出力する。
最終符号８は、小数点以下第１位までの符号となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データの符号
化装置に関するものであり、特に、［０，１）の数直線
上に、各シンボルの発生確率に応じて有効領域を割り当
てながら符号化を行なう算術符号化装置に関するもので
ある。

【０００２】

【従来の技術】ＩＴＵ−ＴＴ．８２において、ＪＢＩ
Ｇ（ＪｏｉｎｔＢｉ−ｌｅｖｅｌＩｍａｇｅｃｏｄ
ｉｎｇｅｘｐｅｒｔＧｒｏｕｐ）による符号化方式
が定められている。ＪＢＩＧで使用される符号化方式
は、算術符号化と呼ばれる。例えば、特公平１−１７２
９５号公報に示されるように、［０，１）の数直線上の
領域を符号化対象となる各シンボルの生起確率により分
割していき、最終シンボル処理終了時の有効領域内の一
点を符号とするものである。このとき、予測と一致した
シンボル（優勢シンボル）をＭＰＳ（Ｍｏｒｅｐｒｏ
ｂａｂｌｅＳｙｍｂｏｌ）、一致しないシンボル（劣
性シンボル）をＬＰＳ（Ｌｅｓｓｐｒｏｂａｂｌｅ
Ｓｙｍｂｏｌ）と呼ぶ。

【０００３】図８は、算術符号化の概念図である。斜線
で示した領域が、それぞれシンボルの符号化終了後の有
効領域である。初期状態では、有効領域は［０，１）区
間であり、ＬＰＳ発生時の領域幅ＬＳＺ（０）が設定さ
れている。１−ＬＳＺ（０）がＭＰＳ発生時の領域幅で
ある。ここではシンボルが「０」のときをＭＰＳ、
「１」のときをＬＰＳとする。図８において確率値は２
進数で示している。

【０００４】図８では、最初に入力されたシンボルが
「０」であるので、ＭＰＳの発生により有効領域は図８
（Ａ）においてハッチングを施した領域となる。そして
この有効領域内をＬＰＳ発生時とＭＰＳ発生時の領域に
分割する新たな領域幅ＬＳＺ（１）を設定する。次のシ
ンボルが「１」のときは、ＬＰＳの発生により図８
（Ｂ）においてハッチングを施した領域が有効領域とな
る。同様にして、３番目のシンボルが「０」のとき、図
８（Ｃ）においてハッチングを施した領域が有効領域と
なり、さらに４番目のシンボルが「１」のとき、図８
（Ｄ）においてハッチングを施した領域が有効領域とな
る。出力される符号は符号レジスタＣ（以下、Ｃレジス
タと呼ぶ）に格納される。入力されたシンボル列「０１
０１」に対する符号は、図８（Ｄ）における有効領域内
の１点とすればよい。また、そのときの有効領域が有効
領域レジスタＡ（以下、Ａレジスタと呼ぶ）に格納され
る。

【０００５】このような符号化の過程において、符号Ｃ
および有効領域Ａの演算の際に、小数点以下の有効桁を
一定にするため、有効領域Ａの値が必ず０．５〜１．０
の間に入るよう、有効領域Ａと符号Ｃの小数点位置を同
じビット数分、下位にずらす処理を行なう。この処理を
正規化と呼ぶ。

【０００６】図９は、算術符号化におけるＣレジスタお
よびＡレジスタの一例の説明図である。Ｃレジスタにお
いては、正規化処理によってずらした図中に示す小数点
位置を境に、上位ｃｃｃｃｃｃｃｃｃｃｃｃは整数部、
下位ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘが小数部とな
る。Ａレジスタも同様で、１７ビット目のａが整数で、
下位１６ビットは小数部である。ただし１７ビット目の
ａについては符号化開始時はＡ＝１．０００・・０であ
るがその後Ａ＝１．０とはならないため、処理の途中は
０である。このように正規化処理により、有効領域Ａは
有効桁１６ビットで０．ＸＸＸＸ（１６進）、符号Ｃは
有効桁３２ビットでＸＸＸＸ．ＸＸＸＸ（１６進）の小
数点位置で必ず表わされる。符号Ｃの整数側のオーバー
フロー分は、確定した符号として外部に出力される。

【０００７】ＪＢＩＧにおいては、図８でも説明したよ
うに、劣勢シンボルの生起確率を符号化状態で定め、有
効領域演算を減算で行なうとともに、ＬＳＺを有効領域
の上位に配置している。これにより、現シンボルの符号
化時の符号語は、有効領域の底の値で示される。この値
はＣレジスタに保持され、最終符号としては、最終シン
ボル処理終了時の有効領域の底の値（＝Ｃレジスタの
値）から数直線の上位に向かい有効領域内の一点を示せ
ばよいことになる。このとき、符号レジスタの値をその
まま最終符号としても差し支えないが、符号量を減らす
ために、有効領域内において、符号ビット数の最も少な
くなる一点を算出して出力する処理が行なわれる。この
処理はフラッシュ処理と呼ばれている。

【０００８】図１０は、従来のフラッシュ処理の一例を
示すフローチャートである。ＩＴＵ−ＴＴ．８２によ
れば、まずＳ２１においてＴＥＭＰ＝（Ａ−１＋Ｃ）＆ＦＦＦＦ００００（１６
進）によって中間値ＴＥＭＰを計算する。このときの（−
１）は、レジスタＡのＬＳＢから１を減算することを示
す。

【０００９】次にＳ２２において、Ｓ２１で計算した中
間値ＴＥＭＰとレジスタＣの値を比較する。ＴＥＭＰ＜
Ｃの場合にはＳ２３に進み、中間値ＴＥＭＰに値８００
０（１６進）を加算して、最終的な符号Ｃを得る。ま
た、ＴＥＭＰ≧Ｃの場合にはＳ２４に進み、中間値ＴＥ
ＭＰをそのまま最終的な符号Ｃとする。

【００１０】上述の処理を、図８、図９に示した例を用
いて説明する。図８における右端の状態が最終シンボル
であるとする。この状態において、ＣレジスタにはＣ
（３）の値、例えば０．１０１００１（２進）が、ま
た、有効領域幅を示す有効領域レジスタＡには例えば
０．０００１００１（２進）が設定されているとする。
このときの数直線上の最終有効領域は０．１０１０００
１（２進）〜０．１０１１０１０（２進）となる。符号
としてはこの間の最もビット数が少なくなる一点を示せ
ばよい。

【００１１】正規化処理によって符号レジスタＣおよび
有効領域レジスタＡの値は、Ｃ＝１．０００１（２進）
＝０００５．１０００（１６進），Ａ＝０．１００１
（２進）＝０．９０００（１６進）で表わされる。図１
０に示したフローチャートにしたがって、まずＳ２１に
おいて、中間値ＴＥＭＰを算出すると、ＴＥＭＰ＝（Ａ−１＋Ｃ）＆ＦＦＦＦ００００＝（０．９０００−０．０００１＋０００５．１００
０）＆ＦＦＦＦ．００００＝０００５．００００となる。ここで、各数値は１６進数である。

【００１２】次にＳ２２において、算出した中間値ＴＥ
ＭＰと符号レジスタＣの値を比較すると、０００５．００００（１６進）＜０００５．１０００
（１６進）であるから、ＴＥＭＰ＜Ｃとなり、Ｓ２３に進む。

【００１３】次にＳ２３において、最終的な符号を算出
する。すなわち、Ｃ＝ＴＥＭＰ＋８０００＝０００５．００００＋０．８０００＝５．８０００となる。ここで、各数値は１６進数である。

【００１４】ＪＢＩＧにおいては、符号の最後の０は省
略してもよい取り決めになっているため、最終的な符号
としては、５．８（１６進）＝１０１．１（２進）で、
小数点位置を元に戻すと、０．１０１１（２進）とな
り、１０１１の４ビットで符号が示されることになる。
この結果は、上述のように最終有効領域が０．１０１０
００１（２進）〜０．１０１１０１０（２進）の時に、
この最終有効領域内で最もビット数が少なくなる一点を
表わしている。

【００１５】図１１は、従来のフラッシュ処理を実現す
るためのハードウェア構成の一例を示すブロック図であ
る。３１はＡレジスタ、３２はＣレジスタ、３３は減算
器、３４，３５は加算器、３６はコンパレータ、３７は
セレクタ、３８は領域幅、３９は符号、４０は中間デー
タ、４１は比較結果、４２は最終符号である。Ａレジス
タ３１は、最終的な有効領域幅が格納されている。ま
た、Ｃレジスタ３２は、図示しない算術符号化部で符号
化された結果が格納されている。

【００１６】従来のフラッシュ処理を行なう場合、上述
の図１０に示したフローチャートに従い処理を進めるに
は、１．Ａ−１の減算器２．＋Ｃの加算器３．ＴＥＭＰとＣを比較するコンパレータ４．ＴＥＭＰ＋０ｘ８０００を行なう加算器の構成が必要となる。図１１では、これらの構成を示し
ており、それぞれ、減算器３３、加算器３４、コンパレ
ータ３６、加算器３５によって各ステップを実現してい
る。

【００１７】まず、Ａレジスタ３１に格納されている領
域幅３８を減算器３３の一方に入力し、また他方に定数
‘１’を入力して、減算器３３においてＡ−１が演算さ
れる。この結果とＣレジスタ３２の出力である符号３９
が加算器３４に入力され、（Ａ−１）とＣが加算され、
（Ａ−１＋Ｃ）が計算される。このうちの上位１６ビッ
トを取得し、下位１６ビットを０とすることによってＴ
ＥＭＰに相当する中間データ４０が得られる。

【００１８】また、中間データ４０が加算器３５の一方
に入力され、他方に入力される‘１’と加算されてＴＥ
ＭＰ＋８０００（１６進）を計算する。一方、中間デー
タ４０と符号３９はコンパレータ３６で比較され、比較
結果４１が出力される。この比較結果４１により、加算
器３５で演算されたＴＥＭＰ＋８０００（１６進）の結
果か、あるいはＴＥＭＰに相当する中間データ４０のい
ずれかをセレクタ３７で選択し、最終符号４２が決定す
る。

【００１９】このような回路では、ハードウェア量が多
いという問題がある。この中で演算部分のハードウェア
を共通化することも考えられるが、その場合、処理を順
に行なう必要があるため、処理時間がかかるという問題
があった。またソフト処理においても、フローチャート
の通りの処理を行なうには３ステップの処理が必要とな
り、処理時間がかかるという問題があった。

【００２０】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、符号化時のフラッシュ処理
を、簡単な構成で高速に処理することのできる算術符号
化装置およびそのフラッシュ処理方法を提供することを
目的とするものである。

【００２１】

【課題を解決するための手段】請求項１に記載の発明
は、［０，１）の数直線上に、各シンボルの発生確率に
応じて有効領域を割り当てながら符号化を行なう算術符
号化装置において、算術符号化を行ない符号を出力する
符号化手段と、符号化終了時に前記符号化手段から出力
される符号の状態に応じて定数を加算する加算手段を設
けたことを特徴とするものである。

【００２２】請求項２に記載の発明は、［０，１）の数
直線上に、各シンボルの発生確率に応じて有効領域を割
り当てながら符号化を行なう算術符号化装置において、
算術符号化を行ない符号を出力する符号化手段と、符号
化終了時に前記符号化手段から出力される前記符号の状
態を判定する符号判定手段と、前記符号に有効領域を示
す定数を加算する加算手段と、前記符号判定手段による
判定結果に応じて前記符号化手段から出力される前記符
号または前記加算手段の出力を選択する選択手段を設け
たことを特徴とするものである。

【００２３】請求項３に記載の発明は、［０，１）の数
直線上に、各シンボルの発生確率に応じて有効領域を割
り当てながら符号化を行なう算術符号化装置におけるフ
ラッシュ処理方法において、符号化終了時の正規化され
た符号の小数点第２位以下がすべて０であるか否かを判
定し、符号の小数点第２位以下がすべて０である場合を
除き、該符号に所定数を加えて最終符号とすることを特
徴とするものである。

【００２４】請求項４に記載の発明は、［０，１）の数
直線上に、各シンボルの発生確率に応じて有効領域を割
り当てながら符号化を行なう算術符号化装置におけるフ
ラッシュ処理方法において、符号化終了時の正規化され
た符号の小数点第２位以下がすべて０であるか否かを判
定し、符号の小数点第２位以下がすべて０でありかつ有
効領域幅が所定数である場合を除き、該符号に所定数を
加えて最終符号とすることを特徴とするものである。

【００２５】

【発明の実施の形態】図１は、本発明の算術符号化装置
におけるフラッシュ処理の概念図である。図１では、最
終画素の符号化処理が終了し、正規化が行なわれた状態
を示している。最終有効領域Ａは正規化により、０．１
（２進）以上１．０（２進）未満である。Ｃレジスタに
は、この有効領域の基底の値が格納されている。最終符
号としては、この有効領域の一点を指し示せばよい。

【００２６】そこで本発明においては、最終有効領域Ａ
の値にかかわらず、Ｃレジスタに固定値０．１（２進）
を加算し、小数点第２位以下を全て０にするようにし
た。これにより、最終符号は、Ｃレジスタ中の小数点以
下第１位までで指し示すことができる。

【００２７】ただし、符号化処理終了時、Ａ＝０．１
（２進）で、かつ、Ｃレジスタの小数点第２位以下が全
て０であった場合、図１における固定値０．１（２進）
を加算すると、図中の有効領域の上限になり、これは他
の有効領域となる。そのため、Ａ＝０．１であるか、も
しくはＣレジスタの小数点第２位以下が全て０であるか
否かの判断が必要である。このどちらかの条件を満たさ
なければ、Ｃレジスタに０．１（２進）を加算するだけ
でよいことになる。

【００２８】例えば、Ａ＞０．１（２進）であれば、有
効領域の基底の値であるＣレジスタの値にかかわらず、
０．１（２進）を加えても有効領域の範囲内である。ま
た、Ａ＝０．１であっても、Ｃレジスタの値の小数点第
２位以下がすべて０でなければ、小数点第２位以下を０
にすることによってＣレジスタの値は有効領域の基底の
値よりも小さくなるため、固定値０．１を加えても有効
領域の範囲内となる。このように、有効領域Ａの値にか
かわらず、Ｃレジスタの値の小数点第２位以下がすべて
０でなければ、固定値０．１（２進）を加えても有効領
域の範囲内である。また、Ｃレジスタの値の小数点第２
位以下がすべて０の場合、Ａ＝０．１（２進）のときに
は固定値０．１（２進）を加えると有効領域の範囲外と
なってしまうため、固定値の加算は行なわない。Ａ＝
０．１（２進）でない場合には固定値０．１（２進）を
加えても有効領域の範囲内であるが、逆に、固定値０．
１（２進）を加算しなくてもＣレジスタの値は有効領域
の範囲内であるので、何等支障はない。このように、Ａ
レジスタの値に関係なく、Ｃレジスタの値の小数点第２
位以下がすべて０か否かだけで、固定値０．１（２進）
を加えるか否かを判断することができる。

【００２９】図２は、本発明の算術符号化装置における
実施の一形態におけるフラッシュ処理の一例を示すフロ
ーチャートである。まず最初に、Ｓ１１において、Ｃ＆
７ｆｆｆ（１６進）＝０であるか否か、すなわち、Ｃレ
ジスタの値の小数点第２位以下がすべて０であるか否か
を判断する。Ｃ＆７ｆｆｆ（１６進）＝０である場合に
は、Ｃレジスタの値の小数点第２位以下がすべて０であ
るから、Ｓ１２において０．１（２進）を加算せず、Ｃ
レジスタの値をそのまま最終符号として出力する。もち
ろん、この場合には小数点第２位以下がすべて０である
から、最終符号はＣレジスタ中の小数点以下第１位まで
で指し示すことができる。

【００３０】Ｃ＆７ｆｆｆ（１６進）＝０でない場合
は、Ｓ１３において、上述のＣレジスタに固定値０．１
（２進）を加算し、小数点第２位以下を全て０にする処
理を行なう。すなわち、Ｃ＝Ｃ＆ＦＦＦＦ８０００（１
６進）＋８０００（１６進）の計算を行ない、計算結果
の小数点以下第１位までを最終符号として出力すればよ
い。

【００３１】図３は、本発明の算術符号化装置の実施の
一形態を示す構成図である。図中、１は算術符号化部、
２はＣレジスタ、３は加算器、４はセレクタ、５は下位
ビット判定部、６は符号、７は判定結果、８は最終符号
である。算術符号化部１では入力されたデータに対して
算術符号化処理を行なう。算術符号化部１で得られた符
号は、Ｃレジスタ２に格納されている。Ｃレジスタ２内
の符号６は加算器３の一方の入力と、セレクタ４の一方
の入力と、下位ビット判定部５に入力されている。

【００３２】加算器３は、符号６の小数点第１位に１を
加算する。すなわち、Ｃレジスタ２の値に０．１（２
進）を加算する。加算結果はセレクタ４のもう一方の入
力に与えられる。下位ビット判定部５は、Ｃレジスタ２
の小数点第２位以下がすべて０であるか否かが判断され
る。この判定は、Ｃ＆７ｆｆｆ（１６進）＝０であるか
否かを判定すればよい。判定結果７は、セレクタ７に切
換信号として入力される。セレクタ７は、下位ビット判
定部５から出力される判定結果７により、加算器３によ
って符号６に固定値０．１（２進）を加算した値か、あ
るいはＣレジスタ２の出力である符号６かのいずれかを
選択し、最終符号８として出力する。このような回路に
よって、図２に示す処理を実現することができる。

【００３３】このような回路によれば、フラッシュ処理
に必要な演算回路は加算器が１個のみであり、しかも、
＋１の加算だけであるため、加算器の構成も簡単にする
ことができる。また、下位ビット判定部５も簡単なａｎ
ｄ−ｏｒ回路で構成できるため、図１１に示した従来の
フラッシュ処理の構成に比べ、格段にハードウェア量を
減らすことができる。さらに、最終符号８を得るまでの
ステップが少ないため、フラッシュ処理の高速化を実現
することができる。

【００３４】図４は、図５は、図６は、図７は、本発明
の算術符号化装置の実施の一形態における動作の具体例
の説明図である。上述のように、この実施の形態ではＣ
レジスタ２の値のみによって判定を行ない、最終符号を
算出しているが、参考のためにＡレジスタについても示
している。

【００３５】まず、図４に示したケースは、図４（Ａ）
に示すように、Ｃレジスタの値の小数点第２位以下のす
べてが０ではなく、Ａレジスタの値も０．１（２進）で
はない場合の例である。このケースでは、Ｃレジスタの
小数点第２位以下に１が立っているため、図２に示した
フローチャートのＳ１３に進む。Ｓ１３において１６ビ
ット目の小数点第１位に１を加算し、下位１５ビットを
０として削除する。これにより、図４（Ｂ）に示すよう
に小数点第１位までの符号が得られる。

【００３６】図５に示したケースは、図５（Ａ）に示す
ように、Ａ＝０．１（２進）で、かつ、Ｃレジスタの小
数点第２位以下がすべて０であった場合の例である。こ
のケースでは、Ｃレジスタの小数点第１位に１を加算し
てしまうと別の領域に入ってしまう。そのため、図２に
示したフローチャートではＳ１２に進み、Ｃレジスタの
値がそのまま出力される。この場合、Ｃレジスタの小数
点第２位以下がすべて０であるから、図４（Ｂ）に示す
ように小数点第１位までの符号が得られる。

【００３７】図６に示したケースは、図６（Ａ）に示す
ように、Ａ≠０．１（２進）で、かつ、Ｃレジスタの小
数点第２位以下がすべて０であった場合の例である。こ
のケースの場合には、Ａレジスタの値が０．１（２進）
ではないため、Ｃレジスタの小数点第１位に１を加算し
てもかまわない。しかしこの実施の形態では、高速化を
図るため、Ａレジスタの値の判断を行なわない。そのた
め、Ｃレジスタの値をそのまま出力する。もちろん、Ａ
レジスタの値を判断し、Ｃレジスタの小数点第１位が０
となるよう、１を加算するか否かの制御を加えてもよい
し、Ｃレジスタの小数点第１位が０である場合は加算を
省略するように構成してもよい。

【００３８】図７に示したケースは、図７（Ａ）に示す
ように、Ａ＝０．１で、かつ、Ｃレジスタの小数点第２
位以下がすべて０ではない場合の例である。この場合、
そのままＣレジスタの値に固定値０．１を加えると別の
領域に入ってしまう。しかしＣレジスタの小数点第２位
以下を切り捨てることによって、固定値０．１を加算し
ても有効領域内となる。また、小数点第２位以下を切り
捨てたことによって、小数点以下の桁数を減少させるこ
とができる。図２に示すフローチャートにおいてＳ１３
に進み、Ｃレジスタの小数点第２位以下を切り捨てると
ともに、固定値０．１を加算する。これによって図７
（Ｂ）に示すように、小数点第１位までの符号が得られ
る。

【００３９】以上、説明した実施の形態では、ＩＴＵ−
ＴＴ．８２で示される減算型算術符号化で、有効領域
が０．１（２進）〜１．０（２進）に正規化される場合
を例にとって説明した。しかし、本発明はこれに限るも
のではない。本発明の意図するところは、最終有効領域
の基底値（Ｃレジスタ値）に有効領域を示すことができ
る最低のビット数で示される値を加算するだけにすると
こにより、フラッシュ処理を簡略化することにある。そ
のため、例えば、有効領域が０．０１（２進）〜１．０
（２進）などの別の単位で設定される場合は、０．０１
もしくは０．１を加えればよいし、また別の単位にも対
応できる。

【００４０】上述の図２に示した処理は、コンピュータ
プログラムによっても実現することが可能である。この
場合、算術符号化部１で得られた符号をそのまま出力す
るだけのケースもあり、加算も１回だけなので従来の処
理に対し格段に高速化できる。このような処理を行なう
プログラムは、コンピュータが読み取り可能な記憶媒体
に記憶することも可能である。記憶媒体とは、コンピュ
ータのハードウェア資源に備えられている読取装置に対
して、プログラムの記述内容に応じて、磁気、光、電気
等のエネルギーの変化状態を引き起こして、それに対応
する信号の形式で、読取装置にプログラムの記述内容を
伝達できるものである。例えば、磁気ディスク、光ディ
スク、ＣＤ−ＲＯＭ、コンピュータに内蔵されるメモリ
等である。

【００４１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、符号化終了時の状態に応じて符号レジスタの
値に定数を加算し、最終有効領域内の符号語を決定する
ようにしたので、符号化時のフラッシュ処理を、簡単な
構成で処理できるため、フラッシュ処理用のハード量を
減らすことができるとともに、処理の大幅な高速化を図
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の算術符号化装置におけるフラッシュ
処理の概念図である。

【図２】本発明の算術符号化装置における実施の一形
態におけるフラッシュ処理の一例を示すフローチャート
である。

【図３】本発明の算術符号化装置の実施の一形態を示
す構成図である。

【図４】本発明の算術符号化装置の実施の一形態にお
ける動作の具体例の説明図である。

【図５】本発明の算術符号化装置の実施の一形態にお
ける動作の別の具体例の説明図である。

【図６】本発明の算術符号化装置の実施の一形態にお
ける動作のさらに別の具体例の説明図である。

【図７】本発明の算術符号化装置の実施の一形態にお
ける動作のさらに別の具体例の説明図である。

【図８】算術符号化の概念図である。

【図９】算術符号化におけるＣレジスタおよびＡレジ
スタの一例の説明図である。

【図１０】従来のフラッシュ処理の一例を示すフロー
チャートである。

【図１１】従来のフラッシュ処理を実現するためのハ
ードウェア構成の一例を示すブロック図である。

【符号の説明】

１…算術符号化部、２…Ｃレジスタ、３…加算器、４…
セレクタ、５…下位ビット判定部、６…符号、７…判定
結果、８…最終符号。

Claims

【特許請求の範囲】

【請求項１】［０，１）の数直線上に、各シンボルの
発生確率に応じて有効領域を割り当てながら符号化を行
なう算術符号化装置において、算術符号化を行ない符号
を出力する符号化手段と、符号化終了時に前記符号化手
段から出力される符号の状態に応じて定数を加算する加
算手段を設けたことを特徴とする算術符号化装置。
【請求項２】［０，１）の数直線上に、各シンボルの
発生確率に応じて有効領域を割り当てながら符号化を行
なう算術符号化装置において、算術符号化を行ない符号
を出力する符号化手段と、符号化終了時に前記符号化手
段から出力される前記符号の状態を判定する符号判定手
段と、前記符号に有効領域を示す定数を加算する加算手
段と、前記符号判定手段による判定結果に応じて前記符
号化手段から出力される前記符号または前記加算手段の
出力を選択する選択手段を設けたことを特徴とする算術
符号化装置。
【請求項３】［０，１）の数直線上に、各シンボルの
発生確率に応じて有効領域を割り当てながら符号化を行
なう算術符号化装置におけるフラッシュ処理方法におい
て、符号化終了時の正規化された符号の小数点第２位以
下がすべて０であるか否かを判定し、符号の小数点第２
位以下がすべて０である場合を除き、該符号に所定数を
加えて最終符号とすることを特徴とする算術符号化装置
におけるフラッシュ処理方法。
【請求項４】［０，１）の数直線上に、各シンボルの
発生確率に応じて有効領域を割り当てながら符号化を行
なう算術符号化装置におけるフラッシュ処理方法におい
て、符号化終了時の正規化された符号の小数点第２位以
下がすべて０であるか否かを判定し、符号の小数点第２
位以下がすべて０でありかつ有効領域幅が所定数である
場合を除き、該符号に所定数を加えて最終符号とするこ
とを特徴とする算術符号化装置におけるフラッシュ処理
方法。