JPH10173015A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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- JPH10173015A JPH10173015A JP32957896A JP32957896A JPH10173015A JP H10173015 A JPH10173015 A JP H10173015A JP 32957896 A JP32957896 A JP 32957896A JP 32957896 A JP32957896 A JP 32957896A JP H10173015 A JPH10173015 A JP H10173015A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものである。The present invention relates to a semiconductor device and a method for manufacturing the same.
【0002】[0002]
【従来の技術】従来の半導体装置について図2を参照し
ながら説明する。図2(a)は従来の半導体装置におけ
るチップ分割前の状態を示す平面図、図2(b)は従来
の半導体装置におけるチップ分割後の状態を示す平面図
である。図2において、21は所望の回路、22は所望
の回路21の信号線27をリードフレーム(図示せず)
と接続するためのワイヤボンディング用パッド、23は
プローブ検査用パッド、24は所望の回路21とプロー
ブ検査用パッド23とを接続するアルミニウムからなる
プローブ検査用の配線、25はチップ領域、26はスク
ライブラインである。2. Description of the Related Art A conventional semiconductor device will be described with reference to FIG. FIG. 2A is a plan view showing a state before chip division in a conventional semiconductor device, and FIG. 2B is a plan view showing a state after chip division in a conventional semiconductor device. In FIG. 2, reference numeral 21 denotes a desired circuit, and reference numeral 22 denotes a signal line 27 of the desired circuit 21 by a lead frame (not shown).
, A probe inspection pad 23, a probe inspection wiring 24 made of aluminum for connecting a desired circuit 21 and the probe inspection pad 23, a chip area 25, a scribe line 26 Line.
【0003】この従来の半導体装置のチップ分割前の状
態は、図2(a)に示すように、ウエハ(半導体基板)
上にスクライブライン26により分離された複数のチッ
プ領域25が設けられ、各チップ領域25に、所望の回
路21と、所望の回路21の信号線27をリードフレー
ムと接続するためのワイヤボンディング用パッド22
と、プローブ検査時のみ使用のプローブ検査用パッド2
3とを形成している。このウエハの状態で、ワイヤボン
ディング用パッド22とプローブ検査用パッド23にプ
ローブを接触させて所望の回路21の電気的特性を測定
する。このプローブ検査を実施した後、スクライブライ
ン26で切断し、図2(b)に示すチップに分割する。FIG. 2A shows a state of a conventional semiconductor device before chip division, as shown in FIG.
A plurality of chip regions 25 separated by scribe lines 26 are provided on each of the chip regions 25. In each chip region 25, a desired circuit 21 and a wire bonding pad for connecting a signal line 27 of the desired circuit 21 to a lead frame are provided. 22
And probe inspection pad 2 used only during probe inspection
3 are formed. In this wafer state, the probe is brought into contact with the wire bonding pad 22 and the probe inspection pad 23 to measure the electrical characteristics of the desired circuit 21. After performing the probe test, the probe is cut along the scribe line 26 and divided into chips shown in FIG.
【0004】[0004]
【発明が解決しようとする課題】上記従来の構成では、
プローブ検査の後は不要となるプローブ検査用パッド2
3がチップ領域25内に形成されているため、チップ領
域25が大きくなり、分割後のチップ面積も大きく、チ
ップの小型化を図ることが困難であった。この発明の目
的は、チップ面積を縮小し、チップの小型化を図ること
のできる半導体装置およびその製造方法を提供すること
である。In the above-mentioned conventional configuration,
Probe inspection pad 2 not required after probe inspection
Since 3 is formed in the chip region 25, the chip region 25 becomes large, the chip area after division is large, and it has been difficult to reduce the size of the chip. An object of the present invention is to provide a semiconductor device capable of reducing a chip area and a chip size, and a method of manufacturing the same.
【0005】[0005]
【課題を解決するための手段】請求項1記載の半導体装
置は、半導体基板上のスクライブラインで分離された複
数のチップ領域に形成した所望の回路と、スクライブラ
イン内に形成されチップ領域内の所望の回路と配線で接
続したプローブ検査用パッドとを備えている。この構成
によれば、スクライブライン内にプローブ検査用パッド
を設けているため、スクライブラインでチップに分割す
る際にプローブ検査用パッドが切り離され、分割された
チップには、切り離されたプローブ検査用パッドの領域
分が不要となるため、チップ面積を縮小し、チップの小
型化を図ることができる。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a desired circuit formed in a plurality of chip regions separated by scribe lines on a semiconductor substrate; A probe inspection pad connected to a desired circuit and wiring is provided. According to this configuration, since the probe inspection pad is provided in the scribe line, the probe inspection pad is separated when the chip is divided at the scribe line, and the separated chip is used for the separated probe inspection pad. Since the pad area is not required, the chip area can be reduced, and the chip can be downsized.
【0006】請求項2記載の半導体装置は、半導体基板
上に所望の回路を形成しチップに分割した半導体装置で
あって、所望の回路に接続されたプローブ検査用の配線
が所望の回路とチップ端面との間に残存したことを特徴
とする。この構成によれば、プローブ検査用の配線が所
望の回路とチップ端面との間に残存し、プローブ検査用
の配線に接続されていたプローブ検査用パッドはチップ
に分割する際に、切り離されている。このように、チッ
プには、切り離されたプローブ検査用パッドの領域分が
不要となるため、チップ面積を縮小し、チップの小型化
を図ることができる。A semiconductor device according to a second aspect of the present invention is a semiconductor device in which a desired circuit is formed on a semiconductor substrate and divided into chips, and a wiring for probe inspection connected to the desired circuit is connected to the desired circuit and the chip. It is characterized by remaining between the end face. According to this configuration, the probe test wiring remains between the desired circuit and the chip end face, and the probe test pad connected to the probe test wiring is cut off when divided into chips. I have. In this manner, the chip does not require the separated area of the probe inspection pad, so that the chip area can be reduced and the chip can be reduced in size.
【0007】請求項3記載の半導体装置は、請求項1ま
たは2記載の半導体装置において、配線が、ポリシリコ
ン,高融点金属または高融点金属合金からなる。この配
線は、所望の回路とプローブ検査用パッドとを接続する
配線であり、チップに分割するとその切断面であるチッ
プ端面に配線が露出するが、ポリシリコン,高融点金属
または高融点金属合金からなることにより、外部からの
水分の侵入等による配線の腐食を防止でき、半導体装置
の信頼性の低下を防止することができる。According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the wiring is made of polysilicon, a high melting point metal or a high melting point metal alloy. This wiring connects the desired circuit and the probe inspection pad. When divided into chips, the wiring is exposed on the chip end surface, which is a cut surface of the chip, but it is made of polysilicon, high melting point metal or high melting point metal alloy. Accordingly, corrosion of wiring due to intrusion of moisture or the like from the outside can be prevented, and a decrease in reliability of the semiconductor device can be prevented.
【0008】請求項4記載の半導体装置の製造方法は、
半導体基板上のスクライブラインで分離された複数のチ
ップ領域に所望の回路を形成するとともに、チップ領域
内の所望の回路と配線で接続されたプローブ検査用パッ
ドをスクライブライン内に形成し、プローブ検査を行っ
た後、スクライブラインで切断してプローブ検査用パッ
ドを切り離したチップに分割することを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
A desired circuit is formed in a plurality of chip regions separated by a scribe line on a semiconductor substrate, and a probe test pad connected to a desired circuit in the chip region by wiring is formed in the scribe line, thereby performing a probe test. After that, cutting is performed at a scribe line to divide the probe inspection pad into chips separated from each other.
【0009】この製造方法によれば、プローブ検査用パ
ッドをスクライブライン内に形成し、プローブ検査を行
った後、スクライブラインで切断してプローブ検査用パ
ッドを切り離したチップに分割することにより、分割さ
れたチップには、切り離されたプローブ検査用パッドの
領域分が不要となるため、チップ面積を縮小し、チップ
の小型化を図ることができる。According to this manufacturing method, the probe inspection pad is formed in the scribe line, the probe inspection is performed, and then the probe inspection pad is cut along the scribe line to divide the probe inspection pad into the separated chips. The separated chip does not require the separated area of the probe inspection pad, so that the chip area can be reduced and the chip can be reduced in size.
【0010】請求項5記載の半導体装置の製造方法は、
請求項4記載の半導体装置の製造方法において、所望の
回路とプローブ検査用パッドとを接続する配線を、ポリ
シリコン,高融点金属または高融点金属合金で形成す
る。このように、所望の回路とプローブ検査用パッドと
を接続する配線を、ポリシリコン,高融点金属または高
融点金属合金で形成することにより、分割したチップ端
面に露出した配線の外部からの水分の侵入等による腐食
を防止でき、半導体装置の信頼性の低下を防止すること
ができる。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
According to a fourth aspect of the present invention, the wiring connecting the desired circuit and the probe inspection pad is formed of polysilicon, a high melting point metal or a high melting point metal alloy. As described above, by forming the wiring connecting the desired circuit and the probe inspection pad with polysilicon, a high melting point metal or a high melting point metal alloy, moisture from the outside of the wiring exposed on the divided chip end surface can be reduced. Corrosion due to intrusion or the like can be prevented, and a decrease in the reliability of the semiconductor device can be prevented.
【0011】[0011]
【発明の実施の形態】この発明の実施の形態について図
1を参照しながら説明する。図1(a)はこの発明の実
施の形態における半導体装置のチップ分割前の状態を示
す平面図、図1(b)はこの発明の実施の形態における
半導体装置のチップ分割後の状態を示す平面図である。
図1において、1は所望の回路、2は所望の回路1の信
号線7をリードフレーム(図示せず)と接続するための
ワイヤボンディング用パッド、3はプローブ検査用パッ
ド、4は所望の回路1とプローブ検査用パッド3とを接
続するポリシリコン,高融点金属または高融点金属合金
からなるプローブ検査用の配線、5はチップ領域、6は
スクライブラインである。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIG. FIG. 1A is a plan view showing a state of the semiconductor device according to the embodiment of the present invention before chip division, and FIG. 1B is a plan view showing a state of the semiconductor device after chip division according to the embodiment of the present invention. FIG.
In FIG. 1, reference numeral 1 denotes a desired circuit, 2 denotes a wire bonding pad for connecting the signal line 7 of the desired circuit 1 to a lead frame (not shown), 3 denotes a probe inspection pad, and 4 denotes a desired circuit. A probe inspection wiring made of polysilicon, a high melting point metal or a high melting point metal alloy for connecting 1 to the probe inspection pad 3, 5 is a chip area, and 6 is a scribe line.
【0012】この実施の形態における半導体装置のチッ
プ分割前の状態は、図1(a)に示すように、ウエハ
(半導体基板)上にスクライブライン6により分離され
た複数のチップ領域5が設けられ、各チップ領域5内
に、所望の回路1と、所望の回路1の信号線7をリード
フレームと接続するためのワイヤボンディング用パッド
2とを形成してあり、スクライブライン6内に、プロー
ブ検査時のみ使用のプローブ検査用パッド3を形成して
いる。このウエハの状態で、ワイヤボンディング用パッ
ド2とプローブ検査用パッド3にプローブを接触させて
所望の回路1の電気的特性を測定するプローブ検査を実
施する。In the state of the semiconductor device according to this embodiment before chip division, as shown in FIG. 1A, a plurality of chip regions 5 separated by scribe lines 6 are provided on a wafer (semiconductor substrate). In each chip area 5, a desired circuit 1 and a wire bonding pad 2 for connecting a signal line 7 of the desired circuit 1 to a lead frame are formed, and a probe test is performed in a scribe line 6. The probe inspection pad 3 used only at the time is formed. In the state of the wafer, a probe is brought into contact with the wire bonding pad 2 and the probe inspection pad 3 to perform a probe inspection for measuring an electrical characteristic of a desired circuit 1.
【0013】このプローブ検査を実施した後、スクライ
ブライン6で切断してチップに分割するが、この切断す
る際にプローブ検査用パッド3は切り離され、チップ分
割後には、図1(b)に示すように、プローブ検査用の
配線4が所望の回路1とチップ端面(切断面)8との間
に残存しているだけで、プローブ検査用パッド3はチッ
プ上に存在していない。After performing the probe inspection, the wafer is cut along the scribe line 6 and divided into chips. At this time, the probe inspection pad 3 is cut off, and after the chip is divided, as shown in FIG. 1B. As described above, the probe test wiring 4 only remains between the desired circuit 1 and the chip end surface (cut surface) 8, but the probe test pad 3 does not exist on the chip.
【0014】以上のようにこの実施の形態によれば、ス
クライブライン6内にプローブ検査用パッド3を設けて
いるため、スクライブライン6でチップに分割する際に
プローブ検査用パッド3が切り離される。したがって分
割されたチップには、切り離されたプローブ検査用パッ
ド3の領域分が不要となるため、チップ面積を縮小し、
チップの小型化を図ることができる。As described above, according to this embodiment, since the probe inspection pads 3 are provided in the scribe lines 6, the probe inspection pads 3 are separated when the chips are divided at the scribe lines 6. Therefore, the divided chip does not require the separated area of the probe test pad 3, so that the chip area is reduced.
The size of the chip can be reduced.
【0015】なお、この実施の形態では、全てのプロー
ブ検査用パッド3をスクライブライン6内に形成した
が、一部のプローブ検査用パッド3をスクライブライン
6内に形成しても、その分だけチップ面積を縮小し、チ
ップの小型化を図ることができるのは言うまでもない。
また、プローブ検査用の配線4を、ポリシリコン,高融
点金属または高融点金属合金で形成することにより、分
割したチップ端面8に露出した配線4の外部からの水分
の侵入等による腐食を防止でき、半導体装置の信頼性の
低下を防止することができる。In this embodiment, all the probe inspection pads 3 are formed in the scribe line 6, but even if some of the probe inspection pads 3 are formed in the scribe line 6, only a portion corresponding thereto is formed. It goes without saying that the chip area can be reduced and the chip can be downsized.
Further, by forming the wiring 4 for probe inspection with polysilicon, a high melting point metal or a high melting point metal alloy, it is possible to prevent corrosion due to invasion of moisture from the outside of the wiring 4 exposed on the divided chip end face 8. In addition, it is possible to prevent a decrease in the reliability of the semiconductor device.
【0016】[0016]
【発明の効果】以上のようにこの発明によれば、スクラ
イブライン内にプローブ検査用パッドを設けているた
め、スクライブラインでチップに分割する際にプローブ
検査用パッドが切り離され、分割されたチップには切り
離されたプローブ検査用パッドの領域分が不要となるた
め、チップ面積を縮小し、チップの小型化を図ることが
できる。As described above, according to the present invention, since the probe test pads are provided in the scribe line, the probe test pads are separated when the chips are divided along the scribe line, and the divided chips are separated. Since the area of the separated probe inspection pad is not required, the chip area can be reduced and the chip can be downsized.
【0017】また、プローブ検査用の配線を、ポリシリ
コン,高融点金属または高融点金属合金で形成すること
により、分割したチップ端面に露出した配線の外部から
の水分の侵入等による腐食を防止でき、半導体装置の信
頼性の低下を防止することができる。Further, by forming the wiring for the probe inspection with polysilicon, a high melting point metal or a high melting point metal alloy, it is possible to prevent corrosion due to invasion of moisture from the outside of the wiring exposed on the divided chip end faces. In addition, it is possible to prevent a decrease in the reliability of the semiconductor device.
【図1】この発明の実施の形態における半導体装置のチ
ップ分割前および分割後の状態を示す平面図である。FIG. 1 is a plan view showing a state before and after chip division of a semiconductor device according to an embodiment of the present invention.
【図2】従来の半導体装置のチップ分割前および分割後
の状態を示す平面図である。FIG. 2 is a plan view showing a state of a conventional semiconductor device before and after chip division.
1 所望の回路 2 ワイヤボンディング用パッド 3 プローブ検査用パッド 4 プローブ検査用の配線 5 チップ領域 6 スクライブライン 7 所望の回路の信号線 8 チップ端面 DESCRIPTION OF SYMBOLS 1 Desired circuit 2 Pad for wire bonding 3 Pad for probe inspection 4 Wiring for probe inspection 5 Chip area 6 Scribe line 7 Signal line of desired circuit 8 Chip end face
Claims (5)
された複数のチップ領域に形成した所望の回路と、前記
スクライブライン内に形成され前記チップ領域内の前記
所望の回路と配線で接続したプローブ検査用パッドとを
備えた半導体装置。1. A probe test formed in a plurality of chip regions separated by scribe lines on a semiconductor substrate and a probe test formed in the scribe lines and connected to the desired circuits in the chip regions by wiring. Semiconductor device provided with a pad for use.
プに分割した半導体装置であって、 前記所望の回路に接続されたプローブ検査用の配線が前
記所望の回路と前記チップ端面との間に残存したことを
特徴とする半導体装置。2. A semiconductor device in which a desired circuit is formed on a semiconductor substrate and divided into chips, wherein a wiring for probe inspection connected to the desired circuit is provided between the desired circuit and the chip end surface. A semiconductor device characterized by remaining in a semiconductor device.
は高融点金属合金からなる請求項1または2記載の半導
体装置。3. The semiconductor device according to claim 1, wherein the wiring is made of polysilicon, a refractory metal or a refractory metal alloy.
された複数のチップ領域に所望の回路を形成するととも
に、前記チップ領域内の前記所望の回路と配線で接続さ
れたプローブ検査用パッドを前記スクライブライン内に
形成し、プローブ検査を行った後、前記スクライブライ
ンで切断して前記プローブ検査用パッドを切り離したチ
ップに分割することを特徴とする半導体装置の製造方
法。4. A method for forming a desired circuit in a plurality of chip areas separated by scribe lines on a semiconductor substrate, and connecting a probe test pad connected to the desired circuit in the chip area by wiring to the scribe line. A method of manufacturing a semiconductor device, comprising: forming in a line, performing a probe test, and cutting along the scribe line to divide the probe test pad into separated chips.
接続する配線は、ポリシリコン,高融点金属または高融
点金属合金で形成する請求項4記載の半導体装置の製造
方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the wiring connecting the desired circuit and the pad for probe inspection is formed of polysilicon, a high melting point metal or a high melting point metal alloy.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32957896A JPH10173015A (en) | 1996-12-10 | 1996-12-10 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32957896A JPH10173015A (en) | 1996-12-10 | 1996-12-10 | Semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10173015A true JPH10173015A (en) | 1998-06-26 |
Family
ID=18222924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32957896A Pending JPH10173015A (en) | 1996-12-10 | 1996-12-10 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10173015A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100331553B1 (en) * | 1999-09-16 | 2002-04-06 | 윤종용 | Integrated circuit device having a pad which allows for multiple probing and reliable bonding |
JP2007258728A (en) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | Wafer level package, and method for manufacturing semiconductor device using wafer level package |
JP2012204670A (en) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | Semiconductor device |
JP2016046342A (en) * | 2014-08-21 | 2016-04-04 | 力晶科技股▲ふん▼有限公司 | Semiconductor wafer, semiconductor chip, semiconductor device, and method of manufacturing them |
-
1996
- 1996-12-10 JP JP32957896A patent/JPH10173015A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100331553B1 (en) * | 1999-09-16 | 2002-04-06 | 윤종용 | Integrated circuit device having a pad which allows for multiple probing and reliable bonding |
JP2007258728A (en) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | Wafer level package, and method for manufacturing semiconductor device using wafer level package |
JP2012204670A (en) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | Semiconductor device |
JP2016046342A (en) * | 2014-08-21 | 2016-04-04 | 力晶科技股▲ふん▼有限公司 | Semiconductor wafer, semiconductor chip, semiconductor device, and method of manufacturing them |
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