JPH10163998A - Ｓｄｈ伝送方式における送信ポインタ処理装置 - Google Patents
Ｓｄｈ伝送方式における送信ポインタ処理装置Info
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- JPH10163998A JPH10163998A JP8320254A JP32025496A JPH10163998A JP H10163998 A JPH10163998 A JP H10163998A JP 8320254 A JP8320254 A JP 8320254A JP 32025496 A JP32025496 A JP 32025496A JP H10163998 A JPH10163998 A JP H10163998A
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Abstract
(57)【要約】
【課題】 ＳＤＨ伝送方式で伝送されてくる複数のチャ
ンネルデータをそれぞれ単位フレームとして有する伝送
フレームを各チャンネル毎に分離することなく送信ポイ
ンタ処理をシリアルに行なえるようにする。 【解決手段】 主信号データのクロックに対してクロッ
ク乗り換え処理を施すためのクロック乗り換え部２と、
クロック乗り換え後の主信号データに所定の送信ポイン
タを挿入するための送信ポインタ処理部３とをそなえ、
クロック乗り換え部２が、主信号データを各チャンネル
別に記憶する記憶部４と、この記憶部４用の書き込み制
御部５と読み出し制御部６とをそなえるとともに、書き
込み制御部５が、各チャンネルを複数のグループに分割
した分割グループ毎に、書き込みアドレスをシリアルに
生成するように構成され、且つ、読み出し制御部６が、
分割グループ毎に、読み出しアドレスをシリアルに生成
するように構成される。
ンネルデータをそれぞれ単位フレームとして有する伝送
フレームを各チャンネル毎に分離することなく送信ポイ
ンタ処理をシリアルに行なえるようにする。 【解決手段】 主信号データのクロックに対してクロッ
ク乗り換え処理を施すためのクロック乗り換え部２と、
クロック乗り換え後の主信号データに所定の送信ポイン
タを挿入するための送信ポインタ処理部３とをそなえ、
クロック乗り換え部２が、主信号データを各チャンネル
別に記憶する記憶部４と、この記憶部４用の書き込み制
御部５と読み出し制御部６とをそなえるとともに、書き
込み制御部５が、各チャンネルを複数のグループに分割
した分割グループ毎に、書き込みアドレスをシリアルに
生成するように構成され、且つ、読み出し制御部６が、
分割グループ毎に、読み出しアドレスをシリアルに生成
するように構成される。
Description
【０００１】（目次） 発明の属する技術分野 従来の技術（図１８〜図２２） 発明が解決しようとする課題（図１９〜図２２） 課題を解決するための手段（図１） 発明の実施の形態 （Ａ）送信ポインタ処理装置の全体説明（図２，図３） （Ｂ）クロック乗り換え部の詳細説明（図４〜図８） （Ｃ）送信ポインタ処理部の詳細説明（図９〜図１７） 発明の効果
【０００２】
【発明の属する技術分野】本発明は、ＳＤＨ伝送方式に
おける送信ポインタ処理装置に関し、特に、北米におい
てＳＯＮＥＴと呼ばれる同期光通信網に用いて好適な、
送信ポインタ処理装置に関する。周知のように、近年の
光伝送技術においては、ＩＴＵ−Ｔによる標準化によ
り、従来のＰＤＨ(Presiochronous Digital Hierarchy)
と呼ばれる非同期伝送方式に準拠した伝送装置に替わ
り、ＳＤＨ(Synchronous Digital Hierarchy）と呼ばれ
る同期伝送方式に準拠した伝送装置〔北米ではＳＯＮＥ
Ｔ(Synchronous Optical Network）と呼ばれる同期伝送
方式に準拠した伝送装置〕が開発の主流となってきてい
る。
おける送信ポインタ処理装置に関し、特に、北米におい
てＳＯＮＥＴと呼ばれる同期光通信網に用いて好適な、
送信ポインタ処理装置に関する。周知のように、近年の
光伝送技術においては、ＩＴＵ−Ｔによる標準化によ
り、従来のＰＤＨ(Presiochronous Digital Hierarchy)
と呼ばれる非同期伝送方式に準拠した伝送装置に替わ
り、ＳＤＨ(Synchronous Digital Hierarchy）と呼ばれ
る同期伝送方式に準拠した伝送装置〔北米ではＳＯＮＥ
Ｔ(Synchronous Optical Network）と呼ばれる同期伝送
方式に準拠した伝送装置〕が開発の主流となってきてい
る。
【０００３】そして、近年では、これらのＳＤＨ伝送装
置やＳＯＮＥＴ伝送装置の扱う回線の容量（伝送速度）
が６００Ｍｂｐｓから１０Ｇｂｐｓへというように大幅
に増大してきているため、各伝送装置にはさらなる大容
量化，高速化が要求されるようになってきている。
置やＳＯＮＥＴ伝送装置の扱う回線の容量（伝送速度）
が６００Ｍｂｐｓから１０Ｇｂｐｓへというように大幅
に増大してきているため、各伝送装置にはさらなる大容
量化，高速化が要求されるようになってきている。
【０００４】
【従来の技術】図１８は代表的なＳＯＮＥＴ（ＳＤＨ）
伝送網の一例を示す図であるが、この図１８に示す伝送
網は、ＰＰＳ(Path Protection Switched)リングネット
ワークと呼ばれ、複数の多重化装置１０１〜１０６（ノ
ードＡ〜Ｆ）がリング状に接続されて形成されており、
各多重化装置１０１〜１０６間を、ＳＯＮＥＴではＳＴ
Ｓ（Synchronous Transport Signal) ，ＳＤＨではＳＴ
Ｍ（Synchronous Transfer Mode)と呼ばれる多重化フレ
ーム（伝送フレーム）が伝送路の状態に応じて現用(Pri
mary) ／予備用(Secondary) パスが切り替えられながら
遣り取りされるようになっている。
伝送網の一例を示す図であるが、この図１８に示す伝送
網は、ＰＰＳ(Path Protection Switched)リングネット
ワークと呼ばれ、複数の多重化装置１０１〜１０６（ノ
ードＡ〜Ｆ）がリング状に接続されて形成されており、
各多重化装置１０１〜１０６間を、ＳＯＮＥＴではＳＴ
Ｓ（Synchronous Transport Signal) ，ＳＤＨではＳＴ
Ｍ（Synchronous Transfer Mode)と呼ばれる多重化フレ
ーム（伝送フレーム）が伝送路の状態に応じて現用(Pri
mary) ／予備用(Secondary) パスが切り替えられながら
遣り取りされるようになっている。
【０００５】ここで、上記の各多重化装置１０１〜１０
６のうち、多重化装置１０１，１０３，１０４，１０６
（ノードＡ，Ｃ，Ｄ，Ｆ）は、それぞれ、主に入力伝送
フレームの中継を行なうためのもので、この多重化フレ
ームに対するオーバヘッドの付け替え処理，ポインタの
付け替え処理等の各種処理が行なわれるようになってい
る。
６のうち、多重化装置１０１，１０３，１０４，１０６
（ノードＡ，Ｃ，Ｄ，Ｆ）は、それぞれ、主に入力伝送
フレームの中継を行なうためのもので、この多重化フレ
ームに対するオーバヘッドの付け替え処理，ポインタの
付け替え処理等の各種処理が行なわれるようになってい
る。
【０００６】また、残りの多重化装置１０２，１０５
（ノードＢ，Ｅ）は、それぞれ、多重化フレームに対す
るオーバヘッドの終端処理などを行なって、フレーム内
に収容されている低次群信号〔例えば、ＶＴ（Virtual
Tributary)１．５，ＤＳ１(Digital Signal Lebel 1)な
ど〕を抽出して端末側へ送ったり、端末側からの低次群
信号を多重化してオーバヘッドを付加することにより多
重化フレームを組み上げたりするものである。
（ノードＢ，Ｅ）は、それぞれ、多重化フレームに対す
るオーバヘッドの終端処理などを行なって、フレーム内
に収容されている低次群信号〔例えば、ＶＴ（Virtual
Tributary)１．５，ＤＳ１(Digital Signal Lebel 1)な
ど〕を抽出して端末側へ送ったり、端末側からの低次群
信号を多重化してオーバヘッドを付加することにより多
重化フレームを組み上げたりするものである。
【０００７】上述の構成により、この図１８に示すＳＯ
ＮＥＴ伝送網（ＰＰＳリング）では、ＳＴＳフレーム
を、各多重化装置１０１〜１０６において中継あるいは
終端しながら、且つ、使用するパス（現用／予備用パ
ス）を適宜切替えながら伝送することにより、極めて高
い保守・運用性を保ちつつデータ（伝送フレーム）の高
速伝送が可能になっている。
ＮＥＴ伝送網（ＰＰＳリング）では、ＳＴＳフレーム
を、各多重化装置１０１〜１０６において中継あるいは
終端しながら、且つ、使用するパス（現用／予備用パ
ス）を適宜切替えながら伝送することにより、極めて高
い保守・運用性を保ちつつデータ（伝送フレーム）の高
速伝送が可能になっている。
【０００８】ところで、ＳＯＮＥＴ（ＳＤＨ）伝送方式
におけるオーバヘッドには、伝送路用のセクションオー
バヘッド（ＳＯＨ）とパス用のパスオーバヘッド（ＰＯ
Ｈ）とがあり、多重化過程では、低次群側の信号にパス
オーバヘッド（ＰＯＨ）を付加しながら多重化してゆ
き、最後にセクションオーバヘッド（ＳＯＨ）を付加す
るという手法を採用している。
におけるオーバヘッドには、伝送路用のセクションオー
バヘッド（ＳＯＨ）とパス用のパスオーバヘッド（ＰＯ
Ｈ）とがあり、多重化過程では、低次群側の信号にパス
オーバヘッド（ＰＯＨ）を付加しながら多重化してゆ
き、最後にセクションオーバヘッド（ＳＯＨ）を付加す
るという手法を採用している。
【０００９】そして、ＳＯＮＥＴ（ＳＤＨ）では、この
際に、多重化フレームに収容する各低次群信号のフレー
ム先頭位置やフレーム構成を示す情報（ポインタ）をオ
ーバヘッド内のポインタ・バイトと呼ばれる部分に表示
するようになっており、これにより、多重化フレーム内
に収容された低次群信号の微妙な周波数（位相）ずれ等
を調整しながら多重化フレームの中継あるいは終端処理
を行なえるようになっている。
際に、多重化フレームに収容する各低次群信号のフレー
ム先頭位置やフレーム構成を示す情報（ポインタ）をオ
ーバヘッド内のポインタ・バイトと呼ばれる部分に表示
するようになっており、これにより、多重化フレーム内
に収容された低次群信号の微妙な周波数（位相）ずれ等
を調整しながら多重化フレームの中継あるいは終端処理
を行なえるようになっている。
【００１０】従って、ＳＯＮＥＴ（ＳＤＨ）伝送方式で
は、データ（多重化フレーム）伝送にに際して、上記の
ポインタに対する処理が非常に重要になってくる。図１
９はこのポインタ処理機能に着目した多重化装置１０ｉ
（ただし、ｉ＝１〜６）の要部の構成例を示すブロック
図であるが、この図１９に示す多重化装置１０ｉは、オ
ーバヘッド終端処理後のＳＴＳ−１２フレームを８パラ
のシリアル・データ（７８Ｍｂｐｓ）として受け、この
フレームに対するポインタ処理（受信／送信ポインタ処
理）をＳＴＳ−１フレーム単位にパラレルに処理するよ
うになっており、この図１９に示すように、分離部（Ｄ
ＭＵＸ）１１１，受信ポインタ処理部１１２−１〜１１
２−１２，クロック乗り換え部（ＥＳ部）１１３−１〜
１１３−１２，送信ポインタ処理部１１４−１〜１１４
−１２，多重化部（ＭＵＸ）１１５およびＰＡＩＳ送出
制御部１１６をそなえて構成されている。
は、データ（多重化フレーム）伝送にに際して、上記の
ポインタに対する処理が非常に重要になってくる。図１
９はこのポインタ処理機能に着目した多重化装置１０ｉ
（ただし、ｉ＝１〜６）の要部の構成例を示すブロック
図であるが、この図１９に示す多重化装置１０ｉは、オ
ーバヘッド終端処理後のＳＴＳ−１２フレームを８パラ
のシリアル・データ（７８Ｍｂｐｓ）として受け、この
フレームに対するポインタ処理（受信／送信ポインタ処
理）をＳＴＳ−１フレーム単位にパラレルに処理するよ
うになっており、この図１９に示すように、分離部（Ｄ
ＭＵＸ）１１１，受信ポインタ処理部１１２−１〜１１
２−１２，クロック乗り換え部（ＥＳ部）１１３−１〜
１１３−１２，送信ポインタ処理部１１４−１〜１１４
−１２，多重化部（ＭＵＸ）１１５およびＰＡＩＳ送出
制御部１１６をそなえて構成されている。
【００１１】ここで、分離部１１１は、入力データ（８
パラのシリアル・データ）を９６パラのパラレルデータ
に速度変換〔Ｓ／Ｐ（シリアル／パラレル）変換：７８
Ｍｂｐｓ→６Ｍｂｐｓ〕して１２チャンネル分のＳＴＳ
−１フレームに分離するものであり、受信ポインタ処理
部１１２−ｊ（ただし、ｊ＝１〜１２）は、それぞれ、
自己が担当するＳＴＳ−１フレーム〔チャンネルデータ
（ｃｈ．ｊ）〕に対して、例えば、下記項目〜に示
すような受信ポインタ処理を行なうものである。
パラのシリアル・データ）を９６パラのパラレルデータ
に速度変換〔Ｓ／Ｐ（シリアル／パラレル）変換：７８
Ｍｂｐｓ→６Ｍｂｐｓ〕して１２チャンネル分のＳＴＳ
−１フレームに分離するものであり、受信ポインタ処理
部１１２−ｊ（ただし、ｊ＝１〜１２）は、それぞれ、
自己が担当するＳＴＳ−１フレーム〔チャンネルデータ
（ｃｈ．ｊ）〕に対して、例えば、下記項目〜に示
すような受信ポインタ処理を行なうものである。
【００１２】チャンネルデータに含まれるポインタ・
バイトより、そのチャンネルデータに収容されている低
次群信号の先頭位置（Ｊ１バイト位置）を検出してＪ１
イネーブル信号を生成。 上記ポインタ・バイトのＮＤＦビット，ＳＳビット，
１０ビットポインタ値の検出。
バイトより、そのチャンネルデータに収容されている低
次群信号の先頭位置（Ｊ１バイト位置）を検出してＪ１
イネーブル信号を生成。 上記ポインタ・バイトのＮＤＦビット，ＳＳビット，
１０ビットポインタ値の検出。
【００１３】上記ポインタ・バイトよりＰＡＩＳ（Pa
th Alarm Indication Signal) ，ＬＯＰ(Loss Of Point
er) などのアラーム検出。 なお、上記のＮＤＦビットは、動作ポインタ値（アクテ
ィブポインタ値）をすぐに新しいポインタ値に変更する
ために使用される４ビットからなるビットで、この４ビ
ットのうち、ＮＤＦイネーブルを示す“１００１”と３
ビット以上一致するとＮＤＦイネーブルの検出条件とな
る。
th Alarm Indication Signal) ，ＬＯＰ(Loss Of Point
er) などのアラーム検出。 なお、上記のＮＤＦビットは、動作ポインタ値（アクテ
ィブポインタ値）をすぐに新しいポインタ値に変更する
ために使用される４ビットからなるビットで、この４ビ
ットのうち、ＮＤＦイネーブルを示す“１００１”と３
ビット以上一致するとＮＤＦイネーブルの検出条件とな
る。
【００１４】また、ＳＳビットは、収容している低次群
信号のフレームサイズを示すために使用されるビットで
あり、１０ビットポインタ値は、収容している低次群信
号の先頭位置（オフセットポインタ値）をバイナリコー
ドで示すために使用されるビットで、それぞれ５ビット
のインクリメント（Ｉ）ビットとデクリメント（Ｄ）ビ
ットにより構成されている。
信号のフレームサイズを示すために使用されるビットで
あり、１０ビットポインタ値は、収容している低次群信
号の先頭位置（オフセットポインタ値）をバイナリコー
ドで示すために使用されるビットで、それぞれ５ビット
のインクリメント（Ｉ）ビットとデクリメント（Ｄ）ビ
ットにより構成されている。
【００１５】さらに、上記のＰＡＩＳは、ポインタ・バ
イトが全て“１”になっているときに検出され、ＬＯＰ
は、無効なポインタ（インバリッド・ポインタ）が所定
回数連続して検出されると検出され、これらの異常が検
出されると、送信データをＡＩＳ状態として下流側の装
置に通知するためにＰＡＩＳ送出制御部１１６により送
信ポインタ処理部１１４−ｊに対するＰＡＩＳ送出制御
が行なわれるようになっている。
イトが全て“１”になっているときに検出され、ＬＯＰ
は、無効なポインタ（インバリッド・ポインタ）が所定
回数連続して検出されると検出され、これらの異常が検
出されると、送信データをＡＩＳ状態として下流側の装
置に通知するためにＰＡＩＳ送出制御部１１６により送
信ポインタ処理部１１４−ｊに対するＰＡＩＳ送出制御
が行なわれるようになっている。
【００１６】次に、図１９において、ＥＳ部１１３−ｊ
は、それぞれ、対応する受信ポインタ処理部１１２−ｊ
において受信ポインタ処理を施された後のチャンネルデ
ータ（主信号データ）に対してクロック乗り換え〔伝送
路（ライン）→システム側クロックへの乗り換え〕処理
を施すためのもので、このために、ＲＡＭ（ランダム・
アクセス・メモリ）１１７，ライトカウンタ（Ｗ−ＣＴ
Ｒ）１１８，リードカウンタ（Ｒ−ＣＴＲ）１１９，ア
ドレス変換部１２０および位相比較（ＰＣ）部１２１を
そなえて構成されている。
は、それぞれ、対応する受信ポインタ処理部１１２−ｊ
において受信ポインタ処理を施された後のチャンネルデ
ータ（主信号データ）に対してクロック乗り換え〔伝送
路（ライン）→システム側クロックへの乗り換え〕処理
を施すためのもので、このために、ＲＡＭ（ランダム・
アクセス・メモリ）１１７，ライトカウンタ（Ｗ−ＣＴ
Ｒ）１１８，リードカウンタ（Ｒ−ＣＴＲ）１１９，ア
ドレス変換部１２０および位相比較（ＰＣ）部１２１を
そなえて構成されている。
【００１７】ここで、ＲＡＭ１１７は、対応する受信ポ
インタ処理部１１２−ｊからの主信号データ（主信号，
Ｊ１イネーブル信号）を記憶するもので、ここでは、ワ
ード数“１７”，ビット数“１１”のものが用いられて
いる。また、ライトカウンタ１１８は、このＲＡＭ１１
７への主信号データのライトアドレスを生成するもの
で、ＲＡＭ１１７のワード数“１７”分のカウンタ値
（“０”〜“１６”）をカウントする１７進カウンタと
して構成されている。
インタ処理部１１２−ｊからの主信号データ（主信号，
Ｊ１イネーブル信号）を記憶するもので、ここでは、ワ
ード数“１７”，ビット数“１１”のものが用いられて
いる。また、ライトカウンタ１１８は、このＲＡＭ１１
７への主信号データのライトアドレスを生成するもの
で、ＲＡＭ１１７のワード数“１７”分のカウンタ値
（“０”〜“１６”）をカウントする１７進カウンタと
して構成されている。
【００１８】さらに、リードカウンタ１１９は、ＲＡＭ
１１７から主信号データを読み出す際のリードアドレス
を、ライトカウンタ１１８と同様に、１７進カウンタの
カウント値により生成するものであり、アドレス変換部
１２０は、このリードカウンタ１１９からのカウンタ値
をＲＡＭ１１７用のリードアドレスに変換するもので、
このアドレス変換部１２０によってＲＡＭ１１７に対す
るライト／リードタイミングが理想のタイミングに調整
され最適な位相でＲＡＭ１１７からデータを読み出せる
ようになっている。
１１７から主信号データを読み出す際のリードアドレス
を、ライトカウンタ１１８と同様に、１７進カウンタの
カウント値により生成するものであり、アドレス変換部
１２０は、このリードカウンタ１１９からのカウンタ値
をＲＡＭ１１７用のリードアドレスに変換するもので、
このアドレス変換部１２０によってＲＡＭ１１７に対す
るライト／リードタイミングが理想のタイミングに調整
され最適な位相でＲＡＭ１１７からデータを読み出せる
ようになっている。
【００１９】なお、上記の各カウンタ１１８，１１９の
各カウンタ値は、ＲＡＭ１１７のライト／リードアドレ
スに直接使用されるものとは別に、ライトタイミング，
リードタイミングの位相比較用のウィンドウ，監視パル
スの生成にも使用されている。ウィンドウには２種類の
状態を監視するものがあり、インクリメント（ｉｎｃス
タッフ）を監視するｉｎｃウィンドウ（例えば、カウン
タ値“０”，“１”，“２”），デクリメント（ｄｅｃ
スタッフ）を監視するｄｅｃウィンドウ（例えば、カウ
ンタ値“１４”，“１５”，“１６”）がある。
各カウンタ値は、ＲＡＭ１１７のライト／リードアドレ
スに直接使用されるものとは別に、ライトタイミング，
リードタイミングの位相比較用のウィンドウ，監視パル
スの生成にも使用されている。ウィンドウには２種類の
状態を監視するものがあり、インクリメント（ｉｎｃス
タッフ）を監視するｉｎｃウィンドウ（例えば、カウン
タ値“０”，“１”，“２”），デクリメント（ｄｅｃ
スタッフ）を監視するｄｅｃウィンドウ（例えば、カウ
ンタ値“１４”，“１５”，“１６”）がある。
【００２０】また、位相比較部１２１は、上記の各カウ
ンタ１１８，１１９で生成された各カウンタ値を比較し
て、その比較結果に応じて、ＲＡＭ１１７から読み出さ
れた主信号に挿入すべきポインタ・バイトに対するスタ
ッフ処理要求（インクリメント／デクリメント指示）を
送信ポインタ処理部１１４に供給するもので、例えば、
リードカウンタ１１９の全カウンタ値の中間値“８”を
デコードし、上記のｉｎｃ／ｄｅｃウィンドウと論理を
とることによってスタッフの監視を行なうようになって
いる。
ンタ１１８，１１９で生成された各カウンタ値を比較し
て、その比較結果に応じて、ＲＡＭ１１７から読み出さ
れた主信号に挿入すべきポインタ・バイトに対するスタ
ッフ処理要求（インクリメント／デクリメント指示）を
送信ポインタ処理部１１４に供給するもので、例えば、
リードカウンタ１１９の全カウンタ値の中間値“８”を
デコードし、上記のｉｎｃ／ｄｅｃウィンドウと論理を
とることによってスタッフの監視を行なうようになって
いる。
【００２１】さらに、図１９において、送信ポインタ処
理部１１４−ｊは、それぞれ、対応するＥＳ部１１３−
ｊにおいてクロック乗り換え処理を施された後の主信号
データに対して、ＮＤＦイネーブルの検出やスタッフ要
求の検出，送信ポインタ値の検出などを施すもので、こ
のために、図１９に示すように、ＮＤＦイネーブル検出
部１２２，オフセット値（送信ポインタ値）検出部１２
３，スタッフ情報保持・解除部１２４，スタッフ処理部
１２５およびポインタ・バイト挿入部１２６をそなえて
構成されている。
理部１１４−ｊは、それぞれ、対応するＥＳ部１１３−
ｊにおいてクロック乗り換え処理を施された後の主信号
データに対して、ＮＤＦイネーブルの検出やスタッフ要
求の検出，送信ポインタ値の検出などを施すもので、こ
のために、図１９に示すように、ＮＤＦイネーブル検出
部１２２，オフセット値（送信ポインタ値）検出部１２
３，スタッフ情報保持・解除部１２４，スタッフ処理部
１２５およびポインタ・バイト挿入部１２６をそなえて
構成されている。
【００２２】ここで、ＮＤＦイネーブル検出部１２２
は、ＥＳ部１１３−ｊのＲＡＭ１７より主信号とともに
読み出されるＪ１イネーブル信号に基づいて、ＮＤＦイ
ネーブル要求を検出するものであり、オフセット値検出
部１２３は、上記のＪ１イネーブル信号に従ってオフセ
ット値（“０”〜“７８２”）をカウントし、そのカウ
ント値を送信ポインタ値として検出するものである。
は、ＥＳ部１１３−ｊのＲＡＭ１７より主信号とともに
読み出されるＪ１イネーブル信号に基づいて、ＮＤＦイ
ネーブル要求を検出するものであり、オフセット値検出
部１２３は、上記のＪ１イネーブル信号に従ってオフセ
ット値（“０”〜“７８２”）をカウントし、そのカウ
ント値を送信ポインタ値として検出するものである。
【００２３】また、スタッフ情報保持・解除部１２４
は、ＥＳ部１１３−ｊの位相比較部１２１から供給され
るスタッフ情報（インクリメント／デクリメント指示）
を保持したり不要となったスタッフ情報を削除（解除）
したりするものであり、スタッフ処理部１２５は、この
スタッフ情報保持・解除部１２４に保持されているスタ
ッフ情報に基づいて、主信号に挿入すべきポインタ・バ
イトに対するスタッフ処理（位相調整処理）を行なうも
のである。
は、ＥＳ部１１３−ｊの位相比較部１２１から供給され
るスタッフ情報（インクリメント／デクリメント指示）
を保持したり不要となったスタッフ情報を削除（解除）
したりするものであり、スタッフ処理部１２５は、この
スタッフ情報保持・解除部１２４に保持されているスタ
ッフ情報に基づいて、主信号に挿入すべきポインタ・バ
イトに対するスタッフ処理（位相調整処理）を行なうも
のである。
【００２４】さらに、ポインタ・バイト挿入部１２６
は、上述のＮＤＦイネーブル検出部１２２，オフセット
値検出部１２３およびスタッフ処理部１２５での処理結
果に基づいて、ポインタ・バイトを挿入するものであ
る。なお、このポインタ・バイト挿入部１２６は、ＰＡ
ＩＳ送出制御部１１６よりＰＡＩＳ送出制御指示を受け
たときは主信号を全て“１”にし、パス・スルー機能
（装置間ＰＡＩＳのトランスミッション・ディレイの短
縮を目的とした機能）動作指示を受けたときはポインタ
・バイトのみを全て“１”にするよう挿入処理を行な
う。
は、上述のＮＤＦイネーブル検出部１２２，オフセット
値検出部１２３およびスタッフ処理部１２５での処理結
果に基づいて、ポインタ・バイトを挿入するものであ
る。なお、このポインタ・バイト挿入部１２６は、ＰＡ
ＩＳ送出制御部１１６よりＰＡＩＳ送出制御指示を受け
たときは主信号を全て“１”にし、パス・スルー機能
（装置間ＰＡＩＳのトランスミッション・ディレイの短
縮を目的とした機能）動作指示を受けたときはポインタ
・バイトのみを全て“１”にするよう挿入処理を行な
う。
【００２５】そして、図１９において、多重化部１１５
は、上述の受信ポインタ処理部１１２−ｊ，ＥＳ部１１
３−ｊ，送信ポインタ処理部１１４−ｊにおいてＳＴＳ
−１単位にパラレルに処理された主信号（９６パラレル
データ）を元の８パラのシリアルデータに速度変換（Ｐ
／Ｓ変換）するものである。上述のごとく構成された多
重化装置１０ｉでは、まず、入力データが分離部１１１
において８パラ→９６パラのＳ／Ｐ変換によりＳＴＳ−
１単位のチャンネルデータに分離される。分離された１
２チャンネル分のデータは受信ポインタ処理部１１２−
ｊでチャンネルデータ（ＳＴＳ−１）単位にアラーム
（ＬＯＰ，ＰＡＩＳ）の検出やポインタ値の検出などを
施されたのち、ＥＳ部１１３−ｊに主信号データ（主信
号，Ｊ１イネーブル信号）として送出される。
は、上述の受信ポインタ処理部１１２−ｊ，ＥＳ部１１
３−ｊ，送信ポインタ処理部１１４−ｊにおいてＳＴＳ
−１単位にパラレルに処理された主信号（９６パラレル
データ）を元の８パラのシリアルデータに速度変換（Ｐ
／Ｓ変換）するものである。上述のごとく構成された多
重化装置１０ｉでは、まず、入力データが分離部１１１
において８パラ→９６パラのＳ／Ｐ変換によりＳＴＳ−
１単位のチャンネルデータに分離される。分離された１
２チャンネル分のデータは受信ポインタ処理部１１２−
ｊでチャンネルデータ（ＳＴＳ−１）単位にアラーム
（ＬＯＰ，ＰＡＩＳ）の検出やポインタ値の検出などを
施されたのち、ＥＳ部１１３−ｊに主信号データ（主信
号，Ｊ１イネーブル信号）として送出される。
【００２６】ＥＳ部１１３−ｊでは、受信ポインタ処理
部１１２−ｊより入力された主信号とＪ１イネーブル信
号のライン→システム側へのクロック乗り換えをＳＴＳ
−１単位に１２チャンネル分並列（パラレル）に処理
し、クロック乗り換え後の主信号データを送信ポインタ
処理部１１４−ｊに送出する。送信ポインタ処理部１１
４−ｊでは、ＥＳ部１１３−ｊからのクロック乗り換え
後の主信号データより、ＳＴＳ−１単位に、ＮＤＦイネ
ーブル要求の検出やスタッフ要求の検出，送信ポインタ
値の検出などをそれぞれ１２チャンネル分パラレルに行
ない、ポインタ・バイト挿入１２６でポインタ・バイト
（Ｈ１，Ｈ２バイト）の挿入を行なう。
部１１２−ｊより入力された主信号とＪ１イネーブル信
号のライン→システム側へのクロック乗り換えをＳＴＳ
−１単位に１２チャンネル分並列（パラレル）に処理
し、クロック乗り換え後の主信号データを送信ポインタ
処理部１１４−ｊに送出する。送信ポインタ処理部１１
４−ｊでは、ＥＳ部１１３−ｊからのクロック乗り換え
後の主信号データより、ＳＴＳ−１単位に、ＮＤＦイネ
ーブル要求の検出やスタッフ要求の検出，送信ポインタ
値の検出などをそれぞれ１２チャンネル分パラレルに行
ない、ポインタ・バイト挿入１２６でポインタ・バイト
（Ｈ１，Ｈ２バイト）の挿入を行なう。
【００２７】そして、上述のごとく受信ポインタ処理部
１１２−ｊ，ＥＳ部１１３−ｊ，送信ポインタ処理部１
１４−ｊにおいてそれぞれＳＴＳ−１単位にパラレルに
処理されたデータは、多重化部１１５で９６パラ→８パ
ラのＰ／Ｓ変換（６Ｍｂｐｓ→７８Ｍｂｐｓ）を施され
て送出される。つまり、上述の多重化装置１０ｉでは、
ＳＴＳ−１２レベル（あるいはそれ以上のＳＴＳ−Ｎ
（Ｎ＝４８，１９２，・・・）レベルの多重化フレーム
をパスの最小単位であるＳＴＳ−１フレームに分離し
て、それぞれの受信ポインタ処理，送信ポインタ処理を
パラレルに行なうようになっているのである。
１１２−ｊ，ＥＳ部１１３−ｊ，送信ポインタ処理部１
１４−ｊにおいてそれぞれＳＴＳ−１単位にパラレルに
処理されたデータは、多重化部１１５で９６パラ→８パ
ラのＰ／Ｓ変換（６Ｍｂｐｓ→７８Ｍｂｐｓ）を施され
て送出される。つまり、上述の多重化装置１０ｉでは、
ＳＴＳ−１２レベル（あるいはそれ以上のＳＴＳ−Ｎ
（Ｎ＝４８，１９２，・・・）レベルの多重化フレーム
をパスの最小単位であるＳＴＳ−１フレームに分離し
て、それぞれの受信ポインタ処理，送信ポインタ処理を
パラレルに行なうようになっているのである。
【００２８】次に、図２０は上述のＮＤＦイネーブル検
出部１２２の一例を示すブロック図であるが、この図２
０に示すＮＤＦイネーブル検出部１２２は、ＯＲゲート
１２７，７８３進カウンタ１２８，フリップフロップ
（ＦＦ）回路１２９，出力反転型のデコーダ１３０およ
びデコーダ１３１を有して構成されている。ここで、Ｏ
Ｒゲート（論理和回路）１２７は、上述のＥＳ部１１３
−ｊのＲＡＭ１１７より読み出されるＪ１イネーブル信
号とデコーダ１３１の出力との論理和をとるもので、Ｊ
１イネーブル信号が“Ｈ”、又は、カウンタ１２８のカ
ウンタ値“７８２”がデコーダ１３１にてデコードされ
ると、“Ｈ”パルスがカウンタ１２８のロード（Ｌｏａ
ｄ）端子に入力されて、カウンタ１２８が初期化（“０
００”がロード）されるようになっている。つまり、カ
ウンタ１２８は、カウンタ値“０００”〜“７８２”を
繰り返しカウントするが、Ｊ１イネーブル信号を受ける
とリセットされ“０００”からカウントを再開するよう
になっている。
出部１２２の一例を示すブロック図であるが、この図２
０に示すＮＤＦイネーブル検出部１２２は、ＯＲゲート
１２７，７８３進カウンタ１２８，フリップフロップ
（ＦＦ）回路１２９，出力反転型のデコーダ１３０およ
びデコーダ１３１を有して構成されている。ここで、Ｏ
Ｒゲート（論理和回路）１２７は、上述のＥＳ部１１３
−ｊのＲＡＭ１１７より読み出されるＪ１イネーブル信
号とデコーダ１３１の出力との論理和をとるもので、Ｊ
１イネーブル信号が“Ｈ”、又は、カウンタ１２８のカ
ウンタ値“７８２”がデコーダ１３１にてデコードされ
ると、“Ｈ”パルスがカウンタ１２８のロード（Ｌｏａ
ｄ）端子に入力されて、カウンタ１２８が初期化（“０
００”がロード）されるようになっている。つまり、カ
ウンタ１２８は、カウンタ値“０００”〜“７８２”を
繰り返しカウントするが、Ｊ１イネーブル信号を受ける
とリセットされ“０００”からカウントを再開するよう
になっている。
【００２９】また、ＦＦ回路（レジスタ）１２９は、Ｒ
ＡＭ１１７より読み出されるＪ１イネーブル信号が
“Ｈ”となる毎に、カウンタ１２８のカウンタ値を保持
するものであり、デコーダ１３０は、このＦＦ回路１２
９に保持されたカウンタ値の“７８２”をデコードする
ものである。上述のごとく構成されたＮＤＦイネーブル
検出部１２２の動作は以下のようになる。すなわち、Ｅ
Ｓ部１１３−ｊのＲＡＭ１１７から読み出されるＪ１イ
ネーブル信号の周期が確定（一定）しているときは、Ｊ
１イネーブル信号の受信間隔とカウンタ１２８が“００
０”〜“７８２”までのカウンタ値をカウントするまで
の時間とが一致するので、ＯＲゲート１２７にＪ１イネ
ーブル信号，デコーダ１３１の出力が同時に入力され、
カウンタ１２８のロード端子に“Ｈ”パルスが入力され
てカウンタ１２８がロードされる。
ＡＭ１１７より読み出されるＪ１イネーブル信号が
“Ｈ”となる毎に、カウンタ１２８のカウンタ値を保持
するものであり、デコーダ１３０は、このＦＦ回路１２
９に保持されたカウンタ値の“７８２”をデコードする
ものである。上述のごとく構成されたＮＤＦイネーブル
検出部１２２の動作は以下のようになる。すなわち、Ｅ
Ｓ部１１３−ｊのＲＡＭ１１７から読み出されるＪ１イ
ネーブル信号の周期が確定（一定）しているときは、Ｊ
１イネーブル信号の受信間隔とカウンタ１２８が“００
０”〜“７８２”までのカウンタ値をカウントするまで
の時間とが一致するので、ＯＲゲート１２７にＪ１イネ
ーブル信号，デコーダ１３１の出力が同時に入力され、
カウンタ１２８のロード端子に“Ｈ”パルスが入力され
てカウンタ１２８がロードされる。
【００３０】そして、このとき、レジスタ１２９は、Ｊ
１イネーブル信号の“Ｈ”パルスをイネーブル（ＥＮ）
クロックとしてカウンタ１２８のカウンタ値を取り込む
が、今、Ｊ１イネーブル信号の周期が確定しているの
で、常に、カウンタ値“７８２”を取り込むことにな
り、デコーダ１３０の出力は“Ｌ”になりＮＤＦイネー
ブル信号は出力されない。
１イネーブル信号の“Ｈ”パルスをイネーブル（ＥＮ）
クロックとしてカウンタ１２８のカウンタ値を取り込む
が、今、Ｊ１イネーブル信号の周期が確定しているの
で、常に、カウンタ値“７８２”を取り込むことにな
り、デコーダ１３０の出力は“Ｌ”になりＮＤＦイネー
ブル信号は出力されない。
【００３１】一方、ＲＡＭ１１７から読み出されるＪ１
イネーブル信号の周期が一定でないときは、レジスタ３
が、Ｊ１イネーブル信号をイネーブルクロックとしてカ
ウンタ１２８のカウンタ値“７８２”を取り込むことが
できないため、デコーダ１３０の出力が“Ｈ”になりＮ
ＤＦイネーブル信号が出力される。次に、図２１は上述
のスタッフ情報保持・解除部１２４およびスタッフ処理
部１２５の一例を示すブロック図であるが、この図２１
に示すスタッフ情報保持・解除部１２４およびスタッフ
処理部１２５は、ＳＲ−ＦＦ回路（レジスタ）１３２
Ａ，１３２Ｂ，ＦＦ回路（レジスタ）１３３Ａ，１３３
Ｂ，１３４Ａ，１３４Ｂ，１３７Ａ，１３７Ｂ，３入力
反転型のＡＮＤゲート１３５Ａ，１３５Ｂ，１入力反転
型のＡＮＤゲート１３６Ａ，１３６Ｂ，ＰＣリセット生
成部１３８，３フレームスタッフ禁止部１３９および解
除タイミング生成部１４０を有して構成されている。な
お、ここでは、上記のレジスタ１３２Ａ〜１３４Ａ，１
３７ＡおよびＡＮＤゲート１３６Ａによりｉｎｃスタッ
フ処理系が形成され、レジスタ１３２Ｂ〜１３４Ｂ，１
３７ＢおよびＡＮＤゲート１３６Ｂによりｄｅｃスタッ
フ処理系が形成されている。
イネーブル信号の周期が一定でないときは、レジスタ３
が、Ｊ１イネーブル信号をイネーブルクロックとしてカ
ウンタ１２８のカウンタ値“７８２”を取り込むことが
できないため、デコーダ１３０の出力が“Ｈ”になりＮ
ＤＦイネーブル信号が出力される。次に、図２１は上述
のスタッフ情報保持・解除部１２４およびスタッフ処理
部１２５の一例を示すブロック図であるが、この図２１
に示すスタッフ情報保持・解除部１２４およびスタッフ
処理部１２５は、ＳＲ−ＦＦ回路（レジスタ）１３２
Ａ，１３２Ｂ，ＦＦ回路（レジスタ）１３３Ａ，１３３
Ｂ，１３４Ａ，１３４Ｂ，１３７Ａ，１３７Ｂ，３入力
反転型のＡＮＤゲート１３５Ａ，１３５Ｂ，１入力反転
型のＡＮＤゲート１３６Ａ，１３６Ｂ，ＰＣリセット生
成部１３８，３フレームスタッフ禁止部１３９および解
除タイミング生成部１４０を有して構成されている。な
お、ここでは、上記のレジスタ１３２Ａ〜１３４Ａ，１
３７ＡおよびＡＮＤゲート１３６Ａによりｉｎｃスタッ
フ処理系が形成され、レジスタ１３２Ｂ〜１３４Ｂ，１
３７ＢおよびＡＮＤゲート１３６Ｂによりｄｅｃスタッ
フ処理系が形成されている。
【００３２】ここで、レジスタ１３２Ａは、ＥＳ部１１
２−ｊの位相比較部１２１で検出されたｉｎｃスタッフ
要求信号（フラグ）を保持するものであり、レジスタ１
３２Ｂは、同様に位相比較部１２１で検出されたｄｅｃ
スタッフ要求フラグを保持するものである。また、ＦＦ
回路１３３Ａ，１３３Ｂ，１３４Ａ，１３４Ｂは、それ
ぞれ、対応するレジスタ１３２Ａ，１３２Ｂで保持され
たスタッフ要求フラグを１クロック分（計２クロック
分）遅延させることにより、スタッフ要求フラグのクロ
ックをシステム側のクロックに同期（乗り換え）させる
ためのものである。
２−ｊの位相比較部１２１で検出されたｉｎｃスタッフ
要求信号（フラグ）を保持するものであり、レジスタ１
３２Ｂは、同様に位相比較部１２１で検出されたｄｅｃ
スタッフ要求フラグを保持するものである。また、ＦＦ
回路１３３Ａ，１３３Ｂ，１３４Ａ，１３４Ｂは、それ
ぞれ、対応するレジスタ１３２Ａ，１３２Ｂで保持され
たスタッフ要求フラグを１クロック分（計２クロック
分）遅延させることにより、スタッフ要求フラグのクロ
ックをシステム側のクロックに同期（乗り換え）させる
ためのものである。
【００３３】さらに、ＡＮＤゲート１３５Ａ，１３５Ｂ
は、対応するＦＦ回路１３４Ａ，１３４Ｂからのスタッ
フ要求フラグ（ｉｎｃ／ｄｅｃ），他のスタッフ処理系
のＦＦ回路１３４Ｂ，１３４Ａからのスタッフ要求フラ
グ（ｄｅｃ／ｉｎｃ），ＮＤＦイネーブル信号，ＰＡＩ
Ｓ信号の４入力に基づいて、下記項目〜に示す各状
態が発生した場合にスタッフ要求フラグをマスクするた
めのものである。
は、対応するＦＦ回路１３４Ａ，１３４Ｂからのスタッ
フ要求フラグ（ｉｎｃ／ｄｅｃ），他のスタッフ処理系
のＦＦ回路１３４Ｂ，１３４Ａからのスタッフ要求フラ
グ（ｄｅｃ／ｉｎｃ），ＮＤＦイネーブル信号，ＰＡＩ
Ｓ信号の４入力に基づいて、下記項目〜に示す各状
態が発生した場合にスタッフ要求フラグをマスクするた
めのものである。
【００３４】スタッフ要求フラグと上述のＮＤＦイネ
ーブル信号（ＮＤＦイネーブル送出要求フラグ）が同時
に“Ｈ”となった状態 ｉｎｃ／ｄｅｃスタッフ要求フラグが同時に“Ｈ”と
なった状態 ＰＡＩＳ送出中にスタッフ要求フラグが“Ｈ”となっ
た状態 また、ＡＮＤゲート１３６Ａ，１３６Ｂは、対応するＡ
ＮＤゲート１３５Ａ，１３５Ｂの出力（スタッフ要求フ
ラグ）と、３フレームスタッフ禁止部１３９の反転出力
との論理積をとるもので、これらのＡＮＤゲート１３６
Ａ，１３６Ｂにより、スタッフ表示（ｉｎｃ／ｄｅｃ）
送出後の３フレーム間にスタッフ要求フラグが発生した
場合、スタッフ処理を行なわずにスタッフ要求フラグが
保持されるようになっている。ただし、３フレームスタ
ッフ禁止部１３９からの３フレームスタッフ禁止信号が
解除されると、次のフレームでスタッフ処理が行なわれ
る。
ーブル信号（ＮＤＦイネーブル送出要求フラグ）が同時
に“Ｈ”となった状態 ｉｎｃ／ｄｅｃスタッフ要求フラグが同時に“Ｈ”と
なった状態 ＰＡＩＳ送出中にスタッフ要求フラグが“Ｈ”となっ
た状態 また、ＡＮＤゲート１３６Ａ，１３６Ｂは、対応するＡ
ＮＤゲート１３５Ａ，１３５Ｂの出力（スタッフ要求フ
ラグ）と、３フレームスタッフ禁止部１３９の反転出力
との論理積をとるもので、これらのＡＮＤゲート１３６
Ａ，１３６Ｂにより、スタッフ表示（ｉｎｃ／ｄｅｃ）
送出後の３フレーム間にスタッフ要求フラグが発生した
場合、スタッフ処理を行なわずにスタッフ要求フラグが
保持されるようになっている。ただし、３フレームスタ
ッフ禁止部１３９からの３フレームスタッフ禁止信号が
解除されると、次のフレームでスタッフ処理が行なわれ
る。
【００３５】さらに、レジスタ１３７Ａ，１３７Ｂは、
それぞれ、上記の各処理を施された後のスタッフ要求フ
ラグを１フレーム（１２５μｓ）毎（前述したカウンタ
１２８が“７８２”をカウントする毎）にラッチするも
ので、ラッチされたフラグは、スタッフ処理用のフラグ
（Ｈ３／Ｈ３バイト＋１バイトのイネーブル制御，スタ
ッフ表示送出）としてポインタ・バイト挿入部１２６に
送出されるようになっている。
それぞれ、上記の各処理を施された後のスタッフ要求フ
ラグを１フレーム（１２５μｓ）毎（前述したカウンタ
１２８が“７８２”をカウントする毎）にラッチするも
ので、ラッチされたフラグは、スタッフ処理用のフラグ
（Ｈ３／Ｈ３バイト＋１バイトのイネーブル制御，スタ
ッフ表示送出）としてポインタ・バイト挿入部１２６に
送出されるようになっている。
【００３６】また、ＰＣリセット生成部１３８は、ＮＤ
Ｆイネーブル信号，レジスタ１３２Ａ，１３２Ｂの各出
力に基づいて、ＥＳ部１１３−ｊのＲＡＭ１１７に対し
てメモリ・スリップ（データの２度読み・欠落）が生じ
ているか否かを監視し、メモリ・スリップが生じている
場合には、ＲＡＭ１１７に対するライトタイミング，リ
ードタイミングを初期化すべく、ＰＣリセット要求信号
をＥＳ部１１３−ｊのライトカウンタ１１８，リードカ
ウンタ１１９にそれぞれ送出するものである。
Ｆイネーブル信号，レジスタ１３２Ａ，１３２Ｂの各出
力に基づいて、ＥＳ部１１３−ｊのＲＡＭ１１７に対し
てメモリ・スリップ（データの２度読み・欠落）が生じ
ているか否かを監視し、メモリ・スリップが生じている
場合には、ＲＡＭ１１７に対するライトタイミング，リ
ードタイミングを初期化すべく、ＰＣリセット要求信号
をＥＳ部１１３−ｊのライトカウンタ１１８，リードカ
ウンタ１１９にそれぞれ送出するものである。
【００３７】さらに、３フレームスタッフ禁止部１３９
は、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フレー
ム間はスタッフ処理を禁止するためのスタッフ禁止信号
を生成するものであり、解除タイミング生成部１４０
は、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後あるいはＰ
Ｃリセット信号送出後、レジスタ１３２Ａ，１３２Ｂに
保持されているスタッフ要求フラグをクリアするための
解除タイミング信号を生成するものである。
は、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フレー
ム間はスタッフ処理を禁止するためのスタッフ禁止信号
を生成するものであり、解除タイミング生成部１４０
は、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後あるいはＰ
Ｃリセット信号送出後、レジスタ１３２Ａ，１３２Ｂに
保持されているスタッフ要求フラグをクリアするための
解除タイミング信号を生成するものである。
【００３８】上述のごとく構成されたスタッフ情報保持
・解除部１２４およびスタッフ処理部１２５の動作は次
のようになる。すなわち、まず、ＥＳ部１１３−ｊの位
相比較部１２１でスタッフ要求（例えば、ｉｎｃ）が検
出されると、スタッフ要求フラグが非同期的にレジスタ
１３２ＡのＳ入力にセットされ保持状態になる。レジス
タ１３２Ａで保持された信号（フラグ）は、レジスタ１
３２Ａ，１３３Ａによりシステム側のクロックへの乗り
換え処理を施されたのちＡＮＤゲート１３５Ａに入力さ
れる。
・解除部１２４およびスタッフ処理部１２５の動作は次
のようになる。すなわち、まず、ＥＳ部１１３−ｊの位
相比較部１２１でスタッフ要求（例えば、ｉｎｃ）が検
出されると、スタッフ要求フラグが非同期的にレジスタ
１３２ＡのＳ入力にセットされ保持状態になる。レジス
タ１３２Ａで保持された信号（フラグ）は、レジスタ１
３２Ａ，１３３Ａによりシステム側のクロックへの乗り
換え処理を施されたのちＡＮＤゲート１３５Ａに入力さ
れる。
【００３９】ＡＮＤゲート４では、このクロック乗り換
え後のフラグとＮＤＦイネーブル信号の反転信号，レジ
スタ１３４Ｂの反転出力，ＰＡＩＳ送出要求フラグの反
転信号との論理積をとる。この結果、スタッフ要求フラ
グとＮＤＦイネーブル信号とが同時に発生した場合，ｉ
ｎｃ／ｄｅｃスタッフ要求フラグが同時に発生した場
合，ＰＡＩＳ送出中にスタッフ要求フラグが発生した場
合のいずれの場合も、スタッフ要求フラグはマスクさ
れ、スタッフ要求信号は送出されない。
え後のフラグとＮＤＦイネーブル信号の反転信号，レジ
スタ１３４Ｂの反転出力，ＰＡＩＳ送出要求フラグの反
転信号との論理積をとる。この結果、スタッフ要求フラ
グとＮＤＦイネーブル信号とが同時に発生した場合，ｉ
ｎｃ／ｄｅｃスタッフ要求フラグが同時に発生した場
合，ＰＡＩＳ送出中にスタッフ要求フラグが発生した場
合のいずれの場合も、スタッフ要求フラグはマスクさ
れ、スタッフ要求信号は送出されない。
【００４０】つまり、本スタッフ処理では、受信ポイン
タ処理部１１２−ｊで検出された回線障害（ＰＡＩ
Ｓ），ポインタ異常（ＬＯＰ）状態により送信ポインタ
処理部１１４−ｊでＰＡＩＳを送出する際にスタッフ要
求フラグが発生した場合、ＰＡＩＳ送出要求フラグを用
いて内部でスタッフ情報を保持状態にし、ＰＡＩＳの送
出動作を優先するようになっているのである。なお、保
持状態になったスタッフ情報は、ＰＡＩＳ送出が解除さ
れた後有効になり、次の固定タイミングでスタッフ処理
されることになる。
タ処理部１１２−ｊで検出された回線障害（ＰＡＩ
Ｓ），ポインタ異常（ＬＯＰ）状態により送信ポインタ
処理部１１４−ｊでＰＡＩＳを送出する際にスタッフ要
求フラグが発生した場合、ＰＡＩＳ送出要求フラグを用
いて内部でスタッフ情報を保持状態にし、ＰＡＩＳの送
出動作を優先するようになっているのである。なお、保
持状態になったスタッフ情報は、ＰＡＩＳ送出が解除さ
れた後有効になり、次の固定タイミングでスタッフ処理
されることになる。
【００４１】一方、ＮＤＦイネーブル，ｄｅｃスタッフ
要求フラグ，ＰＡＩＳ信号のいずれも発生していない場
合は、ＡＮＤゲート１３５Ａの出力（ｉｎｃスタッフ要
求フラグ）が有効（“Ｈ”）となる。さらに、このスタ
ッフ要求フラグは、ＡＮＤゲート１３６Ａにおいて３フ
レームスタッフ禁止部１３９の反転出力と論理積がとら
れ、３フレームスタッフ禁止信号が出力されていなれば
レジスタ１３７Ａを通じてｉｎｃスタッフ要求信号とし
て送出され、３フレームスタッフ禁止信号が出力されて
いればＡＮＤゲート１３６Ｂで保持される。
要求フラグ，ＰＡＩＳ信号のいずれも発生していない場
合は、ＡＮＤゲート１３５Ａの出力（ｉｎｃスタッフ要
求フラグ）が有効（“Ｈ”）となる。さらに、このスタ
ッフ要求フラグは、ＡＮＤゲート１３６Ａにおいて３フ
レームスタッフ禁止部１３９の反転出力と論理積がとら
れ、３フレームスタッフ禁止信号が出力されていなれば
レジスタ１３７Ａを通じてｉｎｃスタッフ要求信号とし
て送出され、３フレームスタッフ禁止信号が出力されて
いればＡＮＤゲート１３６Ｂで保持される。
【００４２】なお、スタッフ要求フラグの解除は、スタ
ッフ要求フラグ及びＰＣリセット要求フラグが発生した
ときに解除タイミング・パルスがレジスタ１３３ＡのＲ
入力にセットされて非同期的にレジスタ１３３Ａに保持
された情報がクリアされることにより行なわれる。とこ
ろで、上記の回路構成では、受信ポインタ処理部１１２
−ｊにおいてＰＡＩＳ表示が検出されＰＡＩＳ送出制御
部１１６の制御により送信ポインタ処理部１１４−ｊで
主信号フレーム上のポインタ・バイトのみＰＡＩＳ表示
として送出しているとき（パス・スルー機能）に、スタ
ッフ要求フラグが発生した場合は、スタッフ要求フラグ
が保持されないようになっているので、そのスタッフ要
求フラグを基にスタッフ処理が行なわれ、ＥＳ部１１３
−ｊの位相比較部１２１で位相修正が行なわれるように
なっている。
ッフ要求フラグ及びＰＣリセット要求フラグが発生した
ときに解除タイミング・パルスがレジスタ１３３ＡのＲ
入力にセットされて非同期的にレジスタ１３３Ａに保持
された情報がクリアされることにより行なわれる。とこ
ろで、上記の回路構成では、受信ポインタ処理部１１２
−ｊにおいてＰＡＩＳ表示が検出されＰＡＩＳ送出制御
部１１６の制御により送信ポインタ処理部１１４−ｊで
主信号フレーム上のポインタ・バイトのみＰＡＩＳ表示
として送出しているとき（パス・スルー機能）に、スタ
ッフ要求フラグが発生した場合は、スタッフ要求フラグ
が保持されないようになっているので、そのスタッフ要
求フラグを基にスタッフ処理が行なわれ、ＥＳ部１１３
−ｊの位相比較部１２１で位相修正が行なわれるように
なっている。
【００４３】次に、図２２は上述のオフセット値検出部
１２３の詳細構成を示すブロック図であるが、この図２
２に示すオフセット値検出部１２３は、オフセット・カ
ウンタ（７８３進カウンタ）１４１，ＦＦ回路（ポイン
タ・レジスタ）１４２，デコーダ１４３，ＡＮＤゲート
１４４および１入力反転型のＡＮＤゲート１４５を有し
て構成されている。
１２３の詳細構成を示すブロック図であるが、この図２
２に示すオフセット値検出部１２３は、オフセット・カ
ウンタ（７８３進カウンタ）１４１，ＦＦ回路（ポイン
タ・レジスタ）１４２，デコーダ１４３，ＡＮＤゲート
１４４および１入力反転型のＡＮＤゲート１４５を有し
て構成されている。
【００４４】ここで、オフセット・カウンタ１４１は、
ＳＴＳフォーマットのオフセット・ナンバーに同期して
“０００”〜“７８２”のカウンタ値をカウントするも
ので、ここでは、システム側フレームのＨ３バイトの固
定タイミングでロードされ、６ＭＨｚ周期にカウントア
ップするようになっている。また、ポインタ・レジス
タ）１４２は、このオフセット・カウンタ１４１のカウ
ンタ（オフセット）値（１０ビット）をＥＳ部１１３−
ｊのＲＡＭ１１７より読み出されるＪ１イネーブル信号
のタイミングで保持するものである。
ＳＴＳフォーマットのオフセット・ナンバーに同期して
“０００”〜“７８２”のカウンタ値をカウントするも
ので、ここでは、システム側フレームのＨ３バイトの固
定タイミングでロードされ、６ＭＨｚ周期にカウントア
ップするようになっている。また、ポインタ・レジス
タ）１４２は、このオフセット・カウンタ１４１のカウ
ンタ（オフセット）値（１０ビット）をＥＳ部１１３−
ｊのＲＡＭ１１７より読み出されるＪ１イネーブル信号
のタイミングで保持するものである。
【００４５】さらに、デコーダ１４３は、ポインタ・レ
ジスタ１４２に保持されたオフセット値“７８２”をデ
コードすることにより、オフセット値“７８２”を検出
するものであり、ＡＮＤゲート１４４は、このデコーダ
１４３の出力と上述したｉｎｃスタッフ要求信号との論
理積をとるもので、この出力が有効（“Ｈ”）となる、
つまり、オフセット値が“７８２”のときにｉｎｃスタ
ッフ要求（＋１）が発生すると、ＡＮＤゲート１４５か
ら出力されるオフセット値が“０００”にマスクされる
ようになっている。
ジスタ１４２に保持されたオフセット値“７８２”をデ
コードすることにより、オフセット値“７８２”を検出
するものであり、ＡＮＤゲート１４４は、このデコーダ
１４３の出力と上述したｉｎｃスタッフ要求信号との論
理積をとるもので、この出力が有効（“Ｈ”）となる、
つまり、オフセット値が“７８２”のときにｉｎｃスタ
ッフ要求（＋１）が発生すると、ＡＮＤゲート１４５か
ら出力されるオフセット値が“０００”にマスクされる
ようになっている。
【００４６】上述のごとく構成されたオフセット値検出
部１２３では、システム側フレームのＨ３バイトの固定
タイミングでオフセット・カウンタ１４１がロードされ
６ＭＨｚ周期でカウント・アップする。このオフセット
・カウンタ１４１のカウンタ値（１０ビット）は、直
接、ポインタ・レジスタ１４２に入力されＥＳ部１１３
−ｊのＲＡＭ１１７から読み出されるＪ１イネーブルの
タイミング・パルス（６Ｍｂｐｓ：通常動作時１２５μ
ｓ周期）に従ってレジスタ１４２に書き込まれる。
部１２３では、システム側フレームのＨ３バイトの固定
タイミングでオフセット・カウンタ１４１がロードされ
６ＭＨｚ周期でカウント・アップする。このオフセット
・カウンタ１４１のカウンタ値（１０ビット）は、直
接、ポインタ・レジスタ１４２に入力されＥＳ部１１３
−ｊのＲＡＭ１１７から読み出されるＪ１イネーブルの
タイミング・パルス（６Ｍｂｐｓ：通常動作時１２５μ
ｓ周期）に従ってレジスタ１４２に書き込まれる。
【００４７】このポインタ・レジスタ１４２に保持され
たオフセット値は、システム側フレームの固定タイミン
グ（Ｈ１，Ｈ２バイト）でポインタ・バイトに挿入され
る。ところで、ＥＳ部１１３−ｊのＲＡＭ１１７から読
み出されるＪ１タイミング・パルス（Ｊ１イネーブル信
号）がオフセット値“７８２”のカウント・タイミング
で送信ポインタ処理部１１４−ｊに送られてくると、ポ
インタ・レジスタ１４２はオフセット値“７８２”を保
持した状態になるが、同時に、ＥＳ部１１３−ｊの位相
比較部１２１でｉｎｃスタッフ要求信号（＋１）が発生
した場合は、ＡＮＤゲート１４４の出力が有効になり、
ＡＮＤゲート１４５によってポインタ・レジスタ１４２
から出力されているオフセット値“７８２”が“００
０”にマスクされる。
たオフセット値は、システム側フレームの固定タイミン
グ（Ｈ１，Ｈ２バイト）でポインタ・バイトに挿入され
る。ところで、ＥＳ部１１３−ｊのＲＡＭ１１７から読
み出されるＪ１タイミング・パルス（Ｊ１イネーブル信
号）がオフセット値“７８２”のカウント・タイミング
で送信ポインタ処理部１１４−ｊに送られてくると、ポ
インタ・レジスタ１４２はオフセット値“７８２”を保
持した状態になるが、同時に、ＥＳ部１１３−ｊの位相
比較部１２１でｉｎｃスタッフ要求信号（＋１）が発生
した場合は、ＡＮＤゲート１４４の出力が有効になり、
ＡＮＤゲート１４５によってポインタ・レジスタ１４２
から出力されているオフセット値“７８２”が“００
０”にマスクされる。
【００４８】以上のように、上述の送信ポインタ処理装
置としてのＥＳ部１１３−ｊ，送信ポインタ処理部１１
４−ｊでは、ＳＴＳ−１２レベル（あるいはそれ以上の
ＳＴＳ−Ｎ（Ｎ＝４８，１９２，・・・）レベルの多重
化フレームをパスの最小単位であるＳＴＳ−１フレーム
（チャンネルデータ）に分離して、それぞれの送信ポイ
ンタ処理（クロック乗り換え，ＮＤＦイネーブル検出，
オフセット値検出，スタッフ処理，ポインタ・バイト挿
入など）を各チャンネル毎にパラレルに行なうようにな
っている。
置としてのＥＳ部１１３−ｊ，送信ポインタ処理部１１
４−ｊでは、ＳＴＳ−１２レベル（あるいはそれ以上の
ＳＴＳ−Ｎ（Ｎ＝４８，１９２，・・・）レベルの多重
化フレームをパスの最小単位であるＳＴＳ−１フレーム
（チャンネルデータ）に分離して、それぞれの送信ポイ
ンタ処理（クロック乗り換え，ＮＤＦイネーブル検出，
オフセット値検出，スタッフ処理，ポインタ・バイト挿
入など）を各チャンネル毎にパラレルに行なうようにな
っている。
【００４９】
【発明が解決しようとする課題】しかしながら、上述の
送信ポインタ処理装置では、シリアル形式で入力される
ＳＴＳ−Ｎの多重データに対し、分離部１１１を設けて
速度変換を行なうことによって、多重されたチャンネル
データをパスの最小単位であるＳＴＳ−１フレームに分
離しているので、図１９に示すように、ＥＳ部１１３−
ｊ，送信ポインタ処理部１１４−ｊが、分離後のチャン
ネル数分必要になり、回路（装置）規模が大幅に増大し
てしまうという課題が生じる。
送信ポインタ処理装置では、シリアル形式で入力される
ＳＴＳ−Ｎの多重データに対し、分離部１１１を設けて
速度変換を行なうことによって、多重されたチャンネル
データをパスの最小単位であるＳＴＳ−１フレームに分
離しているので、図１９に示すように、ＥＳ部１１３−
ｊ，送信ポインタ処理部１１４−ｊが、分離後のチャン
ネル数分必要になり、回路（装置）規模が大幅に増大し
てしまうという課題が生じる。
【００５０】また、分離部１１１によって速度変換され
たデータは、内部ブロックでパラレルに処理が行なわれ
るため、高速クロックによる時分割処理（シリアル処
理）が不可能になるという課題も生じる。さらに、上述
の送信ポインタ処理装置では、他に以下のような課題も
生じてしまう。
たデータは、内部ブロックでパラレルに処理が行なわれ
るため、高速クロックによる時分割処理（シリアル処
理）が不可能になるという課題も生じる。さらに、上述
の送信ポインタ処理装置では、他に以下のような課題も
生じてしまう。
【００５１】ＮＤＦイネーブル検出部１２２に関する
課題 図２０により上述したＮＤＦイネーブル検出部１２２で
は、ＮＤＦイネーブル送出要求フラグを保持するレジス
タ１２９の更新タイミングに、ＥＳ部１１３−ｊのＲＡ
Ｍ１１７より読み出されるＪ１イネーブル信号を使用し
ているので、Ｊ１イネーブル信号が、ＳＴＳフレーム周
期間隔に読み出されなかった場合（７８３ビット＜Ｊ１
イネーブル間隔＜１５６６ビット）には、ライン側に同
期していないシステム側ＳＴＳフレームのポインタ・バ
イトに２フレーム続けてＮＤＦイネーブル表示が挿入さ
れてしまう可能性がある。
課題 図２０により上述したＮＤＦイネーブル検出部１２２で
は、ＮＤＦイネーブル送出要求フラグを保持するレジス
タ１２９の更新タイミングに、ＥＳ部１１３−ｊのＲＡ
Ｍ１１７より読み出されるＪ１イネーブル信号を使用し
ているので、Ｊ１イネーブル信号が、ＳＴＳフレーム周
期間隔に読み出されなかった場合（７８３ビット＜Ｊ１
イネーブル間隔＜１５６６ビット）には、ライン側に同
期していないシステム側ＳＴＳフレームのポインタ・バ
イトに２フレーム続けてＮＤＦイネーブル表示が挿入さ
れてしまう可能性がある。
【００５２】スタッフ処理に関する課題 図２１により上述したスタッフ処理では、回線障害（Ｐ
ＡＩＳ），ポインタ以上（ＬＯＰ）状態によりポインタ
・バイト挿入部１２６にてＰＡＩＳの送出を行なってい
るときにスタッフ要求フラグが発生した場合は、ＰＡＩ
Ｓ送出要求フラグを用いて内部のスタッフ情報を保持状
態にし、ＰＡＩＳ送出動作を優先するようになっている
ので、ＰＡＩＳ表示送出には位相修正を行なうことがで
きなくなってしまう。従って、ＰＡＩＳ表示送出解除後
に通常位相に復旧するのに少なくとも１フレーム分の遅
延が生じてしまうとともに、３フレーム・スタッフ送出
禁止状態になってしまう。
ＡＩＳ），ポインタ以上（ＬＯＰ）状態によりポインタ
・バイト挿入部１２６にてＰＡＩＳの送出を行なってい
るときにスタッフ要求フラグが発生した場合は、ＰＡＩ
Ｓ送出要求フラグを用いて内部のスタッフ情報を保持状
態にし、ＰＡＩＳ送出動作を優先するようになっている
ので、ＰＡＩＳ表示送出には位相修正を行なうことがで
きなくなってしまう。従って、ＰＡＩＳ表示送出解除後
に通常位相に復旧するのに少なくとも１フレーム分の遅
延が生じてしまうとともに、３フレーム・スタッフ送出
禁止状態になってしまう。
【００５３】また、このスタッフ処理では、パス・スル
ー機能により主信号フレーム上のポインタ・バイトのみ
ＰＡＩＳ表示として送出しているときにスタッフ要求フ
ラグが発生した場合は、スタッフ要求フラグが内部で保
持されずスタッフ処理が行なわれるようになっているの
で、ＥＳ部１１３−ｊの位相比較部１２１で位相修正が
行なわれてしまうことになる。このため、上記の事象か
らＰＡＩＳ以外の事象に変化したときは、既に位相修正
が行なわれた状態になっており、受信ポインタ処理部１
１２−ｊがＪ１イネーブル信号を通常位相（７８３ビッ
ト間隔）でＥＳ部１１３−ｊに出力しているにも関わら
ず、ＥＳ部１１３−ｊ（ＲＡＭ１１７）から読み出され
るＪ１イネーブル信号の位相がずれてしまい、送信ポイ
ンタ処理部１１４−ｊのポインタ・バイト挿入部１２６
において送出ポインタ値が更新されてしまう。
ー機能により主信号フレーム上のポインタ・バイトのみ
ＰＡＩＳ表示として送出しているときにスタッフ要求フ
ラグが発生した場合は、スタッフ要求フラグが内部で保
持されずスタッフ処理が行なわれるようになっているの
で、ＥＳ部１１３−ｊの位相比較部１２１で位相修正が
行なわれてしまうことになる。このため、上記の事象か
らＰＡＩＳ以外の事象に変化したときは、既に位相修正
が行なわれた状態になっており、受信ポインタ処理部１
１２−ｊがＪ１イネーブル信号を通常位相（７８３ビッ
ト間隔）でＥＳ部１１３−ｊに出力しているにも関わら
ず、ＥＳ部１１３−ｊ（ＲＡＭ１１７）から読み出され
るＪ１イネーブル信号の位相がずれてしまい、送信ポイ
ンタ処理部１１４−ｊのポインタ・バイト挿入部１２６
において送出ポインタ値が更新されてしまう。
【００５４】オフセット値検出部１２３に関する課題 図２２により上述したオフセット値検出部１２３では、
オフセット値“７８２”で且つｉｎｃスタッフ要求信号
（＋１）が発生した場合のオフセット値の更新（“７８
２”→“０００”）を正常に行なうために、ポインタ・
レジスタ１４２の出力を強制的に“０００”にマスクす
る回路（ＡＮＤゲート１４５）を設けているので、回路
規模が増大してしまうという課題が生じる。
オフセット値“７８２”で且つｉｎｃスタッフ要求信号
（＋１）が発生した場合のオフセット値の更新（“７８
２”→“０００”）を正常に行なうために、ポインタ・
レジスタ１４２の出力を強制的に“０００”にマスクす
る回路（ＡＮＤゲート１４５）を設けているので、回路
規模が増大してしまうという課題が生じる。
【００５５】本発明は、このような課題に鑑み創案され
たもので、ＳＤＨ伝送方式で伝送されてくる複数のチャ
ンネルデータをそれぞれ単位フレームとして有する伝送
フレームを各チャンネル毎に分離することなく送信ポイ
ンタ処理を行なえるようにした、ＳＤＨ伝送方式におけ
る送信ポインタ処理装置を提供することを目的とする。
たもので、ＳＤＨ伝送方式で伝送されてくる複数のチャ
ンネルデータをそれぞれ単位フレームとして有する伝送
フレームを各チャンネル毎に分離することなく送信ポイ
ンタ処理を行なえるようにした、ＳＤＨ伝送方式におけ
る送信ポインタ処理装置を提供することを目的とする。
【００５６】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図であるが、この図１において、１は送信ポインタ
処理装置で、ＳＤＨ伝送方式で伝送されてくる複数のチ
ャンネルデータをそれぞれ単位フレームとして有する伝
送フレームに対して所要の受信ポインタ処理を施した後
の主信号データを扱い、その主信号データに対して所要
の送信ポインタ処理を施すものである。
ック図であるが、この図１において、１は送信ポインタ
処理装置で、ＳＤＨ伝送方式で伝送されてくる複数のチ
ャンネルデータをそれぞれ単位フレームとして有する伝
送フレームに対して所要の受信ポインタ処理を施した後
の主信号データを扱い、その主信号データに対して所要
の送信ポインタ処理を施すものである。
【００５７】このため、この送信ポインタ処理装置１
は、クロック乗り換え部２と送信ポインタ処理部３とを
そなえて構成されている。ここで、クロック乗り換え部
２は、上記の主信号データのクロックに対してクロック
乗り換え処理を施すためのものであり、送信ポインタ処
理部３は、このクロック乗り換え部２でのクロック乗り
換え後の主信号データに所定の送信ポインタを挿入する
ためのものである。
は、クロック乗り換え部２と送信ポインタ処理部３とを
そなえて構成されている。ここで、クロック乗り換え部
２は、上記の主信号データのクロックに対してクロック
乗り換え処理を施すためのものであり、送信ポインタ処
理部３は、このクロック乗り換え部２でのクロック乗り
換え後の主信号データに所定の送信ポインタを挿入する
ためのものである。
【００５８】さらに、この図１に示すように、上述のク
ロック乗り換え部２は、記憶部４，書き込み制御部５お
よび読み出し制御部６をそなえて構成されており、記憶
部４は、上記の主信号データを各チャンネル別に所定の
アドレスに記憶するものであり、書き込み制御部５は、
主信号データの記憶部４への書き込みアドレスと書き込
みタイミングとを制御するものであり、読み出し制御部
６は、主信号データの記憶部４からの読み出しアドレス
と読み出しタイミングとを制御するものである。
ロック乗り換え部２は、記憶部４，書き込み制御部５お
よび読み出し制御部６をそなえて構成されており、記憶
部４は、上記の主信号データを各チャンネル別に所定の
アドレスに記憶するものであり、書き込み制御部５は、
主信号データの記憶部４への書き込みアドレスと書き込
みタイミングとを制御するものであり、読み出し制御部
６は、主信号データの記憶部４からの読み出しアドレス
と読み出しタイミングとを制御するものである。
【００５９】そして、本発明では、上述の書き込み制御
部５が、各チャンネルを複数のチャンネルグループに分
割した分割グループ毎に、そのチャンネルグループを構
成するチャンネルデータ用の書き込みアドレスをシリア
ルタイミングで生成するように構成されるとともに、読
み出し制御部６が、上記の分割グループ毎に、そのチャ
ンネルグループを構成するチャンネルデータ用の読み出
しアドレスをシリアルタイミングで生成するように構成
される。
部５が、各チャンネルを複数のチャンネルグループに分
割した分割グループ毎に、そのチャンネルグループを構
成するチャンネルデータ用の書き込みアドレスをシリア
ルタイミングで生成するように構成されるとともに、読
み出し制御部６が、上記の分割グループ毎に、そのチャ
ンネルグループを構成するチャンネルデータ用の読み出
しアドレスをシリアルタイミングで生成するように構成
される。
【００６０】上述のごとく構成された本発明の送信ポイ
ンタ処理装置１では、書き込み制御部５において各チャ
ンネルグループ毎にシリアルに生成される書き込みアド
レスを用いて、主信号データを各チャンネル毎に記憶部
４に記憶させる一方、読み出し制御部６において各チャ
ンネルグループ毎にシリアルに生成される読み出しアド
レスを用いて、記憶部４に記憶された主信号データを読
み出すので、主信号データを単位フレーム毎に分離する
ことなくクロック乗り換え処理を行なうことができる
（請求項１）。
ンタ処理装置１では、書き込み制御部５において各チャ
ンネルグループ毎にシリアルに生成される書き込みアド
レスを用いて、主信号データを各チャンネル毎に記憶部
４に記憶させる一方、読み出し制御部６において各チャ
ンネルグループ毎にシリアルに生成される読み出しアド
レスを用いて、記憶部４に記憶された主信号データを読
み出すので、主信号データを単位フレーム毎に分離する
ことなくクロック乗り換え処理を行なうことができる
（請求項１）。
【００６１】ここで、具体的に、上述の書き込み制御部
５および読み出し制御部６は、例えば、次のように構成
される。すなわち、書き込み制御部５は、上記の分割グ
ループ数分の書き込みアドレス生成用カウンタ部をそな
え、各書き込みアドレス生成用カウンタ部が、相互に少
なくとも１チャンネルデータ分ずれたタイミングで動作
するように構成されるとともに、それぞれ、自己が担当
するチャンネルグループを構成するチャンネルデータ用
の書き込みアドレスを生成するカウンタをそなえて構成
される。
５および読み出し制御部６は、例えば、次のように構成
される。すなわち、書き込み制御部５は、上記の分割グ
ループ数分の書き込みアドレス生成用カウンタ部をそな
え、各書き込みアドレス生成用カウンタ部が、相互に少
なくとも１チャンネルデータ分ずれたタイミングで動作
するように構成されるとともに、それぞれ、自己が担当
するチャンネルグループを構成するチャンネルデータ用
の書き込みアドレスを生成するカウンタをそなえて構成
される。
【００６２】一方、読み出し制御部６は、上記の分割グ
ループ数分の読み出しアドレス生成用カウンタ部をそな
え、各読み出しアドレス生成用カウンタ部が、相互に少
なくとも１チャンネルデータ分ずれたタイミングで動作
するように構成されるとともに、それぞれ、自己が担当
するチャンネルグループを構成するチャンネルデータ用
の読み出しアドレスを生成するカウンタをそなえて構成
される。
ループ数分の読み出しアドレス生成用カウンタ部をそな
え、各読み出しアドレス生成用カウンタ部が、相互に少
なくとも１チャンネルデータ分ずれたタイミングで動作
するように構成されるとともに、それぞれ、自己が担当
するチャンネルグループを構成するチャンネルデータ用
の読み出しアドレスを生成するカウンタをそなえて構成
される。
【００６３】これにより、上述の書き込み制御部５およ
び読み出し制御部６では、各書き込み／読み出しカウン
タ部により各チャンネルデータ用の書き込み／読み出し
アドレスを各チャンネルグループ毎にシリアルに（少な
くとも１チャンネルデータ分ずれタイミングで）生成す
ることができ、クロック乗り換え処理のシリアル化を実
現することができる（請求項２）。
び読み出し制御部６では、各書き込み／読み出しカウン
タ部により各チャンネルデータ用の書き込み／読み出し
アドレスを各チャンネルグループ毎にシリアルに（少な
くとも１チャンネルデータ分ずれタイミングで）生成す
ることができ、クロック乗り換え処理のシリアル化を実
現することができる（請求項２）。
【００６４】また、上述の書き込み制御部５および読み
出し制御部６は、アドレス生成処理を初期化するための
初期化信号に対して微分処理を施すことにより、初期化
信号の解除タイミング・エッジを検出する初期化信号微
分処理部をそなえて、この初期化信号微分処理部で得ら
れた解除タイミング・エッジにより上記のアドレス生成
処理を全分割グループ同時に初期化するように構成して
もよい。
出し制御部６は、アドレス生成処理を初期化するための
初期化信号に対して微分処理を施すことにより、初期化
信号の解除タイミング・エッジを検出する初期化信号微
分処理部をそなえて、この初期化信号微分処理部で得ら
れた解除タイミング・エッジにより上記のアドレス生成
処理を全分割グループ同時に初期化するように構成して
もよい。
【００６５】これにより、書き込み制御部５および読み
出し制御部６は、初期化信号が内部動作クロックに対し
て非同期のタイミングで入力されても、常に上記の各チ
ャンネルグループ毎のアドレス生成処理を初期化信号が
入力された契機で全て同時に初期化することが可能にな
る（請求項３）。さらに、上述の書き込み制御部５およ
び読み出し制御部６は、上記の書き込みタイミングと読
み出しタイミングとの位相状態の異常により記憶部４か
らのチャンネルデータの読み出しが異常となった時に受
ける位相初期化信号に対して微分処理を施すことによ
り、この位相初期化信号の解除タイミング・エッジを検
出する位相初期化信号微分処理部をそなえて、この位相
初期化信号微分処理部で得られた解除タイミング・エッ
ジにより上記のアドレス生成処理を上記分割グループ毎
に初期化するように構成してもよい。
出し制御部６は、初期化信号が内部動作クロックに対し
て非同期のタイミングで入力されても、常に上記の各チ
ャンネルグループ毎のアドレス生成処理を初期化信号が
入力された契機で全て同時に初期化することが可能にな
る（請求項３）。さらに、上述の書き込み制御部５およ
び読み出し制御部６は、上記の書き込みタイミングと読
み出しタイミングとの位相状態の異常により記憶部４か
らのチャンネルデータの読み出しが異常となった時に受
ける位相初期化信号に対して微分処理を施すことによ
り、この位相初期化信号の解除タイミング・エッジを検
出する位相初期化信号微分処理部をそなえて、この位相
初期化信号微分処理部で得られた解除タイミング・エッ
ジにより上記のアドレス生成処理を上記分割グループ毎
に初期化するように構成してもよい。
【００６６】これにより、書き込み制御部５および読み
出し制御部６は、位相初期化信号が内部動作クロックに
対して非同期のタイミングで入力されても、常に、記憶
部４に対する書き込み／読み出しタイミング（位相）が
理想のタイミングに保たれる最適なタイミングで上記の
アドレス生成処理を初期化することが可能になる（請求
項４）。
出し制御部６は、位相初期化信号が内部動作クロックに
対して非同期のタイミングで入力されても、常に、記憶
部４に対する書き込み／読み出しタイミング（位相）が
理想のタイミングに保たれる最適なタイミングで上記の
アドレス生成処理を初期化することが可能になる（請求
項４）。
【００６７】また、上述の送信ポインタ処理部３は、ク
ロック乗り換え部２の記憶部４より読み出されたクロッ
ク乗り換え後の主信号データに含まれる先頭位置情報を
検出し、その先頭位置情報に基づいて主信号データが新
規データであることを示す新規データ表示信号を生成す
る新規データ検出部をそなえるとともに、この新規デー
タ検出部が、先頭位置情報の検出間隔をカウンタにより
監視する監視部と、この監視部での検出間隔が所定の間
隔となっていない場合には新規データ表示信号をマスク
するマスク部とをそなえて構成してもよい。
ロック乗り換え部２の記憶部４より読み出されたクロッ
ク乗り換え後の主信号データに含まれる先頭位置情報を
検出し、その先頭位置情報に基づいて主信号データが新
規データであることを示す新規データ表示信号を生成す
る新規データ検出部をそなえるとともに、この新規デー
タ検出部が、先頭位置情報の検出間隔をカウンタにより
監視する監視部と、この監視部での検出間隔が所定の間
隔となっていない場合には新規データ表示信号をマスク
するマスク部とをそなえて構成してもよい。
【００６８】これにより、この送信ポインタ処理部３で
は、記憶部４より読み出される主信号データに含まれる
先頭位置情報が所定（一定）の間隔で読み出されない場
合には、新規データ表示信号をマスクすることができる
ので、例えば、ある時点で先頭位置情報を受けた後に次
の先頭位置情報を受けることができないために新規デー
タ表示信号を送出し続けてしまうといった状態を回避す
ることができる（請求項５）。
は、記憶部４より読み出される主信号データに含まれる
先頭位置情報が所定（一定）の間隔で読み出されない場
合には、新規データ表示信号をマスクすることができる
ので、例えば、ある時点で先頭位置情報を受けた後に次
の先頭位置情報を受けることができないために新規デー
タ表示信号を送出し続けてしまうといった状態を回避す
ることができる（請求項５）。
【００６９】なお、上記のマスク部は、試験用制御信号
により上記の新規データ表示信号をマスクするととも
に、試験用制御信号の解除後の最初の先頭位置情報の検
出タイミングで、新規データ表示信号を送出するように
構成してもよい。これにより、この送信ポインタ処理部
３では、試験終了後でも、最初の先頭位置情報の検出タ
イミングで新規データ表示信号を直ぐに送出することが
可能になる（請求項６）。
により上記の新規データ表示信号をマスクするととも
に、試験用制御信号の解除後の最初の先頭位置情報の検
出タイミングで、新規データ表示信号を送出するように
構成してもよい。これにより、この送信ポインタ処理部
３では、試験終了後でも、最初の先頭位置情報の検出タ
イミングで新規データ表示信号を直ぐに送出することが
可能になる（請求項６）。
【００７０】さらに、上述の送信ポインタ処理部３は、
クロック乗り換え部２の記憶部４より読み出されたクロ
ック乗り換え後の主信号データに含まれる先頭位置情報
に基づいて送信ポインタ値を検出する送信ポインタ値検
出部をそなえるとともに、この送信ポインタ値検出部
が、上記検出処理を上記単位フレーム毎にシリアルに行
なうように構成してもよい。これにより、この送信ポイ
ンタ処理部３では、クロック乗り換え後の主信号データ
を各単位フレームに分離することなくシリアルにポイン
タ値の検出処理を行なうことができる（請求項７）。
クロック乗り換え部２の記憶部４より読み出されたクロ
ック乗り換え後の主信号データに含まれる先頭位置情報
に基づいて送信ポインタ値を検出する送信ポインタ値検
出部をそなえるとともに、この送信ポインタ値検出部
が、上記検出処理を上記単位フレーム毎にシリアルに行
なうように構成してもよい。これにより、この送信ポイ
ンタ処理部３では、クロック乗り換え後の主信号データ
を各単位フレームに分離することなくシリアルにポイン
タ値の検出処理を行なうことができる（請求項７）。
【００７１】また、上述の送信ポインタ値検出部は、上
記単位フレームの最終オフセットポインタ値を検出する
最終オフセットポインタ値検出部をそなえて、この最終
オフセットポインタ値検出部において最終オフセットポ
インタ値が検出されたときに、クロック乗り換え部２で
の記憶部４に対する上記の書き込みタイミングと読み出
しタイミングとの位相状態に応じて出力されるスタッフ
増加指示信号を受けると、次のオフセット位置にて固定
周期に発生するタイミングにより、上記の検出処理を強
制的に初期化するように構成してもよい。
記単位フレームの最終オフセットポインタ値を検出する
最終オフセットポインタ値検出部をそなえて、この最終
オフセットポインタ値検出部において最終オフセットポ
インタ値が検出されたときに、クロック乗り換え部２で
の記憶部４に対する上記の書き込みタイミングと読み出
しタイミングとの位相状態に応じて出力されるスタッフ
増加指示信号を受けると、次のオフセット位置にて固定
周期に発生するタイミングにより、上記の検出処理を強
制的に初期化するように構成してもよい。
【００７２】これにより、この送信ポインタ値検出部
は、クロック乗り換え後の主信号データに含まれる先頭
位置情報が最終オフセットポインタ値を示し且つスタッ
フ増加指示信号を受けた場合でも、次オフセット位置に
て固定周期に発生するタイミングにより、ポインタ値検
出処理を初期化することができる（請求項８）。さら
に、上述の送信ポインタ処理部３は、クロック乗り換え
部２での記憶部４に対する上記の書き込みタイミングと
読み出しタイミングとの位相状態に応じて受信されるス
タッフ指示信号に基づいて、上記位相状態を調整するた
めのスタッフ要求信号を生成するスタッフ処理部をそな
えるとともに、このスタッフ処理部が、主信号データの
ＡＩＳ状態表示処理を行なっているときに、スタッフ指
示信号を受けると、ＡＩＳ状態表示処理を継続したま
ま、上記のスタッフ要求信号生成処理を並行して行なう
ように構成してもよい。
は、クロック乗り換え後の主信号データに含まれる先頭
位置情報が最終オフセットポインタ値を示し且つスタッ
フ増加指示信号を受けた場合でも、次オフセット位置に
て固定周期に発生するタイミングにより、ポインタ値検
出処理を初期化することができる（請求項８）。さら
に、上述の送信ポインタ処理部３は、クロック乗り換え
部２での記憶部４に対する上記の書き込みタイミングと
読み出しタイミングとの位相状態に応じて受信されるス
タッフ指示信号に基づいて、上記位相状態を調整するた
めのスタッフ要求信号を生成するスタッフ処理部をそな
えるとともに、このスタッフ処理部が、主信号データの
ＡＩＳ状態表示処理を行なっているときに、スタッフ指
示信号を受けると、ＡＩＳ状態表示処理を継続したま
ま、上記のスタッフ要求信号生成処理を並行して行なう
ように構成してもよい。
【００７３】これにより、この送信ポインタ処理部３で
は、主信号データのＡＩＳ状態表示処理を優先的に行な
っている場合でも、上記のスタッフ要求信号生成処理を
並行して行なうことができるので、ＡＩＳ状態表示処理
が解除された後、即、正しいスタッフ要求信号生成処理
を行なうことができる（請求項９）。なお、上記のスタ
ッフ処理部は、主信号データに含まれるポインタ・バイ
トに対してＡＩＳ状態表示処理を行なっている間は、上
記のスタッフ要求信号生成処理をマスクするとともに、
スタッフ要求信号を保持するように構成してもよい。こ
れにより、このスタッフ処理部は、ポインタ・バイトに
対するＡＩＳ状態表示処理中は、スタッフ要求信号を保
持して記憶部４に対する書き込み／読み出しタイミング
（位相）の調整を待機させることができるので、ＡＩＳ
以外の事象に遷移したときに記憶部４より正常なタイミ
ングで主信号データが読み出されているにも関わらず、
このタイミングが調整されて位相ずれが生じ送信ポイン
タ値が更新されるといった状態を確実に回避することが
できる（請求項１０）。
は、主信号データのＡＩＳ状態表示処理を優先的に行な
っている場合でも、上記のスタッフ要求信号生成処理を
並行して行なうことができるので、ＡＩＳ状態表示処理
が解除された後、即、正しいスタッフ要求信号生成処理
を行なうことができる（請求項９）。なお、上記のスタ
ッフ処理部は、主信号データに含まれるポインタ・バイ
トに対してＡＩＳ状態表示処理を行なっている間は、上
記のスタッフ要求信号生成処理をマスクするとともに、
スタッフ要求信号を保持するように構成してもよい。こ
れにより、このスタッフ処理部は、ポインタ・バイトに
対するＡＩＳ状態表示処理中は、スタッフ要求信号を保
持して記憶部４に対する書き込み／読み出しタイミング
（位相）の調整を待機させることができるので、ＡＩＳ
以外の事象に遷移したときに記憶部４より正常なタイミ
ングで主信号データが読み出されているにも関わらず、
このタイミングが調整されて位相ずれが生じ送信ポイン
タ値が更新されるといった状態を確実に回避することが
できる（請求項１０）。
【００７４】また、上述のポインタ処理部３は、クロッ
ク乗り換え部２での記憶部４に対する上記の書き込みタ
イミングと読み出しタイミングとの位相状態に応じて受
ける位相調整要求信号に基づいて、上記の各タイミング
を調整するための位相調整信号を生成する位相調整信号
生成部をそなえて、この位相調整信号生成部が、主信号
データが複数の単位フレームを連結した先頭チャンネル
データと従属チャンネルデータとからなるコンカチネー
ション状態である場合には、先頭チャンネルデータにつ
いての上記各タイミングに対してのみ、位相調整信号を
生成するように構成してもよい。
ク乗り換え部２での記憶部４に対する上記の書き込みタ
イミングと読み出しタイミングとの位相状態に応じて受
ける位相調整要求信号に基づいて、上記の各タイミング
を調整するための位相調整信号を生成する位相調整信号
生成部をそなえて、この位相調整信号生成部が、主信号
データが複数の単位フレームを連結した先頭チャンネル
データと従属チャンネルデータとからなるコンカチネー
ション状態である場合には、先頭チャンネルデータにつ
いての上記各タイミングに対してのみ、位相調整信号を
生成するように構成してもよい。
【００７５】これにより、このポインタ処理部３では、
主信号データがコンカチネーション状態である場合で
も、その先頭チャンネルデータについてのみ位相調整処
理が行なわれるようにすることができ、主信号データの
フレーム構成に応じた正しい処理を常に行なうことがで
きる（請求項１１）。
主信号データがコンカチネーション状態である場合で
も、その先頭チャンネルデータについてのみ位相調整処
理が行なわれるようにすることができ、主信号データの
フレーム構成に応じた正しい処理を常に行なうことがで
きる（請求項１１）。
【００７６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （Ａ）送信ポインタ処理装置の全体説明 図２は本発明の一実施形態としての送信ポインタ処理装
置の構成を示すブロック図であるが、この図２に示す送
信ポインタ処理装置１も、図１８，図１９により前述し
た多重化装置１０ｉ（ｉ＝１〜６）に適用されるもの
で、ＳＯＮＥＴ伝送方式における１２チャンネル分のＳ
ＴＳ−１フレーム（単位フレーム）を有するＳＴＳ−１
２フレーム（伝送フレーム）に対する所要の受信ポイン
タ処理が施された後の主信号データを扱い、その主信号
データに対して所要の送信ポインタ処理を施すようにな
っている。ただし、本実施形態では、図３に示すよう
に、ＳＴＳ−１２フレームのデータが８パラ（DATA[01]
〜DATA[08]）のシリアルデータ（７８Ｍｂｐｓ）として
入力されるものとする。
施の形態を説明する。 （Ａ）送信ポインタ処理装置の全体説明 図２は本発明の一実施形態としての送信ポインタ処理装
置の構成を示すブロック図であるが、この図２に示す送
信ポインタ処理装置１も、図１８，図１９により前述し
た多重化装置１０ｉ（ｉ＝１〜６）に適用されるもの
で、ＳＯＮＥＴ伝送方式における１２チャンネル分のＳ
ＴＳ−１フレーム（単位フレーム）を有するＳＴＳ−１
２フレーム（伝送フレーム）に対する所要の受信ポイン
タ処理が施された後の主信号データを扱い、その主信号
データに対して所要の送信ポインタ処理を施すようにな
っている。ただし、本実施形態では、図３に示すよう
に、ＳＴＳ−１２フレームのデータが８パラ（DATA[01]
〜DATA[08]）のシリアルデータ（７８Ｍｂｐｓ）として
入力されるものとする。
【００７７】そして、送信ポインタ処理装置１は、図２
に示すように、クロック乗り換え部〔ＥＳ（エラスティ
ック・ストア）部〕２と送信ポインタ処理部３とをそな
えて構成されている。なお、通常、この送信ポインタ処
理装置１は、いわゆるチャンネル・ユニット（チャンネ
ル盤）上で実現されており、チャンネル盤の挿抜により
簡単に装置の保守・点検などを行なえるようになってい
る。
に示すように、クロック乗り換え部〔ＥＳ（エラスティ
ック・ストア）部〕２と送信ポインタ処理部３とをそな
えて構成されている。なお、通常、この送信ポインタ処
理装置１は、いわゆるチャンネル・ユニット（チャンネ
ル盤）上で実現されており、チャンネル盤の挿抜により
簡単に装置の保守・点検などを行なえるようになってい
る。
【００７８】ここで、クロック乗り換え部２は、受信ポ
インタ処理後の主信号データ（上記８パラのシリアルデ
ータ）のクロックをライン（伝送路）側からシステム側
へ乗り換えさせるクロック乗り換え処理を施すものであ
り、送信ポインタ処理部３は、このクロック乗り換え部
２でのクロック乗り換え後の主信号データに所定の送信
ポインタを挿入するためのものである。
インタ処理後の主信号データ（上記８パラのシリアルデ
ータ）のクロックをライン（伝送路）側からシステム側
へ乗り換えさせるクロック乗り換え処理を施すものであ
り、送信ポインタ処理部３は、このクロック乗り換え部
２でのクロック乗り換え後の主信号データに所定の送信
ポインタを挿入するためのものである。
【００７９】このため、図２に示すように、上述のクロ
ック乗り換え部２は、メモリ部４，書き込み制御部５，
読み出し制御部６及び位相比較（ＰＣ）部７をそなえて
構成され、送信ポインタ処理部３は、ＮＤＦイネーブル
検出部１２，オフセット値検出部１３，スタッフ情報保
持・解除部１４，コンカチ・セレクト部１５，スタッフ
処理部１６及びポインタ・バイト挿入部１７をそなえて
構成されている。
ック乗り換え部２は、メモリ部４，書き込み制御部５，
読み出し制御部６及び位相比較（ＰＣ）部７をそなえて
構成され、送信ポインタ処理部３は、ＮＤＦイネーブル
検出部１２，オフセット値検出部１３，スタッフ情報保
持・解除部１４，コンカチ・セレクト部１５，スタッフ
処理部１６及びポインタ・バイト挿入部１７をそなえて
構成されている。
【００８０】ここで、クロック乗り換え部２において、
メモリ（記憶部）４は、上記の主信号データを各チャン
ネル（ｃｈ０１〜ｃｈ１２）別に所定のアドレスに記憶
するものであるが、本実施形態では、後述するように、
主信号データのコンカチネーション（ＳＴＳ−３ｃ／１
２ｃ）、特にＳＴＳ−３ｃを意識して、全１２チャンネ
ルを以下に示すように４つのチャンネルグループ〜
に分割し、各分割グループ〜毎にチャンネルデータ
をそれぞれ個別のＲＡＭに記憶するようになっている。
メモリ（記憶部）４は、上記の主信号データを各チャン
ネル（ｃｈ０１〜ｃｈ１２）別に所定のアドレスに記憶
するものであるが、本実施形態では、後述するように、
主信号データのコンカチネーション（ＳＴＳ−３ｃ／１
２ｃ）、特にＳＴＳ−３ｃを意識して、全１２チャンネ
ルを以下に示すように４つのチャンネルグループ〜
に分割し、各分割グループ〜毎にチャンネルデータ
をそれぞれ個別のＲＡＭに記憶するようになっている。
【００８１】・チャンネルグループ＝ｃｈ０１〜ｃｈ
０３ ・チャンネルグループ＝ｃｈ０４〜ｃｈ０６ ・チャンネルグループ＝ｃｈ０７〜ｃｈ０９ ・チャンネルグループ＝ｃｈ１０〜ｃｈ１２ また、書き込み制御部５は、このメモリ部４へのライト
アドレスとライトタイミングとを制御するものであり、
読み出し制御部６は、メモリ部４へのリードアドレスと
リードタイミングとを制御するもので、このために、本
実施形態では、上述の書き込み制御部５が、ライトカウ
ンタ部８と多重化部９とをそなえるとともに、読み出し
制御部６が、リードカウンタ部１０と多重化部１１とを
そなえて構成されている。
０３ ・チャンネルグループ＝ｃｈ０４〜ｃｈ０６ ・チャンネルグループ＝ｃｈ０７〜ｃｈ０９ ・チャンネルグループ＝ｃｈ１０〜ｃｈ１２ また、書き込み制御部５は、このメモリ部４へのライト
アドレスとライトタイミングとを制御するものであり、
読み出し制御部６は、メモリ部４へのリードアドレスと
リードタイミングとを制御するもので、このために、本
実施形態では、上述の書き込み制御部５が、ライトカウ
ンタ部８と多重化部９とをそなえるとともに、読み出し
制御部６が、リードカウンタ部１０と多重化部１１とを
そなえて構成されている。
【００８２】ここで、書き込み制御部５において、ライ
トカウンタ部８は、上述のごとく分割されたチャンネル
グループ（分割グループ）〜毎に、そのチャンネル
グループ〜を構成するチャンネルデータ用のライト
アドレスをシリアルタイミングで生成するものであり、
多重化部９は、このライトカウンタ部８で生成された各
チャンネルデータ用のライトアドレスを時分割多重して
メモリ部４のライトアドレス入力（対応するＲＡＭ）へ
供給するものである。
トカウンタ部８は、上述のごとく分割されたチャンネル
グループ（分割グループ）〜毎に、そのチャンネル
グループ〜を構成するチャンネルデータ用のライト
アドレスをシリアルタイミングで生成するものであり、
多重化部９は、このライトカウンタ部８で生成された各
チャンネルデータ用のライトアドレスを時分割多重して
メモリ部４のライトアドレス入力（対応するＲＡＭ）へ
供給するものである。
【００８３】一方、読み出し制御部６において、リード
カウンタ部１０は、上記のチャンネルグループ〜毎
に、そのチャンネルグループ〜を構成するチャンネ
ルデータ用のリードアドレスをシリアルタイミングで生
成するものであり、多重化部１１は、このリードカウン
タ部１０で生成された各チャンネル用のリードアドレス
を時分割多重してメモリ４のリードアドレス入力（対応
するＲＡＭ）へ供給するものである。
カウンタ部１０は、上記のチャンネルグループ〜毎
に、そのチャンネルグループ〜を構成するチャンネ
ルデータ用のリードアドレスをシリアルタイミングで生
成するものであり、多重化部１１は、このリードカウン
タ部１０で生成された各チャンネル用のリードアドレス
を時分割多重してメモリ４のリードアドレス入力（対応
するＲＡＭ）へ供給するものである。
【００８４】なお、上記のライト／リードカウンタ部
８，１０は、それぞれ、受信ポインタ処理において検出
される（ライト側）ペイロード・イネーブル／送信ポイ
ンタ処理において検出される（リード側）ペイロード・
イネーブルに従って動作するようになっている。また、
位相比較部７は、上述の書き込み制御部５で生成される
ライトアドレスと読み出し制御部６で生成されるリード
アドレスとを比較して、その比較結果に基づいて、後述
するスタッフ（ｉｎｃ／ｄｅｃ）要求信号やＰＣリセッ
ト信号を送信ポインタ処理部３へ送出するものである。
８，１０は、それぞれ、受信ポインタ処理において検出
される（ライト側）ペイロード・イネーブル／送信ポイ
ンタ処理において検出される（リード側）ペイロード・
イネーブルに従って動作するようになっている。また、
位相比較部７は、上述の書き込み制御部５で生成される
ライトアドレスと読み出し制御部６で生成されるリード
アドレスとを比較して、その比較結果に基づいて、後述
するスタッフ（ｉｎｃ／ｄｅｃ）要求信号やＰＣリセッ
ト信号を送信ポインタ処理部３へ送出するものである。
【００８５】一方、図２に示す送信ポインタ処理部３に
おいて、ＮＤＦイネーブル検出部（新規データ検出部）
１２は、上述のクロック乗り換え部２のメモリ部４から
読み出されるクロック乗り換え後の主信号データに含ま
れるＪ１イネーブル信号（主信号データの先頭位置情
報）を検出し、そのＪ１イネーブル信号に基づいてＮＤ
Ｆイネーブル信号（新規データ表示信号）を生成するも
のであり、オフセット値検出部（送信ポインタ値検出
部）１３は、上記のＪ１イネーブル信号に基づいて主信
号データに挿入すべき送信ポインタ値（オフセット・ポ
インタ値）を検出するものである。
おいて、ＮＤＦイネーブル検出部（新規データ検出部）
１２は、上述のクロック乗り換え部２のメモリ部４から
読み出されるクロック乗り換え後の主信号データに含ま
れるＪ１イネーブル信号（主信号データの先頭位置情
報）を検出し、そのＪ１イネーブル信号に基づいてＮＤ
Ｆイネーブル信号（新規データ表示信号）を生成するも
のであり、オフセット値検出部（送信ポインタ値検出
部）１３は、上記のＪ１イネーブル信号に基づいて主信
号データに挿入すべき送信ポインタ値（オフセット・ポ
インタ値）を検出するものである。
【００８６】なお、本実施形態では、後述するように、
上述のＮＤＦイネーブル検出部１２が、上記のＪ１イネ
ーブル信号の受信間隔（検出間隔）を監視してこの受信
間隔が一定でない（７８４ビット以上である）とＮＤＦ
イネーブル信号の送出をマスクするように構成され、オ
フセット値検出部１３は、上記送信ポインタ値の検出を
シリアルに行なうように構成されている。
上述のＮＤＦイネーブル検出部１２が、上記のＪ１イネ
ーブル信号の受信間隔（検出間隔）を監視してこの受信
間隔が一定でない（７８４ビット以上である）とＮＤＦ
イネーブル信号の送出をマスクするように構成され、オ
フセット値検出部１３は、上記送信ポインタ値の検出を
シリアルに行なうように構成されている。
【００８７】また、スタッフ情報保持・解除部１４は、
クロック乗り換え部２の位相比較部７で検出されるスタ
ッフ情報（ｉｎｃ／ｄｅｃ要求）を保持したり不要とな
ったスタッフ情報を削除（解除）したりするものであ
り、コンカチ・セレクト部（位相調整信号生成部）１５
は、上記のスタッフ情報に基づいて、メモリ部４へのラ
イト／リード・アクセスタイミングを初期化（調整）す
るためのＰＣリセット要求信号を生成するもので、本実
施形態では、後述するように、主信号データがＳＴＳ−
３ｃ／１２ｃなどのコンカチネーション状態である場合
には、先頭チャンネルデータ（ＳＴＳ−３ｃではｃｈ０
１，ｃｈ０４，ｃｈ０７，ｃｈ１０，ＳＴＳ−１２ｃで
はｃｈ０１）についてのライト／リード・アクセスタイ
ミングに対してのみ、ＰＣリセット要求信号を生成する
ようになっている。
クロック乗り換え部２の位相比較部７で検出されるスタ
ッフ情報（ｉｎｃ／ｄｅｃ要求）を保持したり不要とな
ったスタッフ情報を削除（解除）したりするものであ
り、コンカチ・セレクト部（位相調整信号生成部）１５
は、上記のスタッフ情報に基づいて、メモリ部４へのラ
イト／リード・アクセスタイミングを初期化（調整）す
るためのＰＣリセット要求信号を生成するもので、本実
施形態では、後述するように、主信号データがＳＴＳ−
３ｃ／１２ｃなどのコンカチネーション状態である場合
には、先頭チャンネルデータ（ＳＴＳ−３ｃではｃｈ０
１，ｃｈ０４，ｃｈ０７，ｃｈ１０，ＳＴＳ−１２ｃで
はｃｈ０１）についてのライト／リード・アクセスタイ
ミングに対してのみ、ＰＣリセット要求信号を生成する
ようになっている。
【００８８】さらに、スタッフ処理部１６は、スタッフ
情報保持・解除部１４に保持されているスタッフ情報
（クロック乗り換え部２でのメモリ部４に対するライト
／リード・アクセスタイミングの位相状態に応じて位相
比較部７より受信されるスタッフ指示信号）に基づい
て、上記のコンカチネーション状態（以下、単に「コン
カチ」ということがある）を考慮しながら、主信号に挿
入すべきポインタ・バイトに対するスタッフ処理を行な
うものである。
情報保持・解除部１４に保持されているスタッフ情報
（クロック乗り換え部２でのメモリ部４に対するライト
／リード・アクセスタイミングの位相状態に応じて位相
比較部７より受信されるスタッフ指示信号）に基づい
て、上記のコンカチネーション状態（以下、単に「コン
カチ」ということがある）を考慮しながら、主信号に挿
入すべきポインタ・バイトに対するスタッフ処理を行な
うものである。
【００８９】また、ポインタ・バイト挿入部１７は、上
述のＮＤＦイネーブル検出部１２，オフセット値検出部
１３およびスタッフ処理部１６での処理結果に基づい
て、メモリ部４より読み出された主信号にポインタ・バ
イトを挿入するものである。なお、このポインタ・バイ
ト挿入部１７は、ＰＡＩＳ送出制御指示を受けたときは
主信号を全て“１”にし、パス・スルー機能（装置間Ｐ
ＡＩＳのトランスミッション・ディレイの短縮を目的と
した機能）動作指示を受けたときはポインタ・バイトの
みを全て“１”にするよう挿入処理を行なう。
述のＮＤＦイネーブル検出部１２，オフセット値検出部
１３およびスタッフ処理部１６での処理結果に基づい
て、メモリ部４より読み出された主信号にポインタ・バ
イトを挿入するものである。なお、このポインタ・バイ
ト挿入部１７は、ＰＡＩＳ送出制御指示を受けたときは
主信号を全て“１”にし、パス・スルー機能（装置間Ｐ
ＡＩＳのトランスミッション・ディレイの短縮を目的と
した機能）動作指示を受けたときはポインタ・バイトの
みを全て“１”にするよう挿入処理を行なう。
【００９０】上述のごとく構成された本送信ポインタ処
理装置１の動作概要を説明すると以下のようになる。す
なわち、まずクロック乗り換え部２では、書き込み制御
部５のライトカウンタ部８において、ライト側ペイロー
ド・イネーブル信号（ライン側の動作クロック）に従っ
て、メモリ部４用のライトアドレスが上記の各チャンネ
ルグループ〜毎にシリアルに生成される。そして、
各ライトアドレスは、多重化部９で多重されてメモリ部
４のライトアドレス入力へ直接供給され、これにより、
入力主信号データが、各チャンネルグループ〜毎に
チャンネル別に、順次、メモリ４に記憶されてゆく。
理装置１の動作概要を説明すると以下のようになる。す
なわち、まずクロック乗り換え部２では、書き込み制御
部５のライトカウンタ部８において、ライト側ペイロー
ド・イネーブル信号（ライン側の動作クロック）に従っ
て、メモリ部４用のライトアドレスが上記の各チャンネ
ルグループ〜毎にシリアルに生成される。そして、
各ライトアドレスは、多重化部９で多重されてメモリ部
４のライトアドレス入力へ直接供給され、これにより、
入力主信号データが、各チャンネルグループ〜毎に
チャンネル別に、順次、メモリ４に記憶されてゆく。
【００９１】一方、読み出し制御部６では、リード側ペ
イロード・イネーブル信号（システム側のクロック）に
従って、リードカウンタ部１０において各チャンネルグ
ループ〜毎にシリアルにリードアドレスが生成さ
れ、ライト側と同様に、各リードアドレスは、多重化部
１１で多重されたのちメモリ部４のリードアドレス入力
へ直接供給される。これにより、メモリ部４に記憶され
た主信号データがシステム側のクロックに従い各チャン
ネルグループ〜毎にチャンネル別に読み出されて、
ライン側→システム側へのクロック乗り換え処理が行な
われる。
イロード・イネーブル信号（システム側のクロック）に
従って、リードカウンタ部１０において各チャンネルグ
ループ〜毎にシリアルにリードアドレスが生成さ
れ、ライト側と同様に、各リードアドレスは、多重化部
１１で多重されたのちメモリ部４のリードアドレス入力
へ直接供給される。これにより、メモリ部４に記憶され
た主信号データがシステム側のクロックに従い各チャン
ネルグループ〜毎にチャンネル別に読み出されて、
ライン側→システム側へのクロック乗り換え処理が行な
われる。
【００９２】つまり、上述のクロック乗り換え部２で
は、ＳＴＳ−１２の主信号データをＳＴＳ−１毎に分離
することなくクロック乗り換え処理をシリアルに行なう
ことができるのである。さらに、このとき位相比較部７
では、上記のライト／リードアドレスを比較することに
より、メモリ部４へのライト／リードアクセスタイミン
グを監視しており、ｉｎｃ状態を検出すればｉｎｃ要求
信号、ｄｅｃ状態を検出すればｄｅｃ要求信号をそれぞ
れ送信ポインタ処理部３へ送出する。なお、送信ポイン
タ処理部３では、これらのｉｎｃ／ｄｅｃ要求信号より
メモリ・スリップを検出すると、ＰＣリセット信号を各
ライト／リードカウンタ部８，１０へ送出する。
は、ＳＴＳ−１２の主信号データをＳＴＳ−１毎に分離
することなくクロック乗り換え処理をシリアルに行なう
ことができるのである。さらに、このとき位相比較部７
では、上記のライト／リードアドレスを比較することに
より、メモリ部４へのライト／リードアクセスタイミン
グを監視しており、ｉｎｃ状態を検出すればｉｎｃ要求
信号、ｄｅｃ状態を検出すればｄｅｃ要求信号をそれぞ
れ送信ポインタ処理部３へ送出する。なお、送信ポイン
タ処理部３では、これらのｉｎｃ／ｄｅｃ要求信号より
メモリ・スリップを検出すると、ＰＣリセット信号を各
ライト／リードカウンタ部８，１０へ送出する。
【００９３】そして、送信ポインタ処理部３では、ＮＤ
Ｆイネーブル検出部１２，オフセット値検出部１３にお
いて、上述のごとくメモリ部４より読み出されたクロッ
ク乗り換え後の主信号データに含まれるＪ１イネーブル
信号に基づいて、それぞれ、ＮＤＦイネーブル信号，送
信ポインタ値が検出され、ポインタ・バイト挿入部１７
へ供給される。ただし、上記のＮＤＦイネーブル信号
は、Ｊ１イネーブル信号を一定の間隔で受信している場
合は検出されない。
Ｆイネーブル検出部１２，オフセット値検出部１３にお
いて、上述のごとくメモリ部４より読み出されたクロッ
ク乗り換え後の主信号データに含まれるＪ１イネーブル
信号に基づいて、それぞれ、ＮＤＦイネーブル信号，送
信ポインタ値が検出され、ポインタ・バイト挿入部１７
へ供給される。ただし、上記のＮＤＦイネーブル信号
は、Ｊ１イネーブル信号を一定の間隔で受信している場
合は検出されない。
【００９４】ポインタ・バイト挿入部１７では、これら
のＮＤＦイネーブル信号，送信ポインタ値とスタッフ処
理部１６からのスタッフ情報（ｉｎｃ／ｄｅｃ）とに基
づいて、主信号に送信ポインタ・バイトを挿入する。た
だし、上記のスタッフ情報は、クロック乗り換え部２の
位相比較部７からのスタッフ要求に基づき、主信号デー
タのコンカチ状態を考慮して生成（検出）される。
のＮＤＦイネーブル信号，送信ポインタ値とスタッフ処
理部１６からのスタッフ情報（ｉｎｃ／ｄｅｃ）とに基
づいて、主信号に送信ポインタ・バイトを挿入する。た
だし、上記のスタッフ情報は、クロック乗り換え部２の
位相比較部７からのスタッフ要求に基づき、主信号デー
タのコンカチ状態を考慮して生成（検出）される。
【００９５】以下、上述のクロック乗り換え部２及び送
信ポインタ処理部３について、より詳細に説明する。 （Ｂ）クロック乗り換え部２の詳細説明 図４は上述のクロック乗り換え部２の詳細構成を示すブ
ロック図であるが、この図４に示すように、本実施形態
のクロック乗り換え部２は、上述のメモリ部４が、それ
ぞれ３チャンネル分のＳＴＳ−１データを記憶できる容
量を有する４つのＲＡＭ４−１〜４−４を用いて構成さ
れ、ＲＡＭ４−１に上記チャンネルグループのデータ
が記憶され、ＲＡＭ４−２に上記チャンネルグループ
のデータが記憶され、ＲＡＭ４−３に上記チャンネルグ
ループのデータが記憶され、ＲＡＭ４−４に上記チャ
ンネルグループのデータが記憶されるようになってい
る。
信ポインタ処理部３について、より詳細に説明する。 （Ｂ）クロック乗り換え部２の詳細説明 図４は上述のクロック乗り換え部２の詳細構成を示すブ
ロック図であるが、この図４に示すように、本実施形態
のクロック乗り換え部２は、上述のメモリ部４が、それ
ぞれ３チャンネル分のＳＴＳ−１データを記憶できる容
量を有する４つのＲＡＭ４−１〜４−４を用いて構成さ
れ、ＲＡＭ４−１に上記チャンネルグループのデータ
が記憶され、ＲＡＭ４−２に上記チャンネルグループ
のデータが記憶され、ＲＡＭ４−３に上記チャンネルグ
ループのデータが記憶され、ＲＡＭ４−４に上記チャ
ンネルグループのデータが記憶されるようになってい
る。
【００９６】なお、各ＲＡＭ４−１〜４−４は、ここで
は、それぞれ、例えば図５に示すように、各チャンネル
毎に１７ワード（３チャンネル分で“０”〜“５０”の
計５１ワード），１１ビットのフォーマットを有してお
り、ビット番号“０７”（ＭＳＢ）〜“００”（ＬＳ
Ｂ）に主信号が格納され、ビット番号“０８”に後述す
るＪ１イネーブル信号（Ｊ１ＦＰ）が格納されるように
なっている。
は、それぞれ、例えば図５に示すように、各チャンネル
毎に１７ワード（３チャンネル分で“０”〜“５０”の
計５１ワード），１１ビットのフォーマットを有してお
り、ビット番号“０７”（ＭＳＢ）〜“００”（ＬＳ
Ｂ）に主信号が格納され、ビット番号“０８”に後述す
るＪ１イネーブル信号（Ｊ１ＦＰ）が格納されるように
なっている。
【００９７】また、上述のライトカウンタ部８は、それ
ぞれ上記のチャンネルグループ〜に対応する（分割
グループ数分の）ライト・アドレスカウンタ部（書き込
みアドレス生成用カウンタ部）８−１〜８−４をそなえ
て構成され、同様に、リードカウンタ部１０は、それぞ
れチャンネルグループ〜に対応するリード・アドレ
スカウンタ部（読み出しアドレス生成用カウンタ部）１
０−１〜１０−４をそなえて構成されている。
ぞれ上記のチャンネルグループ〜に対応する（分割
グループ数分の）ライト・アドレスカウンタ部（書き込
みアドレス生成用カウンタ部）８−１〜８−４をそなえ
て構成され、同様に、リードカウンタ部１０は、それぞ
れチャンネルグループ〜に対応するリード・アドレ
スカウンタ部（読み出しアドレス生成用カウンタ部）１
０−１〜１０−４をそなえて構成されている。
【００９８】そして、この図４に示すように、各ライト
・アドレスカウンタ部８−ｋ（ただし、ｋ＝１〜４）
は、それぞれ、各ＲＡＭ４−ｋのワード数“０”〜“５
０”をカウントするためのワード・カウンタ１８〜２０
とこれらのワード・カウンタ１８〜２０のロード値を選
択するためのロード値選択部２１〜２３をそなえて構成
され、各リード・アドレスカウンタ部１０−ｋは、それ
ぞれ、各ＲＡＭ４−ｋのワード数“０”〜“５０”をカ
ウントするためのワード・カウンタ２９〜３１とこれら
のワード・カウンタ２９〜３１のロード値を選択するた
めのロード値選択部３２〜３４をそなえて構成される。
・アドレスカウンタ部８−ｋ（ただし、ｋ＝１〜４）
は、それぞれ、各ＲＡＭ４−ｋのワード数“０”〜“５
０”をカウントするためのワード・カウンタ１８〜２０
とこれらのワード・カウンタ１８〜２０のロード値を選
択するためのロード値選択部２１〜２３をそなえて構成
され、各リード・アドレスカウンタ部１０−ｋは、それ
ぞれ、各ＲＡＭ４−ｋのワード数“０”〜“５０”をカ
ウントするためのワード・カウンタ２９〜３１とこれら
のワード・カウンタ２９〜３１のロード値を選択するた
めのロード値選択部３２〜３４をそなえて構成される。
【００９９】ここで、各ライト・アドレスカウンタ部８
−ｋにおいて、ワード・カウンタ１８は図５中に示すワ
ード領域３５（ｃｈ０１，０４，０７，１０のデータ格
納領域）のワード数“０”〜“１６”を、ワード・カウ
ンタ１９はワード領域３６（ｃｈ０２，０５，０８，１
１のデータ格納領域）のワード数“１７”〜“３３”
を、ワード・カウンタ２０はワード領域３７（ｃｈ０
３，０６，０９，１２のデータ格納領域）のワード数
“３４”〜“５０”を、それぞれ、カウントするもの
で、これにより、各ＲＡＭ４−ｋ用のライトアドレスを
全て生成できるようになっている。
−ｋにおいて、ワード・カウンタ１８は図５中に示すワ
ード領域３５（ｃｈ０１，０４，０７，１０のデータ格
納領域）のワード数“０”〜“１６”を、ワード・カウ
ンタ１９はワード領域３６（ｃｈ０２，０５，０８，１
１のデータ格納領域）のワード数“１７”〜“３３”
を、ワード・カウンタ２０はワード領域３７（ｃｈ０
３，０６，０９，１２のデータ格納領域）のワード数
“３４”〜“５０”を、それぞれ、カウントするもの
で、これにより、各ＲＡＭ４−ｋ用のライトアドレスを
全て生成できるようになっている。
【０１００】一方、各リード・アドレスカウンタ部１０
−ｋにおいて、各ワード・カウンタ２９〜３１も、上記
の各ワード・カウンタと同様に各ＲＡＭ４−ｋの全ワー
ド数をカウントしてＲＡＭ４−ｋ用の全リードアドレス
を生成するためのものであるが、ＲＡＭ４−ｋに記憶さ
れた各チャンネルデータを上記のライトアドレスとは異
なるアドレスから読み出すために、ワード・カウンタ２
９はワード数“０８”から、ワード・カウンタ３０はワ
ード数“２５”から、ワード・カウンタ３１はワード数
“４２”からそれぞれカウントを開始するようになって
いる。
−ｋにおいて、各ワード・カウンタ２９〜３１も、上記
の各ワード・カウンタと同様に各ＲＡＭ４−ｋの全ワー
ド数をカウントしてＲＡＭ４−ｋ用の全リードアドレス
を生成するためのものであるが、ＲＡＭ４−ｋに記憶さ
れた各チャンネルデータを上記のライトアドレスとは異
なるアドレスから読み出すために、ワード・カウンタ２
９はワード数“０８”から、ワード・カウンタ３０はワ
ード数“２５”から、ワード・カウンタ３１はワード数
“４２”からそれぞれカウントを開始するようになって
いる。
【０１０１】なお、これらのライト側／リード側の各ワ
ード・カウンタ１８〜２１／２９〜３１は、それぞれ、
上記８パラのシリアルデータに同期して動作するように
なっており、具体的には、上記のライト側／リード側の
ペイロード・イネーブル信号〔１２チャンネル分のシリ
アルデータ毎（つまり、６Ｍｂｐｓ毎）に“Ｈ”とな
る〕に従ってカウント・アップするようになっている。
ード・カウンタ１８〜２１／２９〜３１は、それぞれ、
上記８パラのシリアルデータに同期して動作するように
なっており、具体的には、上記のライト側／リード側の
ペイロード・イネーブル信号〔１２チャンネル分のシリ
アルデータ毎（つまり、６Ｍｂｐｓ毎）に“Ｈ”とな
る〕に従ってカウント・アップするようになっている。
【０１０２】また、各ロード値選択部２１〜２３／３２
〜３４は、それぞれ、対応するワード・カウンタ１８〜
２０／２９〜３１用のロード値を選択・決定するもの
で、例えば、主信号データがコンカチ状態である場合、
つまり、主信号データがＳＴＳ−３ｃ／１２ｃで３チャ
ンネル／１２チャンネル分のＳＴＳ−１データを１つの
データとして扱わなければならない場合には、従属チャ
ンネルデータは先頭チャンネルデータに同期して処理し
なければならないので、先頭チャンネルデータ用のロー
ド値を従属チャンネルデータ用のロード値として選択し
て、各ライト／リードアドレス・カウンタ部８−ｋ，１
０−ｋを先頭チャンネルに同期させるようになってい
る。
〜３４は、それぞれ、対応するワード・カウンタ１８〜
２０／２９〜３１用のロード値を選択・決定するもの
で、例えば、主信号データがコンカチ状態である場合、
つまり、主信号データがＳＴＳ−３ｃ／１２ｃで３チャ
ンネル／１２チャンネル分のＳＴＳ−１データを１つの
データとして扱わなければならない場合には、従属チャ
ンネルデータは先頭チャンネルデータに同期して処理し
なければならないので、先頭チャンネルデータ用のロー
ド値を従属チャンネルデータ用のロード値として選択し
て、各ライト／リードアドレス・カウンタ部８−ｋ，１
０−ｋを先頭チャンネルに同期させるようになってい
る。
【０１０３】なお、これらの各ロード値選択部２１〜２
３／３２〜３４は、それぞれ、後述するＰＣリセット微
分処理部２４−１〜２４−４又はパワー・オン・リセッ
ト微分処理部２５においてＰＣリセット信号又はパワー
・オン・リセット信号の解除タイミング・エッジが検出
されると初期化用のロード値が選択・決定されるように
もなっている。
３／３２〜３４は、それぞれ、後述するＰＣリセット微
分処理部２４−１〜２４−４又はパワー・オン・リセッ
ト微分処理部２５においてＰＣリセット信号又はパワー
・オン・リセット信号の解除タイミング・エッジが検出
されると初期化用のロード値が選択・決定されるように
もなっている。
【０１０４】そして、本実施形態では、後に詳述するよ
うに、上記の各ライト・アドレスカウンタ部８−ｋ（た
だし、ｋ＝１〜４）が相互に少なくとも１チャンネルデ
ータ分だけずれたタイミングで動作するとともに、各リ
ード・アドレスカウンタ部１０−ｋが相互に少なくとも
１チャンネルデータ分だけずれたタイミングで動作する
ようになっており、これにより各チャンネルデータ（Ｒ
ＡＭ４−ｋ）用のライト／リードアドレスをシリアルの
タイミング〔８パラのシリアルデータ（図３参照）の入
力順：ｃｈ０１→ｃｈ０４→ｃｈ０７→ｃｈ１０→ｃｈ
０２→ｃｈ０５→・・・→ｃｈ０９→ｃｈ１２）で生成
できるようになっている。
うに、上記の各ライト・アドレスカウンタ部８−ｋ（た
だし、ｋ＝１〜４）が相互に少なくとも１チャンネルデ
ータ分だけずれたタイミングで動作するとともに、各リ
ード・アドレスカウンタ部１０−ｋが相互に少なくとも
１チャンネルデータ分だけずれたタイミングで動作する
ようになっており、これにより各チャンネルデータ（Ｒ
ＡＭ４−ｋ）用のライト／リードアドレスをシリアルの
タイミング〔８パラのシリアルデータ（図３参照）の入
力順：ｃｈ０１→ｃｈ０４→ｃｈ０７→ｃｈ１０→ｃｈ
０２→ｃｈ０５→・・・→ｃｈ０９→ｃｈ１２）で生成
できるようになっている。
【０１０５】また、上述の位相比較部７は、上述のライ
トカウンタ部８，リードカウンタ部１０の構成に対応し
て、この図４に示すように、チャンネルグループ〜
用の位相比較回路７−ｋを有し、さらに各位相比較回路
７−ｋが、それぞれ位相比較器２６〜２８を有する構成
となっており、各位相比較器２６〜２８において、対応
するライト・アドレスカウンタ部８−ｋのワード・カウ
ンタ１８〜１９で生成されるライトアドレスとリード・
アドレスカウンタ部１０−ｋのワード・カウンタ２９〜
３１で生成されるリードアドレスとが比較（監視）され
その比較結果に基づいてｉｎｃ／ｄｅｃのスタッフ要求
が検出されるようになっている。
トカウンタ部８，リードカウンタ部１０の構成に対応し
て、この図４に示すように、チャンネルグループ〜
用の位相比較回路７−ｋを有し、さらに各位相比較回路
７−ｋが、それぞれ位相比較器２６〜２８を有する構成
となっており、各位相比較器２６〜２８において、対応
するライト・アドレスカウンタ部８−ｋのワード・カウ
ンタ１８〜１９で生成されるライトアドレスとリード・
アドレスカウンタ部１０−ｋのワード・カウンタ２９〜
３１で生成されるリードアドレスとが比較（監視）され
その比較結果に基づいてｉｎｃ／ｄｅｃのスタッフ要求
が検出されるようになっている。
【０１０６】なお、各位相比較回路７−ｋは、上記のラ
イトアドレス（ライトタイミング）とリードアドレス
（リードタイミング）との位相（ＰＣ）状態が異常（各
タイミングが接近しすぎ、あるいは離れすぎ）が生じメ
モリ部４（ＲＡＭ４−ｋ）においてメモリ・スリップ
（データの２度読み・欠落）が発生して生じデータの読
み出しが異常となった場合には、各タイミングを初期化
するためにＰＣリセット要求信号（位相初期化信号）を
生成・出力するようにもなっている。
イトアドレス（ライトタイミング）とリードアドレス
（リードタイミング）との位相（ＰＣ）状態が異常（各
タイミングが接近しすぎ、あるいは離れすぎ）が生じメ
モリ部４（ＲＡＭ４−ｋ）においてメモリ・スリップ
（データの２度読み・欠落）が発生して生じデータの読
み出しが異常となった場合には、各タイミングを初期化
するためにＰＣリセット要求信号（位相初期化信号）を
生成・出力するようにもなっている。
【０１０７】具体的には、各ワード・カウンタ１８〜２
０／２９〜３１のカウンタ値を用いて各チャンネル毎
に、ライン側／システム側クロックの位相比較用のｉｎ
ｃ／ｄｅｃウィンドウ，監視パルスを生成し、これらの
ウィンドウと監視パルスとに基づいてスタッフ（ｉｎｃ
／ｄｅｃ），メモリ・スリップの監視を行なうようにな
っている。
０／２９〜３１のカウンタ値を用いて各チャンネル毎
に、ライン側／システム側クロックの位相比較用のｉｎ
ｃ／ｄｅｃウィンドウ，監視パルスを生成し、これらの
ウィンドウと監視パルスとに基づいてスタッフ（ｉｎｃ
／ｄｅｃ），メモリ・スリップの監視を行なうようにな
っている。
【０１０８】ここで、上記のｉｎｃウィンドウにはそれ
ぞれワード・カウンタ１８〜２０のカウンタ値“０，
１，２”，“１７，１８，１９”，“３４，３５，３
６”をデコードしたパルスが使用され、ｄｅｃウィンド
ウにはそれぞれワード・カウンタ１８〜２０のカウンタ
値“１４，１５，１６”，“３１，３２，３３”，“４
８，４９，５０”をデコードしたパルスが使用され、監
視パルスにはそれぞれワード・カウンタ１８〜２０のカ
ウンタ値“０，１７，３４”をデコードしたパルスが使
用され、これらのウィンドウ値と監視パルスとの論理を
とることによって非同期のパルス（スタッフ要求信号，
ＰＣリセット信号）が作成される。
ぞれワード・カウンタ１８〜２０のカウンタ値“０，
１，２”，“１７，１８，１９”，“３４，３５，３
６”をデコードしたパルスが使用され、ｄｅｃウィンド
ウにはそれぞれワード・カウンタ１８〜２０のカウンタ
値“１４，１５，１６”，“３１，３２，３３”，“４
８，４９，５０”をデコードしたパルスが使用され、監
視パルスにはそれぞれワード・カウンタ１８〜２０のカ
ウンタ値“０，１７，３４”をデコードしたパルスが使
用され、これらのウィンドウ値と監視パルスとの論理を
とることによって非同期のパルス（スタッフ要求信号，
ＰＣリセット信号）が作成される。
【０１０９】また、この図４において、符号２４−１〜
２４−４で示すものは、それぞれ、各チャンネルグルー
プ〜に対応したＰＣリセット微分処理部、符号２５
で示すものはパワー・オン・リセット微分処理部であ
り、ＰＣリセット微分処理部（初期化信号微分処理部）
２４−ｋは、それぞれ、上述の位相比較回路４−ｋにお
いて検出される上記ＰＣリセット要求信号に対して微分
処理を施してこのＰＣリセット要求信号の解除タイミン
グ・エッジを検出するもので、本実施形態では、後述す
るように、この解除タイミング・エッジを用いて、各ラ
イト／リード・アドレスカウンタ８−ｋ，１０−ｋの各
ロード値選択部２１〜２３／２９〜３１での選択ロード
値をそれぞれ個別に初期化用のものに決定することによ
り、各カウンタ部８，１０でのアドレス生成処理を各チ
ャンネルグループ〜毎に初期化できるようになって
いる。
２４−４で示すものは、それぞれ、各チャンネルグルー
プ〜に対応したＰＣリセット微分処理部、符号２５
で示すものはパワー・オン・リセット微分処理部であ
り、ＰＣリセット微分処理部（初期化信号微分処理部）
２４−ｋは、それぞれ、上述の位相比較回路４−ｋにお
いて検出される上記ＰＣリセット要求信号に対して微分
処理を施してこのＰＣリセット要求信号の解除タイミン
グ・エッジを検出するもので、本実施形態では、後述す
るように、この解除タイミング・エッジを用いて、各ラ
イト／リード・アドレスカウンタ８−ｋ，１０−ｋの各
ロード値選択部２１〜２３／２９〜３１での選択ロード
値をそれぞれ個別に初期化用のものに決定することによ
り、各カウンタ部８，１０でのアドレス生成処理を各チ
ャンネルグループ〜毎に初期化できるようになって
いる。
【０１１０】さらに、パワー・オン・リセット微分処理
部（初期化信号微分処理部）２５は、チャンネル盤の挿
抜などにより発生するパワー・オン・リセット信号（初
期化信号）に対して微分処理を施すことにより、このパ
ワー・オン・リセット信号の解除タイミング・エッジを
検出するもので、本実施形態では、後述するように、こ
の微分処理部２５で得られた解除タイミング・エッジを
用いて、上記の各ロード値選択部２１〜２３／２９〜３
１での選択ロード値を全て同時に初期化用のものに決定
することにより、各カウンタ部８，１０でのアドレス生
成処理を全チャンネルグループ〜同時に初期化し
て、パワー・オン・リセット後の上記ウィンドウ値の状
態を理想の位相に遷移させる（つまり、ＲＡＭ４−ｋか
ら理想の位相でデータを読み出せる）ことができるよう
になっている。
部（初期化信号微分処理部）２５は、チャンネル盤の挿
抜などにより発生するパワー・オン・リセット信号（初
期化信号）に対して微分処理を施すことにより、このパ
ワー・オン・リセット信号の解除タイミング・エッジを
検出するもので、本実施形態では、後述するように、こ
の微分処理部２５で得られた解除タイミング・エッジを
用いて、上記の各ロード値選択部２１〜２３／２９〜３
１での選択ロード値を全て同時に初期化用のものに決定
することにより、各カウンタ部８，１０でのアドレス生
成処理を全チャンネルグループ〜同時に初期化し
て、パワー・オン・リセット後の上記ウィンドウ値の状
態を理想の位相に遷移させる（つまり、ＲＡＭ４−ｋか
ら理想の位相でデータを読み出せる）ことができるよう
になっている。
【０１１１】以下、上述のごとく構成された本実施形態
におけるクロック乗り換え部２の動作について詳述す
る。まず、入力ＳＴＳ−１２データ（８パラのシリアル
データ）が図６（ａ）（図３）に示すようなチャンネル
並びで入力されたとすると、前段の受信ポインタ処理に
より、各チャンネルについてのライト側ペイロード・イ
ネーブル信号がそれぞれ図６（ｂ）〜図６（ｍ）に示す
ようなタイミング（７８Ｍｂｐｓ周期：１つのチャンネ
ルに着目すると６Ｍｂｐｓ周期）で検出される。
におけるクロック乗り換え部２の動作について詳述す
る。まず、入力ＳＴＳ−１２データ（８パラのシリアル
データ）が図６（ａ）（図３）に示すようなチャンネル
並びで入力されたとすると、前段の受信ポインタ処理に
より、各チャンネルについてのライト側ペイロード・イ
ネーブル信号がそれぞれ図６（ｂ）〜図６（ｍ）に示す
ようなタイミング（７８Ｍｂｐｓ周期：１つのチャンネ
ルに着目すると６Ｍｂｐｓ周期）で検出される。
【０１１２】各ライト側ペイロード・イネーブル信号
は、それぞれ、対応するライト・アドレスカウンタ部８
−ｋのワード・カウンタ１８〜２０のイネーブル入力
（ＥＮ）に供給され、これにより、各ライト・アドレス
カウンタ部８−ｋが相互に１チャンネルデータ分（７８
Ｍｂｐｓ分）だけずれたタイミングで起動され各ワード
・カウンタ１８〜２０がそれぞれカウント・アップを開
始する。
は、それぞれ、対応するライト・アドレスカウンタ部８
−ｋのワード・カウンタ１８〜２０のイネーブル入力
（ＥＮ）に供給され、これにより、各ライト・アドレス
カウンタ部８−ｋが相互に１チャンネルデータ分（７８
Ｍｂｐｓ分）だけずれたタイミングで起動され各ワード
・カウンタ１８〜２０がそれぞれカウント・アップを開
始する。
【０１１３】この結果、ライトカウンタ部８は、各ＲＡ
Ｍ４−ｋ用のライトアドレスを各チャンネルグループ
〜毎にシリアルに〔図６（ｂ）〜図６（ｍ）の順に〕
生成することになり、例えばＲＡＭ４−１へのライト・
アクセスタイミングは図６（ｎ）、ＲＡＭ４−２へのラ
イト・アクセスタイミングは図６（ｏ）、ＲＡＭ４−３
へのライト・アクセスタイミングは図６（ｐ）、ＲＡＭ
４−４へのライト・アクセスタイミングは図６（ｑ）に
示すようになる。
Ｍ４−ｋ用のライトアドレスを各チャンネルグループ
〜毎にシリアルに〔図６（ｂ）〜図６（ｍ）の順に〕
生成することになり、例えばＲＡＭ４−１へのライト・
アクセスタイミングは図６（ｎ）、ＲＡＭ４−２へのラ
イト・アクセスタイミングは図６（ｏ）、ＲＡＭ４−３
へのライト・アクセスタイミングは図６（ｐ）、ＲＡＭ
４−４へのライト・アクセスタイミングは図６（ｑ）に
示すようになる。
【０１１４】つまり、カウンタ部８は、７８Ｍｂｐｓ周
期でＲＡＭ４−１→ＲＡＭ４−２→ＲＡＭ４−３→ＲＡ
Ｍ４−４→ＲＡＭ４−１→・・・の順に各ＲＡＭ４−ｋ
にアクセスして、１２チャンネル分のデータを４分割し
てＲＡＭ４−ｋに記憶させることになる（１つのＲＡＭ
４−ｋに対しては、７８Ｍｂｐｓ÷４≒１９Ｍｂｐｓに
１度の割合でアクセスしていることになる）。
期でＲＡＭ４−１→ＲＡＭ４−２→ＲＡＭ４−３→ＲＡ
Ｍ４−４→ＲＡＭ４−１→・・・の順に各ＲＡＭ４−ｋ
にアクセスして、１２チャンネル分のデータを４分割し
てＲＡＭ４−ｋに記憶させることになる（１つのＲＡＭ
４−ｋに対しては、７８Ｍｂｐｓ÷４≒１９Ｍｂｐｓに
１度の割合でアクセスしていることになる）。
【０１１５】これにより、主信号データは、ライン側ク
ロックであるライト側ペイロード・イネーブル信号に従
って、つまり、パスの最大単位であるＳＴＳ−１２デー
タ（約６２２Ｍｂｐｓ）のバイト処理に相当するビット
レート（６２２÷８≒７８Ｍｂｐｓ）に従って、ＳＴＳ
−１単位に分離されることなくシリアルにＲＡＭ４−ｋ
に順次記憶される。
ロックであるライト側ペイロード・イネーブル信号に従
って、つまり、パスの最大単位であるＳＴＳ−１２デー
タ（約６２２Ｍｂｐｓ）のバイト処理に相当するビット
レート（６２２÷８≒７８Ｍｂｐｓ）に従って、ＳＴＳ
−１単位に分離されることなくシリアルにＲＡＭ４−ｋ
に順次記憶される。
【０１１６】一方、リード側では、送信ポインタ処理部
３のスタッフ処理部１６において、各チャンネルについ
てのリード側ペイロード・イネーブル信号が、ライト側
と同様に、それぞれ図６（ｂ）〜図６（ｍ）に示すよう
なタイミング（７８Ｍｂｐｓ周期：１つのチャンネルに
着目すると６Ｍｂｐｓ周期）で検出される。ただし、こ
れらの各リード側ペイロード・イネーブル信号は、送信
ポインタ処理部３のスタッフ処理部１７で検出されるの
で、上記のライト側ペイロード・イネーブル信号の検出
タイミングとは異なるタイミング（位相）で検出されて
いる。
３のスタッフ処理部１６において、各チャンネルについ
てのリード側ペイロード・イネーブル信号が、ライト側
と同様に、それぞれ図６（ｂ）〜図６（ｍ）に示すよう
なタイミング（７８Ｍｂｐｓ周期：１つのチャンネルに
着目すると６Ｍｂｐｓ周期）で検出される。ただし、こ
れらの各リード側ペイロード・イネーブル信号は、送信
ポインタ処理部３のスタッフ処理部１７で検出されるの
で、上記のライト側ペイロード・イネーブル信号の検出
タイミングとは異なるタイミング（位相）で検出されて
いる。
【０１１７】そして、各リード側ペイロード・イネーブ
ル信号は、それぞれ、ライト側と同様に、対応するリー
ド・アドレスカウンタ部１０−ｋのワード・カウンタ２
９〜３１のイネーブル入力（ＥＮ）に供給され、これに
より、各リード・アドレスカウンタ部１０−ｋが相互に
１チャンネルデータ分（７８Ｍｂｐｓ分）だけずれたタ
イミングで起動され各ワード・カウンタ２９〜３１がそ
れぞれカウント・アップを開始する。
ル信号は、それぞれ、ライト側と同様に、対応するリー
ド・アドレスカウンタ部１０−ｋのワード・カウンタ２
９〜３１のイネーブル入力（ＥＮ）に供給され、これに
より、各リード・アドレスカウンタ部１０−ｋが相互に
１チャンネルデータ分（７８Ｍｂｐｓ分）だけずれたタ
イミングで起動され各ワード・カウンタ２９〜３１がそ
れぞれカウント・アップを開始する。
【０１１８】この結果、リードカウンタ部１０は、各Ｒ
ＡＭ４−ｋ用のリードアドレスを各チャンネルグループ
〜毎にシリアルに〔図６（ｂ）〜図６（ｍ）の順
に〕生成することになり、これにより、各ＲＡＭ４−ｋ
に記憶された主信号データが、リード側ペイロード・イ
ネーブル信号（システム側クロック）に従って、各チャ
ンネル毎にシリアルに読み出されて、クロック乗り換え
処理が行なわれる。
ＡＭ４−ｋ用のリードアドレスを各チャンネルグループ
〜毎にシリアルに〔図６（ｂ）〜図６（ｍ）の順
に〕生成することになり、これにより、各ＲＡＭ４−ｋ
に記憶された主信号データが、リード側ペイロード・イ
ネーブル信号（システム側クロック）に従って、各チャ
ンネル毎にシリアルに読み出されて、クロック乗り換え
処理が行なわれる。
【０１１９】以上のように、上述のクロック乗り換え部
２によれば、チャンネルグループ〜毎にシリアルに
生成されるライト／リードアドレスを用いて、主信号デ
ータのＲＡＭ４−ｋに対するライト／リード制御を行な
うので、ＳＴＳ−１２レベルの主信号データをＳＴＳ−
１毎に分離することなくクロック乗り換え処理を行なう
ことができる。
２によれば、チャンネルグループ〜毎にシリアルに
生成されるライト／リードアドレスを用いて、主信号デ
ータのＲＡＭ４−ｋに対するライト／リード制御を行な
うので、ＳＴＳ−１２レベルの主信号データをＳＴＳ−
１毎に分離することなくクロック乗り換え処理を行なう
ことができる。
【０１２０】従って、主信号データの伝送速度（６２２
Ｍｂｐｓ）に準じた高速クロック（バイト処理に相当す
るビットレート：６２２Ｍｂｐｓ÷８≒７８Ｍｂｐｓ）
を用いてクロック乗り換え処理を行なうことができ、本
装置１の装置規模を大幅に削減することができるととも
に、その処理能力を大幅に向上させることができる。次
に、図７は図４に示すパワー・オン・リセット微分処理
部２５の詳細構成を示すブロック図であるが、この図７
に示すように、本実施形態のパワー・オン・リセット微
分処理部２５は、入力信号を微分する微分回路として、
ＦＦ回路（レジスタ）２５−１，２５−２及びＡＮＤゲ
ート２５−３を有して構成されており、これらのレジス
タ２５−１，２５−２及びＡＮＤゲート２５−３によっ
てシステム立ち上げ時やチャンネル・ユニット挿抜時に
入力されるパワー・オン・リセット信号の解除タイミン
グ・エッジ（立ち上がりエッジ）を検出するようになっ
ている。
Ｍｂｐｓ）に準じた高速クロック（バイト処理に相当す
るビットレート：６２２Ｍｂｐｓ÷８≒７８Ｍｂｐｓ）
を用いてクロック乗り換え処理を行なうことができ、本
装置１の装置規模を大幅に削減することができるととも
に、その処理能力を大幅に向上させることができる。次
に、図７は図４に示すパワー・オン・リセット微分処理
部２５の詳細構成を示すブロック図であるが、この図７
に示すように、本実施形態のパワー・オン・リセット微
分処理部２５は、入力信号を微分する微分回路として、
ＦＦ回路（レジスタ）２５−１，２５−２及びＡＮＤゲ
ート２５−３を有して構成されており、これらのレジス
タ２５−１，２５−２及びＡＮＤゲート２５−３によっ
てシステム立ち上げ時やチャンネル・ユニット挿抜時に
入力されるパワー・オン・リセット信号の解除タイミン
グ・エッジ（立ち上がりエッジ）を検出するようになっ
ている。
【０１２１】これにより、この微分処理部２５では、ラ
イン側／システム側クロック毎に、レジスタ２５−１，
２５−２及びＡＮＤゲート３によってパワー・オン・リ
セット信号の解除タイミング・エッジが検出（抽出）さ
れる。得られた解除タイミング・エッジは、ロード値選
択部２１〜２４（３２〜３４）を通じて各ワード・カウ
ンタ１８〜２０（２９〜３１）のロード入力にそれぞれ
同時に供給され、これにより、各ワード・カウンタ１８
〜２０（２９〜３１）が初期化される。
イン側／システム側クロック毎に、レジスタ２５−１，
２５−２及びＡＮＤゲート３によってパワー・オン・リ
セット信号の解除タイミング・エッジが検出（抽出）さ
れる。得られた解除タイミング・エッジは、ロード値選
択部２１〜２４（３２〜３４）を通じて各ワード・カウ
ンタ１８〜２０（２９〜３１）のロード入力にそれぞれ
同時に供給され、これにより、各ワード・カウンタ１８
〜２０（２９〜３１）が初期化される。
【０１２２】つまり、本実施形態のクロック乗り換え部
２における書き込み制御部５および読み出し制御部６
は、パワー・オン・リセット信号が内部動作クロックに
対して非同期のタイミングで入力されても、常に上記の
各チャンネルグループ〜毎のアドレス生成処理をパ
ワー・オン・リセット信号が入力された契機で全て同時
に初期化することが可能になっているのである。
２における書き込み制御部５および読み出し制御部６
は、パワー・オン・リセット信号が内部動作クロックに
対して非同期のタイミングで入力されても、常に上記の
各チャンネルグループ〜毎のアドレス生成処理をパ
ワー・オン・リセット信号が入力された契機で全て同時
に初期化することが可能になっているのである。
【０１２３】従って、例えば、システム立ち上げ時ある
いはチャンネル・ユニットの挿入時の内部動作クロック
の供給が上記解除タイミングより遅れた場合でも、確実
に、上記のアドレス生成処理を初期化でき、本装置１の
信頼性を大幅に向上させることができる。次に、図８は
図４に示すＰＣリセット微分処理部２４−ｋの詳細構成
を示すブロックであるが、この図８に示すように、本実
施形態のＰＣリセット微分処理部２４−ｋは、入力信号
を微分する微分回路として、ＦＦ回路（レジスタ）２４
ａ，２４ｂ及びＯＲゲート２４ｃを有して構成されてお
り、これらのＦＦ回路２４ａ，２４ｂ及びＯＲゲート２
４ｃによって、送信ポインタ処理部３のスタッフ処理部
１６において後述するごとく検出されるＰＣリセット要
求信号の解除タイミング・エッジを検出するようになっ
ている。
いはチャンネル・ユニットの挿入時の内部動作クロック
の供給が上記解除タイミングより遅れた場合でも、確実
に、上記のアドレス生成処理を初期化でき、本装置１の
信頼性を大幅に向上させることができる。次に、図８は
図４に示すＰＣリセット微分処理部２４−ｋの詳細構成
を示すブロックであるが、この図８に示すように、本実
施形態のＰＣリセット微分処理部２４−ｋは、入力信号
を微分する微分回路として、ＦＦ回路（レジスタ）２４
ａ，２４ｂ及びＯＲゲート２４ｃを有して構成されてお
り、これらのＦＦ回路２４ａ，２４ｂ及びＯＲゲート２
４ｃによって、送信ポインタ処理部３のスタッフ処理部
１６において後述するごとく検出されるＰＣリセット要
求信号の解除タイミング・エッジを検出するようになっ
ている。
【０１２４】これにより、各ＰＣリセット微分処理部２
４−ｋでは、スタッフ処理部１６においてｉｎｃ／ｄｅ
ｃ同時検出あるいはスタッフ要求，ＮＤＦイネーブル送
出要求の同時検出によりで検出されるＰＣリセット要求
信号の解除タイミング・エッジ（立ち下がりエッジ）
が、レジスタ２４ａ，２４ｂ及びＯＲゲート２４ｃによ
って抽出される。
４−ｋでは、スタッフ処理部１６においてｉｎｃ／ｄｅ
ｃ同時検出あるいはスタッフ要求，ＮＤＦイネーブル送
出要求の同時検出によりで検出されるＰＣリセット要求
信号の解除タイミング・エッジ（立ち下がりエッジ）
が、レジスタ２４ａ，２４ｂ及びＯＲゲート２４ｃによ
って抽出される。
【０１２５】得られた解除タイミング・エッジは、対応
するロード値選択部２１〜２４（３２〜３４）を通じて
ワード・カウンタ１８〜２０（２９〜３１）のロード入
力に供給され、これにより、各ワード・カウンタ１８〜
２０（２９〜３１）が個別に初期化される。つまり、こ
れらの各微分処理部２４−ｋは、ライト／リード・アド
レスカウンタ部８−ｋ，１０−ｋがそれぞれライン／シ
ステム側の別系のクロックで動作しているために、スタ
ッフ処理部１６において検出されたシステム側クロック
に同期したＰＣリセット要求信号を直接ワード・カウン
タ１８〜２０（２９〜３１）のロード入力に供給できな
い、また、ＰＣリセット要求信号が非同期のタイミング
で発生するためにパルス幅の限定ができないといった点
を解決しているのである。
するロード値選択部２１〜２４（３２〜３４）を通じて
ワード・カウンタ１８〜２０（２９〜３１）のロード入
力に供給され、これにより、各ワード・カウンタ１８〜
２０（２９〜３１）が個別に初期化される。つまり、こ
れらの各微分処理部２４−ｋは、ライト／リード・アド
レスカウンタ部８−ｋ，１０−ｋがそれぞれライン／シ
ステム側の別系のクロックで動作しているために、スタ
ッフ処理部１６において検出されたシステム側クロック
に同期したＰＣリセット要求信号を直接ワード・カウン
タ１８〜２０（２９〜３１）のロード入力に供給できな
い、また、ＰＣリセット要求信号が非同期のタイミング
で発生するためにパルス幅の限定ができないといった点
を解決しているのである。
【０１２６】従って、上記のＰＣリセット要求信号が内
部動作クロックに対して非同期のタイミングで入力され
ても、常に、メモリ部４に対するライト／リードタイミ
ング（位相）が理想のタイミングに保たれる最適なタイ
ミングで上記のアドレス生成処理（ライト／リード・ア
ドレスカウンタ部８−ｋ，１０−ｋ，位相比較部７）の
各チャンネルグループ〜毎の同期リセットが可能に
なる。
部動作クロックに対して非同期のタイミングで入力され
ても、常に、メモリ部４に対するライト／リードタイミ
ング（位相）が理想のタイミングに保たれる最適なタイ
ミングで上記のアドレス生成処理（ライト／リード・ア
ドレスカウンタ部８−ｋ，１０−ｋ，位相比較部７）の
各チャンネルグループ〜毎の同期リセットが可能に
なる。
【０１２７】これにより、例えば図１９により前述した
ような上記ライト／リードタイミング（位相）を理想の
タイミングに保つためのアドレス変換部１２０を具備す
る必要がなくなり（ライト／リード・アドレスカウンタ
部８−ｋ，１０−ｋのカウンタ値を直接ＲＡＭ４−ｋ用
アドレスとして使用でき）、さらなる本装置１の装置規
模の簡素化・縮小化に寄与する。
ような上記ライト／リードタイミング（位相）を理想の
タイミングに保つためのアドレス変換部１２０を具備す
る必要がなくなり（ライト／リード・アドレスカウンタ
部８−ｋ，１０−ｋのカウンタ値を直接ＲＡＭ４−ｋ用
アドレスとして使用でき）、さらなる本装置１の装置規
模の簡素化・縮小化に寄与する。
【０１２８】（Ｃ）送信ポインタ処理部３の詳細説明 図９は図２に示すＮＤＦイネーブル検出部１２の詳細構
成を示すブロック図であるが、この図９に示すように、
本実施形態のＮＤＦイネーブル検出部１２は、Ｊ１イネ
ーブル信号の受信（検出）間隔をカウンタにより監視す
るための監視部１２Ａとして、ＯＲゲート１２−１，７
８３進カウンタ１２−２及びデコーダ１２−３をそなえ
るとともに、Ｊ１イネーブル信号の受信間隔が一定でな
い（７８４ビット以上の）ときはＮＤＦイネーブル要求
信号の生成をマスクするためのマスク部１２Ｂとして、
１入力反転型のＡＮＤゲート１２−４及びＪＫ−ＦＦ回
路（レジスタ）１２−５を有して構成されている。
成を示すブロック図であるが、この図９に示すように、
本実施形態のＮＤＦイネーブル検出部１２は、Ｊ１イネ
ーブル信号の受信（検出）間隔をカウンタにより監視す
るための監視部１２Ａとして、ＯＲゲート１２−１，７
８３進カウンタ１２−２及びデコーダ１２−３をそなえ
るとともに、Ｊ１イネーブル信号の受信間隔が一定でな
い（７８４ビット以上の）ときはＮＤＦイネーブル要求
信号の生成をマスクするためのマスク部１２Ｂとして、
１入力反転型のＡＮＤゲート１２−４及びＪＫ−ＦＦ回
路（レジスタ）１２−５を有して構成されている。
【０１２９】ここで、監視部１２Ａにおいて、ＯＲゲー
ト１２−１は、クロック乗り換え部２のメモリ部４（Ｒ
ＡＭ４−ｋ）より読み出される主信号データに含まれる
Ｊ１イネーブル信号（先頭位置情報）とデコーダ１２−
３との論理和をとるもので、Ｊ１イネーブル信号，デコ
ーダ１２−３の出力のいずれか又は両方が“Ｈ”となっ
たときに“Ｈ”パルスをロード信号として７８３進カウ
ンタ１２−２のロード入力に供給するものである。
ト１２−１は、クロック乗り換え部２のメモリ部４（Ｒ
ＡＭ４−ｋ）より読み出される主信号データに含まれる
Ｊ１イネーブル信号（先頭位置情報）とデコーダ１２−
３との論理和をとるもので、Ｊ１イネーブル信号，デコ
ーダ１２−３の出力のいずれか又は両方が“Ｈ”となっ
たときに“Ｈ”パルスをロード信号として７８３進カウ
ンタ１２−２のロード入力に供給するものである。
【０１３０】また、７８３進カウンタ１２−２は、各チ
ャンネルのペイロード・イネーブル検出タイミング（６
Ｍｂｐｓ周期）で、“０００”〜“７８２”のカウンタ
値を順次カウントするものであり、デコーダ１２−３
は、この７８３進カウンタ１２−２のカウンタ値“７８
２”をデコードするもので、この出力をＯＲゲート１２
−１に入力することにより、Ｊ１イネーブル信号を受信
していない間、“０００”〜“７８２”のカウントが繰
り返し行なわれるようになっている。
ャンネルのペイロード・イネーブル検出タイミング（６
Ｍｂｐｓ周期）で、“０００”〜“７８２”のカウンタ
値を順次カウントするものであり、デコーダ１２−３
は、この７８３進カウンタ１２−２のカウンタ値“７８
２”をデコードするもので、この出力をＯＲゲート１２
−１に入力することにより、Ｊ１イネーブル信号を受信
していない間、“０００”〜“７８２”のカウントが繰
り返し行なわれるようになっている。
【０１３１】さらに、マスク部１２Ｂにおいて、ＡＮＤ
ゲート１２−４は、デコーダ１２−３の出力を反転した
信号とＪイネーブル信号との論理積をとるもので、Ｊ１
イネーブル信号の検出タイミングとカウンタ値“７８
２”の検出タイミングとが一致していないときにのみ
“Ｈ”パルスを出力するようになっている。また、レジ
スタ１２−５は、Ｊ入力が“Ｈ”で且つＫ入力が“Ｌ”
のときにのみ“Ｈ”パルスをＮＤＦイネーブル要求信号
として出力するもので、ここでは、デコーダ１２−３の
出力をＫ入力に供給することで、Ｊ１イネーブル信号の
検出タイミングとカウンタ値“７８２”の検出タイミン
グとが一致していないときにのみＡＮＤゲート１２−４
の“Ｈ”パルスが有効となり、ＮＤＦイネーブル要求信
号が送出されるようになっている。
ゲート１２−４は、デコーダ１２−３の出力を反転した
信号とＪイネーブル信号との論理積をとるもので、Ｊ１
イネーブル信号の検出タイミングとカウンタ値“７８
２”の検出タイミングとが一致していないときにのみ
“Ｈ”パルスを出力するようになっている。また、レジ
スタ１２−５は、Ｊ入力が“Ｈ”で且つＫ入力が“Ｌ”
のときにのみ“Ｈ”パルスをＮＤＦイネーブル要求信号
として出力するもので、ここでは、デコーダ１２−３の
出力をＫ入力に供給することで、Ｊ１イネーブル信号の
検出タイミングとカウンタ値“７８２”の検出タイミン
グとが一致していないときにのみＡＮＤゲート１２−４
の“Ｈ”パルスが有効となり、ＮＤＦイネーブル要求信
号が送出されるようになっている。
【０１３２】以下、上述のごとく構成されたＮＤＦイネ
ーブル検出部１２の動作について、図１０（ａ）〜図１
０（ｄ）に示すタイミングチャートを参照して詳述す
る。まず、メモリ部４（ＲＡＭ４−ｋ）から読み出され
た主信号データに含まれるＪ１イネーブル信号の受信周
期が確定（一定）している場合は、一定の周期（７８３
ビット間隔）で７８３進カウンタ１２−２のロード入力
に“Ｈ”が入力される。
ーブル検出部１２の動作について、図１０（ａ）〜図１
０（ｄ）に示すタイミングチャートを参照して詳述す
る。まず、メモリ部４（ＲＡＭ４−ｋ）から読み出され
た主信号データに含まれるＪ１イネーブル信号の受信周
期が確定（一定）している場合は、一定の周期（７８３
ビット間隔）で７８３進カウンタ１２−２のロード入力
に“Ｈ”が入力される。
【０１３３】すると、ＡＮＤゲート１２−４では、Ｊ１
イネーブル信号の検出タイミングとデコーダ１２−３で
のカウンタ値“７８２”の検出タイミングとが同一にな
るため、その出力が無効（“Ｌ”）になる。この結果、
レジスタ１２−５のＫ入力に優先的に“Ｈ”が入力さ
れ、図１０（ｄ）の時点Ｔ１に示すように、レジスタ１
２−５はＮＤＦイネーブル送出要求信号（新規データ表
示信号）を発生しない。従って、ポインタ・バイト挿入
部１７では、図１０（ａ），図１０（ｄ）の時点Ｔ１に
示すように主信号（送出データ）に挿入すべきポインタ
・バイト（Ｈ１，Ｈ２バイト）にＮＤＦイネーブル表示
を挿入しない。
イネーブル信号の検出タイミングとデコーダ１２−３で
のカウンタ値“７８２”の検出タイミングとが同一にな
るため、その出力が無効（“Ｌ”）になる。この結果、
レジスタ１２−５のＫ入力に優先的に“Ｈ”が入力さ
れ、図１０（ｄ）の時点Ｔ１に示すように、レジスタ１
２−５はＮＤＦイネーブル送出要求信号（新規データ表
示信号）を発生しない。従って、ポインタ・バイト挿入
部１７では、図１０（ａ），図１０（ｄ）の時点Ｔ１に
示すように主信号（送出データ）に挿入すべきポインタ
・バイト（Ｈ１，Ｈ２バイト）にＮＤＦイネーブル表示
を挿入しない。
【０１３４】一方、図１０（ｂ）の時点Ｔ１から時点Ｔ
２に示すようにＪ１イネーブルの受信周期が一定となっ
ていない場合は、一定の周期で７８３進カウンタ１２−
２がロードされないのでデコーダ１２−３はカウンタ値
“７８２”を検出することができない（レジスタ１２−
５のＫ入力が“Ｌ”となる）。このため、ＡＮＤゲート
１２−４は、Ｊ１イネーブル信号を受信すると、“Ｈ”
パルスが出力され、この“Ｈ”パルスがレジスタ１２−
５のＪ入力に入力される。このとき、Ｋ入力は“Ｌ”で
あるので、レジスタ１２−５は、図１０（ｃ）の時点Ｔ
２に示すようにＮＤＦイネーブル送出要求信号を発生
し、この結果、ポインタ・バイト挿入部１７において、
図１０（ａ），図１０（ｄ）の時点Ｔ２に示すように主
信号（送出データ）に挿入すべきポインタ・バイト（Ｈ
１，Ｈ２バイト）にＮＤＦイネーブル表示が挿入され
る。
２に示すようにＪ１イネーブルの受信周期が一定となっ
ていない場合は、一定の周期で７８３進カウンタ１２−
２がロードされないのでデコーダ１２−３はカウンタ値
“７８２”を検出することができない（レジスタ１２−
５のＫ入力が“Ｌ”となる）。このため、ＡＮＤゲート
１２−４は、Ｊ１イネーブル信号を受信すると、“Ｈ”
パルスが出力され、この“Ｈ”パルスがレジスタ１２−
５のＪ入力に入力される。このとき、Ｋ入力は“Ｌ”で
あるので、レジスタ１２−５は、図１０（ｃ）の時点Ｔ
２に示すようにＮＤＦイネーブル送出要求信号を発生
し、この結果、ポインタ・バイト挿入部１７において、
図１０（ａ），図１０（ｄ）の時点Ｔ２に示すように主
信号（送出データ）に挿入すべきポインタ・バイト（Ｈ
１，Ｈ２バイト）にＮＤＦイネーブル表示が挿入され
る。
【０１３５】ただし、その後、一定の間隔（７８３ビッ
ト間隔）でＪ１イネーブルが受信されだすと、レジスタ
１２−５のＫ入力が有効（“Ｈ”）となるので、ＮＤＦ
イネーブル送出要求信号は“Ｌ”となる。ところで、Ｊ
１イネーブル信号の受信周期が一定となっていないとき
は、例えば図１０（ｂ）の時点Ｔ２以降に示すように、
Ｊ１イネーブル信号の“Ｈ”パルスが最大１５６５ビッ
ト分離れてしまうことが考えられる。この場合、７８３
進カウンタ１２−２が１５６５ビット分のカウントを行
なう間に、図１０（ａ）の時点Ｔ２，Ｔ３に示すよう
に、送信側フレームのポインタ・バイト（Ｈ１，Ｈ２バ
イト）がポインタ・バイト挿入部１７に最高２回入力さ
れることになるが、Ｊ１イネーブル信号を受信できてい
ないので、上記の時点Ｔ３では、本来、ＮＤＦイネーブ
ル要求信号を送出してはいけない（図２０により前述し
たものでは送出していた）。
ト間隔）でＪ１イネーブルが受信されだすと、レジスタ
１２−５のＫ入力が有効（“Ｈ”）となるので、ＮＤＦ
イネーブル送出要求信号は“Ｌ”となる。ところで、Ｊ
１イネーブル信号の受信周期が一定となっていないとき
は、例えば図１０（ｂ）の時点Ｔ２以降に示すように、
Ｊ１イネーブル信号の“Ｈ”パルスが最大１５６５ビッ
ト分離れてしまうことが考えられる。この場合、７８３
進カウンタ１２−２が１５６５ビット分のカウントを行
なう間に、図１０（ａ）の時点Ｔ２，Ｔ３に示すよう
に、送信側フレームのポインタ・バイト（Ｈ１，Ｈ２バ
イト）がポインタ・バイト挿入部１７に最高２回入力さ
れることになるが、Ｊ１イネーブル信号を受信できてい
ないので、上記の時点Ｔ３では、本来、ＮＤＦイネーブ
ル要求信号を送出してはいけない（図２０により前述し
たものでは送出していた）。
【０１３６】そこで、本実施形態では、７８３進カウン
タ１２−２がカウンタ値“７８２”をカウントしＪ１イ
ネーブル信号の受信間隔が“７８３”になった時点でデ
コーダ１２−３によりフラグ（“Ｈ”パルス）を発生し
７８３進カウンタ１２−２を強制的にロードさせるとと
もに、そのフラグをレジスタ１２−５のＫ入力に入力し
てＮＤＦイネーブル送出要求信号をクリア（マスク）す
ることで、時点Ｔ３でＮＤＦイネーブル送出要求信号を
発生させないようにしている。
タ１２−２がカウンタ値“７８２”をカウントしＪ１イ
ネーブル信号の受信間隔が“７８３”になった時点でデ
コーダ１２−３によりフラグ（“Ｈ”パルス）を発生し
７８３進カウンタ１２−２を強制的にロードさせるとと
もに、そのフラグをレジスタ１２−５のＫ入力に入力し
てＮＤＦイネーブル送出要求信号をクリア（マスク）す
ることで、時点Ｔ３でＮＤＦイネーブル送出要求信号を
発生させないようにしている。
【０１３７】このように、上述のＮＤＦイネーブル検出
部１２では、監視部１２ＡによりＪ１イネーブル信号を
７８３ビット×Ｎ（Ｎは自然数）周期で監視して、Ｊ１
イネーブル信号が一定の間隔で受信されない場合には、
ＮＤＦイネーブル送出要求信号をマスク部１２Ｂによっ
てマスクするので、上記のような特定パターン時のＮＤ
Ｆイネーブル送出要求信号の送出（Ｊ１イネーブル信号
を一定間隔で受けることができないためにＮＤＦイネー
ブル送出要求信号を送出し続けてしまう状態）を回避す
ることができる。
部１２では、監視部１２ＡによりＪ１イネーブル信号を
７８３ビット×Ｎ（Ｎは自然数）周期で監視して、Ｊ１
イネーブル信号が一定の間隔で受信されない場合には、
ＮＤＦイネーブル送出要求信号をマスク部１２Ｂによっ
てマスクするので、上記のような特定パターン時のＮＤ
Ｆイネーブル送出要求信号の送出（Ｊ１イネーブル信号
を一定間隔で受けることができないためにＮＤＦイネー
ブル送出要求信号を送出し続けてしまう状態）を回避す
ることができる。
【０１３８】従って、より通常動作状態に近いデータを
対向局に送出することができ、さらに本装置の信頼性を
大幅に向上させることができる。次に、図１１は上述の
ＮＤＦイネーブル検出部１２の変形例を示すブロック図
で、この図１１に示すように、本変形例におけるＮＤＦ
イネーブル検出部１２′は、図９に示すものに比して、
マスク部１２Ｂに１入力反転型のＡＮＤゲート１２−６
が設けられるとともに、このＡＮＤゲート１２−６とＯ
Ｒゲート１２−１とにそれぞれＰＡＩＳ送出試験，ハー
ドウェア・デバッグ試験などの各種試験用制御信号（Ｃ
ＯＮＴ）が入力されるようになっている点が異なる。
対向局に送出することができ、さらに本装置の信頼性を
大幅に向上させることができる。次に、図１１は上述の
ＮＤＦイネーブル検出部１２の変形例を示すブロック図
で、この図１１に示すように、本変形例におけるＮＤＦ
イネーブル検出部１２′は、図９に示すものに比して、
マスク部１２Ｂに１入力反転型のＡＮＤゲート１２−６
が設けられるとともに、このＡＮＤゲート１２−６とＯ
Ｒゲート１２−１とにそれぞれＰＡＩＳ送出試験，ハー
ドウェア・デバッグ試験などの各種試験用制御信号（Ｃ
ＯＮＴ）が入力されるようになっている点が異なる。
【０１３９】上述のごとく構成されたＮＤＦイネーブル
検出部１２′の動作は以下のようになる。すなわち、パ
ワー・オン・リセット解除後、７８３進カウンタ１２−
２がカウントを開始し、カウント開始後、最初のＪ１イ
ネーブル信号を受信した時点で、ＯＲゲート１２−１を
通じて７８３進カウンタ１２−２のロード入力に“Ｈ”
が入力されカウンタ１２−２がロードされる。ただし、
このとき、Ｊ１イネーブル信号の受信周期は確定できな
いので、デコーダ１２−３はカウンタ値“７８２”を検
出することができない。
検出部１２′の動作は以下のようになる。すなわち、パ
ワー・オン・リセット解除後、７８３進カウンタ１２−
２がカウントを開始し、カウント開始後、最初のＪ１イ
ネーブル信号を受信した時点で、ＯＲゲート１２−１を
通じて７８３進カウンタ１２−２のロード入力に“Ｈ”
が入力されカウンタ１２−２がロードされる。ただし、
このとき、Ｊ１イネーブル信号の受信周期は確定できな
いので、デコーダ１２−３はカウンタ値“７８２”を検
出することができない。
【０１４０】このため、ＡＮＤゲート１２−４は“Ｈ”
パルスを出力し、レジスタ１２−５のＪ入力にこの
“Ｈ”パルスが入力される。これにより、レジスタ１２
−５はＮＤＦイネーブル送出要求信号を発生する。一
方、Ｊ１イネーブル信号の受信周期が確定しているとき
は、デコード１２−３によるカウンタ値“７８２”のデ
コード・タイミングとＪ１イネーブル信号の受信タイミ
ングが同一になるため、レジスタ１２−５のＫ入力が有
効（“Ｈ”）となりＮＤＦイネーブル送出要求信号は送
出されない。
パルスを出力し、レジスタ１２−５のＪ入力にこの
“Ｈ”パルスが入力される。これにより、レジスタ１２
−５はＮＤＦイネーブル送出要求信号を発生する。一
方、Ｊ１イネーブル信号の受信周期が確定しているとき
は、デコード１２−３によるカウンタ値“７８２”のデ
コード・タイミングとＪ１イネーブル信号の受信タイミ
ングが同一になるため、レジスタ１２−５のＫ入力が有
効（“Ｈ”）となりＮＤＦイネーブル送出要求信号は送
出されない。
【０１４１】上記の動作は図９に示すものと同様である
が、本変形例におけるＮＤＦイネーブル検出部１２′で
は、各種試験（ＰＡＩＳ送出／ハード・デバッグ）実行
中は、ＯＲゲート１２−１に入力される制御信号が
“Ｈ”となるため、７８３進カウンタ１２−２のロード
が有効（“Ｈ”）になり強制的にロード状態（カウンタ
停止／“０”出力状態）になる。
が、本変形例におけるＮＤＦイネーブル検出部１２′で
は、各種試験（ＰＡＩＳ送出／ハード・デバッグ）実行
中は、ＯＲゲート１２−１に入力される制御信号が
“Ｈ”となるため、７８３進カウンタ１２−２のロード
が有効（“Ｈ”）になり強制的にロード状態（カウンタ
停止／“０”出力状態）になる。
【０１４２】すると、デコーダ１２−３は、７８３進カ
ウンタ１２−２がロード状態なのでカウンタ値“７８
２”を検出できず、このために、ＡＮＤゲート１２−４
は、試験開始後、最初に受信したＪ１イネーブル信号に
よって“Ｈ”パルスを出力し、レジスタ１２−５のＪ入
力にこの“Ｈ”パルスが入力される。これにより、レジ
スタ１２−５は、ＮＤＦイネーブル送出要求信号を保持
した状態となる。
ウンタ１２−２がロード状態なのでカウンタ値“７８
２”を検出できず、このために、ＡＮＤゲート１２−４
は、試験開始後、最初に受信したＪ１イネーブル信号に
よって“Ｈ”パルスを出力し、レジスタ１２−５のＪ入
力にこの“Ｈ”パルスが入力される。これにより、レジ
スタ１２−５は、ＮＤＦイネーブル送出要求信号を保持
した状態となる。
【０１４３】ここで、この状態でＮＤＦイネーブル送出
要求信号が出力されないのは、ＡＮＤゲート１２−６に
おいて、試験実行中はＮＤＦイネーブル送出要求信号を
制御信号（“Ｈ”パルス）の反転信号により“Ｌ”にマ
スクしているからである。なお、試験解除後は、ＡＮＤ
ゲート１２−６に入力されている制御信号が“Ｌ”にな
るので、試験解除後、最初の送信側（システム）フレー
ムのポインタ・バイト（Ｈ１，Ｈ２バイト）タイミング
でＮＤＦイネーブル送出要求信号が送出される。
要求信号が出力されないのは、ＡＮＤゲート１２−６に
おいて、試験実行中はＮＤＦイネーブル送出要求信号を
制御信号（“Ｈ”パルス）の反転信号により“Ｌ”にマ
スクしているからである。なお、試験解除後は、ＡＮＤ
ゲート１２−６に入力されている制御信号が“Ｌ”にな
るので、試験解除後、最初の送信側（システム）フレー
ムのポインタ・バイト（Ｈ１，Ｈ２バイト）タイミング
でＮＤＦイネーブル送出要求信号が送出される。
【０１４４】つまり、上述のＮＤＦイネーブル検出部１
２′は、マスク部１２Ｂが、試験用制御信号によりＮＤ
Ｆイネーブル送出要求信号をマスクするとともに、試験
用制御信号の解除後の最初のＪ１イネーブル信号の受信
（検出）タイミングで、ＮＤＦイネーブル送出要求信号
を送出するように構成されているのである。これによ
り、このＮＤＦイネーブル検出部１２′（送信ポインタ
処理部３）では、試験終了後でも、最初のＪ１イネーブ
ル信号の受信タイミングでＮＤＦイネーブル送出要求信
号を直ぐに送出することが可能になる。
２′は、マスク部１２Ｂが、試験用制御信号によりＮＤ
Ｆイネーブル送出要求信号をマスクするとともに、試験
用制御信号の解除後の最初のＪ１イネーブル信号の受信
（検出）タイミングで、ＮＤＦイネーブル送出要求信号
を送出するように構成されているのである。これによ
り、このＮＤＦイネーブル検出部１２′（送信ポインタ
処理部３）では、試験終了後でも、最初のＪ１イネーブ
ル信号の受信タイミングでＮＤＦイネーブル送出要求信
号を直ぐに送出することが可能になる。
【０１４５】従って、試験終了後から通常動作に復旧す
るまでの遅延時間を最小限に抑えることができ、本装置
の性能向上に大いに寄与する。また、例えば、ＰＡＩＳ
送出解除後のＮＤＦイネーブル表示送出と同等の処理が
可能になるとともに、対向局のポインタ検出処理におい
て、ＮＤＦイネーブル信号受信の絡んだ状態遷移（ＰＡ
ＩＳ⇔ＮＯＲＭ）について試験を行なうことができるよ
うになる。
るまでの遅延時間を最小限に抑えることができ、本装置
の性能向上に大いに寄与する。また、例えば、ＰＡＩＳ
送出解除後のＮＤＦイネーブル表示送出と同等の処理が
可能になるとともに、対向局のポインタ検出処理におい
て、ＮＤＦイネーブル信号受信の絡んだ状態遷移（ＰＡ
ＩＳ⇔ＮＯＲＭ）について試験を行なうことができるよ
うになる。
【０１４６】次に、図１２は図２に示すオフセット値検
出部１３の詳細構成を示すブロック図であるが、この図
１２に示すように、本実施形態のオフセット値検出部１
３は、オフセット・カウンタ（７８３進カウンタ）１３
−１，ＲＡＭ（ポインタ・レジスタ）１３−２，ＮＯＲ
ゲート１３−３，ＯＲゲート１３−４，ライトカウンタ
（１２進カウンタ）１３−５，１入力反転型のＯＲゲー
ト１３−６及びリードカウンタ（１２進カウンタ）１３
−７を有して構成されている。
出部１３の詳細構成を示すブロック図であるが、この図
１２に示すように、本実施形態のオフセット値検出部１
３は、オフセット・カウンタ（７８３進カウンタ）１３
−１，ＲＡＭ（ポインタ・レジスタ）１３−２，ＮＯＲ
ゲート１３−３，ＯＲゲート１３−４，ライトカウンタ
（１２進カウンタ）１３−５，１入力反転型のＯＲゲー
ト１３−６及びリードカウンタ（１２進カウンタ）１３
−７を有して構成されている。
【０１４７】ここで、オフセット・カウンタ１３−１
は、ＳＴＳフォーマットのオフセット・ナンバーに同期
して“０００”〜“７８２”のカウンタ値（１０ビッ
ト）を順次カウントするもので、ここでは、システム側
フレームのＨ３バイトのタイミングでロードされ、６Ｍ
ｂｐｓ（６ＭＨｚ）周期でカウント・アップするように
なっている。
は、ＳＴＳフォーマットのオフセット・ナンバーに同期
して“０００”〜“７８２”のカウンタ値（１０ビッ
ト）を順次カウントするもので、ここでは、システム側
フレームのＨ３バイトのタイミングでロードされ、６Ｍ
ｂｐｓ（６ＭＨｚ）周期でカウント・アップするように
なっている。
【０１４８】また、ＲＡＭ１３−２は、このカウンタ１
３−１のカウンタ値をチャンネル（ｃｈ０１〜ｃｈ１
２）別に記憶するもので、ＯＲゲート１３−３，１３−
４を通じて入力されるライトクロックが有効（“Ｈ”）
となったときに、ライトカウンタ１３−５で生成される
カウンタ値（ライトアドレス）が示す領域への書き込み
が行なわれ、ＯＲゲート１３−６を通じて入力されるリ
ードクロックが有効となったときに、リードカウンタ１
３−７で生成されるカウンタ値（リードアドレス）が示
す領域からの読み出しが行なわれるようになっている。
３−１のカウンタ値をチャンネル（ｃｈ０１〜ｃｈ１
２）別に記憶するもので、ＯＲゲート１３−３，１３−
４を通じて入力されるライトクロックが有効（“Ｈ”）
となったときに、ライトカウンタ１３−５で生成される
カウンタ値（ライトアドレス）が示す領域への書き込み
が行なわれ、ＯＲゲート１３−６を通じて入力されるリ
ードクロックが有効となったときに、リードカウンタ１
３−７で生成されるカウンタ値（リードアドレス）が示
す領域からの読み出しが行なわれるようになっている。
【０１４９】さらに、ＮＯＲゲート１３−３は、１２チ
ャンネル分の各チャンネルデータについてのＪ１イネー
ブル信号（７８Ｍｂｐｓ周期で発生）に対してＮＯＲ論
理をとることにより、Ｊ１イネーブル信号をシリアル信
号に変換するものであり、ＯＲゲート１３−４は、シリ
アル変換されたＪ１イネーブル信号とシステム側クロッ
ク（ライトクロック：７８Ｍｂｐｓ）とＯＲ論理をとる
もので、各チャンネルのＪ１イネーブル信号が“Ｈ”と
なる毎に“Ｈ”パルスを出力するようになっている。
ャンネル分の各チャンネルデータについてのＪ１イネー
ブル信号（７８Ｍｂｐｓ周期で発生）に対してＮＯＲ論
理をとることにより、Ｊ１イネーブル信号をシリアル信
号に変換するものであり、ＯＲゲート１３−４は、シリ
アル変換されたＪ１イネーブル信号とシステム側クロッ
ク（ライトクロック：７８Ｍｂｐｓ）とＯＲ論理をとる
もので、各チャンネルのＪ１イネーブル信号が“Ｈ”と
なる毎に“Ｈ”パルスを出力するようになっている。
【０１５０】また、ライトカウンタ１３−５，リードカ
ウンタ１３−７は、それぞれ、“００”〜“１１”のカ
ウンタ値をシステム側クロックに従ってカウントし、そ
のカウンタ値を上記ライト／リードアドレスとしてＲＡ
Ｍ１３−２のライト／リードアドレス入力に供給するも
のであり、ＯＲゲート１３−６は、ポインタ・バイト
（Ｈ１，Ｈ２バイト）の検出タイミングに同期したリー
ド・タイミング・パルス（６Ｍｂｐｓ幅）を反転したパ
ルスとシステム側クロックとのＯＲ論理をとることによ
り、ＲＡＭ１３−２用の上記リードクロックを生成する
ものである。
ウンタ１３−７は、それぞれ、“００”〜“１１”のカ
ウンタ値をシステム側クロックに従ってカウントし、そ
のカウンタ値を上記ライト／リードアドレスとしてＲＡ
Ｍ１３−２のライト／リードアドレス入力に供給するも
のであり、ＯＲゲート１３−６は、ポインタ・バイト
（Ｈ１，Ｈ２バイト）の検出タイミングに同期したリー
ド・タイミング・パルス（６Ｍｂｐｓ幅）を反転したパ
ルスとシステム側クロックとのＯＲ論理をとることによ
り、ＲＡＭ１３−２用の上記リードクロックを生成する
ものである。
【０１５１】上述のごとく構成されたオフセット検出部
１３の動作は以下のようになる。なお、主信号データの
チャンネル並びは図１３（ａ）に示すようになっている
ものとする。まず、オフセット・カウンタ１３−１が、
システム側フレームのＨ３バイトのタイミングでロード
され、６Ｍ周期に“０００”〜“７８２”のカウンタ値
を順次カウントする〔図１３（ｂ）参照〕。
１３の動作は以下のようになる。なお、主信号データの
チャンネル並びは図１３（ａ）に示すようになっている
ものとする。まず、オフセット・カウンタ１３−１が、
システム側フレームのＨ３バイトのタイミングでロード
され、６Ｍ周期に“０００”〜“７８２”のカウンタ値
を順次カウントする〔図１３（ｂ）参照〕。
【０１５２】このオフセット・カウンタ１３−１のカウ
ンタ値は、直接、ＲＡＭ１３−２のデータ入力に入力さ
れ、各チャンネル毎のＪ１イネーブル信号〔図１３
（ｃ）〜図１３（ｇ）参照〕に同期したライトクロック
（ＯＲゲート１３−４の出力）が有効（“Ｈ”）になっ
た時点で、ライトカウンタ１３−５からのカウンタ値が
示すＲＡＭ１３−２のアドレスに取り込まれる〔図１３
（ｈ）参照〕。
ンタ値は、直接、ＲＡＭ１３−２のデータ入力に入力さ
れ、各チャンネル毎のＪ１イネーブル信号〔図１３
（ｃ）〜図１３（ｇ）参照〕に同期したライトクロック
（ＯＲゲート１３−４の出力）が有効（“Ｈ”）になっ
た時点で、ライトカウンタ１３−５からのカウンタ値が
示すＲＡＭ１３−２のアドレスに取り込まれる〔図１３
（ｈ）参照〕。
【０１５３】そして、リード側では、上記のリード・タ
イミング・パルスが有効になったとき、ＯＲゲート１３
−６を通じてＲＡＭ１３−２にリードクロックが入力さ
れ、リードカウンタ１３−７からのカウンタ値が示すア
ドレスよりＲＡＭ１３−１に書き込まれた各チャンネル
毎のオフセット・カウンタ値（送信ポインタ値）が７８
ＭＨｚ周期でシリアルに読み出される。
イミング・パルスが有効になったとき、ＯＲゲート１３
−６を通じてＲＡＭ１３−２にリードクロックが入力さ
れ、リードカウンタ１３−７からのカウンタ値が示すア
ドレスよりＲＡＭ１３−１に書き込まれた各チャンネル
毎のオフセット・カウンタ値（送信ポインタ値）が７８
ＭＨｚ周期でシリアルに読み出される。
【０１５４】このように、上述のオフセット値検出部１
３では、送信ポインタ値の検出処理を、クロック乗り換
え後の主信号データをＳＴＳ−１単位に分離することな
くシリアルに行なうことができるので、同一構成の検出
部１３を１２チャンネル分そなえる必要がなく、さら
に、本装置１の装置規模を削減することができるととも
に、その処理能力を大幅に向上させることができる。
３では、送信ポインタ値の検出処理を、クロック乗り換
え後の主信号データをＳＴＳ−１単位に分離することな
くシリアルに行なうことができるので、同一構成の検出
部１３を１２チャンネル分そなえる必要がなく、さら
に、本装置１の装置規模を削減することができるととも
に、その処理能力を大幅に向上させることができる。
【０１５５】また、送信ポインタ値はＲＡＭ１３−２よ
り７８Ｍｂｐｓのシリアルデータとして読み出されるの
で、ポインタ・バイト挿入部１７をＳＴＳ−１に相当す
るデータ容量で構成できるとともに、ポインタ・バイト
挿入部１７での処理もシリアル化することができる。次
に、図１４は上述のオフセット値検出部１３の変形例を
示すブロック図であるが、この図１４に示すオフセット
値検出部１３′は、図１２に示すものに比して、２入力
ＯＲゲート１３−４，１入力反転型のＯＲゲート１３−
６に代えて、それぞれ３入力ＯＲゲート１３−４′，２
入力反転型のＯＲゲート１３−６′をそなえるととも
に、デコーダ１３−８及びＡＮＤゲート１３−９をそな
えて構成されている点が異なる。
り７８Ｍｂｐｓのシリアルデータとして読み出されるの
で、ポインタ・バイト挿入部１７をＳＴＳ−１に相当す
るデータ容量で構成できるとともに、ポインタ・バイト
挿入部１７での処理もシリアル化することができる。次
に、図１４は上述のオフセット値検出部１３の変形例を
示すブロック図であるが、この図１４に示すオフセット
値検出部１３′は、図１２に示すものに比して、２入力
ＯＲゲート１３−４，１入力反転型のＯＲゲート１３−
６に代えて、それぞれ３入力ＯＲゲート１３−４′，２
入力反転型のＯＲゲート１３−６′をそなえるととも
に、デコーダ１３−８及びＡＮＤゲート１３−９をそな
えて構成されている点が異なる。
【０１５６】ここで、ＯＲゲート１３−４′は、ＮＯＲ
ゲート１３−３，ＡＮＤゲート１３−９およびシステム
側クロックの３入力についてＯＲ論理をとるものであ
り、ＯＲゲート１３−６′は、システム側クロック，リ
ード・タイミング・パルス（６Ｍｂｐｓ幅）を反転した
パルスおよび基本フレーム・パルスを基に生成される固
定タイミング・パルス（６Ｍｂｐｓ幅）を反転したパル
スについてＯＲ論理をとることにより、ＲＡＭ１３−１
用のリードクロックを生成するもので、リード・タイミ
ング・パルスが有効となったとき以外に固定タイミング
・パルスが有効となったときにもＲＡＭ１３−１よりオ
フセット・カウンタ値が読み出されるようになってい
る。
ゲート１３−３，ＡＮＤゲート１３−９およびシステム
側クロックの３入力についてＯＲ論理をとるものであ
り、ＯＲゲート１３−６′は、システム側クロック，リ
ード・タイミング・パルス（６Ｍｂｐｓ幅）を反転した
パルスおよび基本フレーム・パルスを基に生成される固
定タイミング・パルス（６Ｍｂｐｓ幅）を反転したパル
スについてＯＲ論理をとることにより、ＲＡＭ１３−１
用のリードクロックを生成するもので、リード・タイミ
ング・パルスが有効となったとき以外に固定タイミング
・パルスが有効となったときにもＲＡＭ１３−１よりオ
フセット・カウンタ値が読み出されるようになってい
る。
【０１５７】また、デコーダ（最終オフセットポインタ
値検出部）１３−８は、上記の固定タイミング・パルス
によって読み出されたオフセット・カウンタ値の“７８
２”（ＳＴＳ−１フォーマットの最終オフセット値）を
デコード（検出）するもので、その検出パルスはＡＮＤ
ゲート１３−９に入力されるようになっている。さら
に、ＡＮＤゲート１３−９は、デコーダ１３−８からの
検出パルス，位相比較部７からのｉｎｃスタッフ要求信
号およびオフセット・カウンタ値“０００”毎に“Ｈ”
となるタイミング・パルスについて論理積をとるもの
で、この出力が有効となると、ＲＡＭ１３−１にオフセ
ット・カウンタ値“０００”が書き込まれるようになっ
ている。
値検出部）１３−８は、上記の固定タイミング・パルス
によって読み出されたオフセット・カウンタ値の“７８
２”（ＳＴＳ−１フォーマットの最終オフセット値）を
デコード（検出）するもので、その検出パルスはＡＮＤ
ゲート１３−９に入力されるようになっている。さら
に、ＡＮＤゲート１３−９は、デコーダ１３−８からの
検出パルス，位相比較部７からのｉｎｃスタッフ要求信
号およびオフセット・カウンタ値“０００”毎に“Ｈ”
となるタイミング・パルスについて論理積をとるもの
で、この出力が有効となると、ＲＡＭ１３−１にオフセ
ット・カウンタ値“０００”が書き込まれるようになっ
ている。
【０１５８】上述のごとく構成されたオフセット値検出
部１３′の動作は次のようになる。すなわち、この場合
は、図１２に示すものと同様の書き込み動作によりＲＡ
Ｍ１３−１に書き込まれたオフセット・カウンタ値が、
上記の固定タイミング・パルスにより常に固定周期で読
み出され、デコーダ１３−８でその値が“７８２”かど
うかが判断（検出）される。
部１３′の動作は次のようになる。すなわち、この場合
は、図１２に示すものと同様の書き込み動作によりＲＡ
Ｍ１３−１に書き込まれたオフセット・カウンタ値が、
上記の固定タイミング・パルスにより常に固定周期で読
み出され、デコーダ１３−８でその値が“７８２”かど
うかが判断（検出）される。
【０１５９】オフセット・カウンタ値が“７８２”であ
ったとき、デコーダ１３−８は、“Ｈ”パルスを出力
し、ＡＮＤゲート１３−９で、この“Ｈ”パルスとｉｎ
ｃスタッフ要求信号（＋１），オフセット位置“００
０”毎に固定周期で発生するタイミング・パルスとの論
理積がとられ、全入力が“Ｈ”となると“Ｈ”パルスを
出力する。
ったとき、デコーダ１３−８は、“Ｈ”パルスを出力
し、ＡＮＤゲート１３−９で、この“Ｈ”パルスとｉｎ
ｃスタッフ要求信号（＋１），オフセット位置“００
０”毎に固定周期で発生するタイミング・パルスとの論
理積がとられ、全入力が“Ｈ”となると“Ｈ”パルスを
出力する。
【０１６０】この“Ｈ”パルスは、ＯＲゲート１３−４
においてシステム側クロックとＯＲ論理がとられたの
ち、ＲＡＭ１３−２用のライトクロックとして出力され
る。これにより、ＲＡＭ１３−１にはオフセット・カウ
ンタ値“０００”が書き込まれ、オフセット・カウンタ
値“７８２”→“０００”の更新が行なわれる。つま
り、このオフセット値検出部１３′は、オフセット・カ
ウンタ１３−１が“７８２”をカウントし（デコーダ１
３−８が“７８２”をデコードし）ＲＡＭ１３−２にオ
フセット値“７８２”が保持されている状態で、ｉｎｃ
スタッフ要求信号（スタッフ増加指示信号）を受ける
と、次のオフセット位置（“０００”）にて固定周期に
発生するタイミングにより、強制的にオフセット・ポイ
ンタ値“７８２”を“０００”にリセットして検出処理
を初期化するようになっているのである。
においてシステム側クロックとＯＲ論理がとられたの
ち、ＲＡＭ１３−２用のライトクロックとして出力され
る。これにより、ＲＡＭ１３−１にはオフセット・カウ
ンタ値“０００”が書き込まれ、オフセット・カウンタ
値“７８２”→“０００”の更新が行なわれる。つま
り、このオフセット値検出部１３′は、オフセット・カ
ウンタ１３−１が“７８２”をカウントし（デコーダ１
３−８が“７８２”をデコードし）ＲＡＭ１３−２にオ
フセット値“７８２”が保持されている状態で、ｉｎｃ
スタッフ要求信号（スタッフ増加指示信号）を受ける
と、次のオフセット位置（“０００”）にて固定周期に
発生するタイミングにより、強制的にオフセット・ポイ
ンタ値“７８２”を“０００”にリセットして検出処理
を初期化するようになっているのである。
【０１６１】従って、クロック乗り換え後の主信号デー
タに含まれるＪ１イネーブル信号が最終オフセットポイ
ンタ値“７８２”を示しＲＡＭ１３−２にオフセット値
“７８２”が保持されている状態で且つｉｎｃスタッフ
要求信号（スタッフ増加指示信号）を受けた場合でも、
次オフセット位置（“０００”）にて固定周期に発生す
るタイミングにより、オフセット・ポインタ値“７８
２”を“０００”に強制的にリセットすることができ、
本装置の信頼性をさらに向上できる。また、ＲＡＭ１３
−２の更新方式の統一化や回路の簡素化にも大いに寄与
する。
タに含まれるＪ１イネーブル信号が最終オフセットポイ
ンタ値“７８２”を示しＲＡＭ１３−２にオフセット値
“７８２”が保持されている状態で且つｉｎｃスタッフ
要求信号（スタッフ増加指示信号）を受けた場合でも、
次オフセット位置（“０００”）にて固定周期に発生す
るタイミングにより、オフセット・ポインタ値“７８
２”を“０００”に強制的にリセットすることができ、
本装置の信頼性をさらに向上できる。また、ＲＡＭ１３
−２の更新方式の統一化や回路の簡素化にも大いに寄与
する。
【０１６２】次に、図１５は上述のスタッフ情報保持・
解除部１４およびスタッフ処理部１６の詳細構成を示す
ブロック図であるが、この図１５に示すように、本実施
形態のスタッフ情報保持・解除部１４およびスタッフ処
理部１６は、ＳＲ−ＦＦ回路（レジスタ）４１Ａ，４１
Ｂ，１入力反転型のＡＮＤゲート４２Ａ，４２Ｂ，４５
Ａ，４５Ｂ，４７Ａ，４７Ｂ，５１，ＪＫ−ＦＦ回路
（レジスタ）４３Ａ，４３Ｂ，２入力反転型のＡＮＤゲ
ート４４Ａ，４４Ｂ，ＦＦ回路（レジスタ）４６Ａ４６
Ｂ，ＰＣリセット生成部４８，３フレームスタッフ禁止
部４９および解除タイミング生成部５０を用いて実現さ
れている。
解除部１４およびスタッフ処理部１６の詳細構成を示す
ブロック図であるが、この図１５に示すように、本実施
形態のスタッフ情報保持・解除部１４およびスタッフ処
理部１６は、ＳＲ−ＦＦ回路（レジスタ）４１Ａ，４１
Ｂ，１入力反転型のＡＮＤゲート４２Ａ，４２Ｂ，４５
Ａ，４５Ｂ，４７Ａ，４７Ｂ，５１，ＪＫ−ＦＦ回路
（レジスタ）４３Ａ，４３Ｂ，２入力反転型のＡＮＤゲ
ート４４Ａ，４４Ｂ，ＦＦ回路（レジスタ）４６Ａ４６
Ｂ，ＰＣリセット生成部４８，３フレームスタッフ禁止
部４９および解除タイミング生成部５０を用いて実現さ
れている。
【０１６３】なお、本実施形態では、上記のレジスタ４
１Ａ，４３Ａ，４６ＡおよびＡＮＤゲート４２Ａ，４４
Ａ，４５Ａ，４７Ａによりｉｎｃスタッフ処理系が形成
され、レジスタ４１Ｂ，４３Ｂ，４６ＢおよびＡＮＤゲ
ート４２Ｂ，４４Ｂ，４５Ｂ，４７Ｂによりｄｅｃスタ
ッフ処理系が形成されている。ここで、レジスタ４１Ａ
は、クロック乗り換え部２の位相比較部７で検出された
ｉｎｃスタッフ要求信号（フラグ）を保持するものであ
り、レジスタ４１Ｂは、同様に位相比較部７で検出され
たｄｅｃスタッフ要求フラグを保持するものである。ま
た、ＡＮＤゲート４２Ａ，４２Ｂは、それぞれ、解除タ
イミング生成部５０で生成される解除タイミング信号に
より、対応するレジスタ４１Ａ，４１Ｂで保持されたス
タッフ要求フラグをマスクするものである。
１Ａ，４３Ａ，４６ＡおよびＡＮＤゲート４２Ａ，４４
Ａ，４５Ａ，４７Ａによりｉｎｃスタッフ処理系が形成
され、レジスタ４１Ｂ，４３Ｂ，４６ＢおよびＡＮＤゲ
ート４２Ｂ，４４Ｂ，４５Ｂ，４７Ｂによりｄｅｃスタ
ッフ処理系が形成されている。ここで、レジスタ４１Ａ
は、クロック乗り換え部２の位相比較部７で検出された
ｉｎｃスタッフ要求信号（フラグ）を保持するものであ
り、レジスタ４１Ｂは、同様に位相比較部７で検出され
たｄｅｃスタッフ要求フラグを保持するものである。ま
た、ＡＮＤゲート４２Ａ，４２Ｂは、それぞれ、解除タ
イミング生成部５０で生成される解除タイミング信号に
より、対応するレジスタ４１Ａ，４１Ｂで保持されたス
タッフ要求フラグをマスクするものである。
【０１６４】さらに、レジスタ４２Ａ，４２Ｂは、それ
ぞれ、対応するレジスタ４１Ａ，４１Ｂで保持されたス
タッフ要求フラグのクロックをシステム側のクロックに
同期（乗り換え）させるために使用されているもので、
ここでは、レジスタ４１Ａ，４１で保持されたスタッフ
要求フラグがクリアされない限りＡＮＤゲート４２Ａ，
４２Ｂを通じてＪ入力に“Ｈ”パルスが入力されフラグ
が保持されるようになっている。
ぞれ、対応するレジスタ４１Ａ，４１Ｂで保持されたス
タッフ要求フラグのクロックをシステム側のクロックに
同期（乗り換え）させるために使用されているもので、
ここでは、レジスタ４１Ａ，４１で保持されたスタッフ
要求フラグがクリアされない限りＡＮＤゲート４２Ａ，
４２Ｂを通じてＪ入力に“Ｈ”パルスが入力されフラグ
が保持されるようになっている。
【０１６５】また、ＡＮＤゲート４４Ａ，４４Ｂは、そ
れぞれ、対応するレジスタ４３Ａ，４３Ｂで保持されて
いるフラグ（ｉｎｃ／ｄｅｃ），他のスタッフ処理系の
レジスタ４３Ｂ，４３Ａで保持されているフラグ（ｄｅ
ｃ／ｉｎｃ），ＮＤＦイネーブル信号の３入力に基づい
て、下記項目（１），（２）に示す各状態が発生した場
合にレジスタ４３Ａ，４３Ｂに保持されているフラグを
マスクするためのものである。
れぞれ、対応するレジスタ４３Ａ，４３Ｂで保持されて
いるフラグ（ｉｎｃ／ｄｅｃ），他のスタッフ処理系の
レジスタ４３Ｂ，４３Ａで保持されているフラグ（ｄｅ
ｃ／ｉｎｃ），ＮＤＦイネーブル信号の３入力に基づい
て、下記項目（１），（２）に示す各状態が発生した場
合にレジスタ４３Ａ，４３Ｂに保持されているフラグを
マスクするためのものである。
【０１６６】（１）スタッフ要求フラグと上述のＮＤＦ
イネーブル信号（ＮＤＦイネーブル送出要求フラグ）が
同時に“Ｈ”となった状態 （２）ｉｎｃ／ｄｅｃスタッフ要求フラグが同時に
“Ｈ”となった状態 さらに、ＡＮＤゲート４５Ａ，４５Ｂは、対応するＡＮ
Ｄゲート４４Ａ，４４Ｂの出力（スタッフ要求フラグ）
と、３フレームスタッフ禁止部４９の反転出力との論理
積をとるもので、これらのＡＮＤゲート４５Ａ，４５Ｂ
により、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フ
レーム間にスタッフ要求フラグが発生した場合、スタッ
フ処理を行なわずにスタッフ要求フラグが保持されるよ
うになっている。ただし、３フレームスタッフ禁止部４
９からの３フレームスタッフ禁止信号が解除されると、
次のフレームでスタッフ処理が行なわれる。
イネーブル信号（ＮＤＦイネーブル送出要求フラグ）が
同時に“Ｈ”となった状態 （２）ｉｎｃ／ｄｅｃスタッフ要求フラグが同時に
“Ｈ”となった状態 さらに、ＡＮＤゲート４５Ａ，４５Ｂは、対応するＡＮ
Ｄゲート４４Ａ，４４Ｂの出力（スタッフ要求フラグ）
と、３フレームスタッフ禁止部４９の反転出力との論理
積をとるもので、これらのＡＮＤゲート４５Ａ，４５Ｂ
により、スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フ
レーム間にスタッフ要求フラグが発生した場合、スタッ
フ処理を行なわずにスタッフ要求フラグが保持されるよ
うになっている。ただし、３フレームスタッフ禁止部４
９からの３フレームスタッフ禁止信号が解除されると、
次のフレームでスタッフ処理が行なわれる。
【０１６７】また、レジスタ４６Ａ，４６Ｂは、それぞ
れ、上記の各処理を施された後のスタッフ要求フラグを
１フレーム（１２５μｓ）毎（前述した７８３進カウン
タ１２−２が“７８２”をカウントする毎）にラッチす
るもので、ラッチされたフラグは、スタッフ処理用のフ
ラグ（Ｈ３／Ｈ３バイト＋１バイトのイネーブル制御，
スタッフ表示送出）としてポインタ・バイト挿入部１７
に送出されるようになっている。
れ、上記の各処理を施された後のスタッフ要求フラグを
１フレーム（１２５μｓ）毎（前述した７８３進カウン
タ１２−２が“７８２”をカウントする毎）にラッチす
るもので、ラッチされたフラグは、スタッフ処理用のフ
ラグ（Ｈ３／Ｈ３バイト＋１バイトのイネーブル制御，
スタッフ表示送出）としてポインタ・バイト挿入部１７
に送出されるようになっている。
【０１６８】さらに、ＡＮＤゲート４７Ａ，４７Ｂは、
パス・スルー機能動作要求時にＡＮＤゲート５１より出
力される“Ｈ”パルスによりスタッフ要求フラグの送出
をマスクするものであり、ＰＣリセット生成部４８は、
ＮＤＦイネーブル信号，レジスタ４３Ａ，４３Ｂの各出
力（スタッフ要求フラグ）に基づいて、クロック乗り換
え部２のメモリ部４に対してメモリ・スリップ（データ
の２度読み・欠落）が生じているか否かを監視し、メモ
リ・スリップが生じている場合には、メモリ部４に対す
るライトタイミング，リードタイミングを初期化すべ
く、ＰＣリセット要求信号をライトカウンタ部８，リー
ドカウンタ部１０にそれぞれ送出するものである。
パス・スルー機能動作要求時にＡＮＤゲート５１より出
力される“Ｈ”パルスによりスタッフ要求フラグの送出
をマスクするものであり、ＰＣリセット生成部４８は、
ＮＤＦイネーブル信号，レジスタ４３Ａ，４３Ｂの各出
力（スタッフ要求フラグ）に基づいて、クロック乗り換
え部２のメモリ部４に対してメモリ・スリップ（データ
の２度読み・欠落）が生じているか否かを監視し、メモ
リ・スリップが生じている場合には、メモリ部４に対す
るライトタイミング，リードタイミングを初期化すべ
く、ＰＣリセット要求信号をライトカウンタ部８，リー
ドカウンタ部１０にそれぞれ送出するものである。
【０１６９】また、３フレームスタッフ禁止部４９は、
スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フレーム間
はスタッフ処理を禁止するためのスタッフ禁止信号を生
成するものであり、解除タイミング生成部５０は、スタ
ッフ表示（ｉｎｃ／ｄｅｃ）送出後あるいはＰＣリセッ
ト信号送出後、レジスタ４３Ａ，４３Ｂに保持されてい
るスタッフ要求フラグをクリアするために、レジスタ４
３Ａ，４３ＢのＫ入力とＡＮＤゲート４２Ａ，４２Ｂと
にそれぞれ解除タイミング信号を供給するものである。
スタッフ表示（ｉｎｃ／ｄｅｃ）送出後の３フレーム間
はスタッフ処理を禁止するためのスタッフ禁止信号を生
成するものであり、解除タイミング生成部５０は、スタ
ッフ表示（ｉｎｃ／ｄｅｃ）送出後あるいはＰＣリセッ
ト信号送出後、レジスタ４３Ａ，４３Ｂに保持されてい
るスタッフ要求フラグをクリアするために、レジスタ４
３Ａ，４３ＢのＫ入力とＡＮＤゲート４２Ａ，４２Ｂと
にそれぞれ解除タイミング信号を供給するものである。
【０１７０】さらに、ＡＮＤゲート５１は、パス・スル
ー機能動作要求が有効なときに“Ｈ”パルスを出力する
一方、ＰＡＩＳ発生時には“Ｌ”パルスを出力するもの
で、このＡＮＤゲート５１により、ＰＡＩＳ発生時には
スタッフ要求フラグの送出が優先的に行なわれるように
なっている。上述のごとく構成されたスタッフ情報保持
・解除部１４，スタッフ処理部１６の動作は次のように
なる。すなわち、クロック乗り換え部２の位相比較部７
で検出されたスタッフ要求フラグ（ｉｎｃ／ｄｅｃ）
は、非同期的に、レジスタ４１Ａ／４１Ｂにセットされ
保持状態になる。このレジスタ４１Ａ／４１Ｂで保持さ
れたフラグは、クリアされない限り、レジスタ４３Ａ／
４３Ｂで保持される。
ー機能動作要求が有効なときに“Ｈ”パルスを出力する
一方、ＰＡＩＳ発生時には“Ｌ”パルスを出力するもの
で、このＡＮＤゲート５１により、ＰＡＩＳ発生時には
スタッフ要求フラグの送出が優先的に行なわれるように
なっている。上述のごとく構成されたスタッフ情報保持
・解除部１４，スタッフ処理部１６の動作は次のように
なる。すなわち、クロック乗り換え部２の位相比較部７
で検出されたスタッフ要求フラグ（ｉｎｃ／ｄｅｃ）
は、非同期的に、レジスタ４１Ａ／４１Ｂにセットされ
保持状態になる。このレジスタ４１Ａ／４１Ｂで保持さ
れたフラグは、クリアされない限り、レジスタ４３Ａ／
４３Ｂで保持される。
【０１７１】レジスタ４３Ａ／４３Ｂで保持されたフラ
グは、ＡＮＤゲート４４Ａ／４４Ｂで、ＮＤＦイネーブ
ル送出要求フラグ，他系のレジスタ４３Ｂ／４３Ａで保
持されているフラグ（ｄｅｃ／ｉｎｃ）と論理がとら
れ、上記項目（１）スタッフ要求フラグとＮＤＦイネー
ブル送出要求フラグが同時に発生したことが検出された
場合、上記項目（２）スタッフ要求フラグがｉｎｃ／ｄ
ｅｃ同時に発生したことが検出された場合にはそれぞれ
マスクされる。
グは、ＡＮＤゲート４４Ａ／４４Ｂで、ＮＤＦイネーブ
ル送出要求フラグ，他系のレジスタ４３Ｂ／４３Ａで保
持されているフラグ（ｄｅｃ／ｉｎｃ）と論理がとら
れ、上記項目（１）スタッフ要求フラグとＮＤＦイネー
ブル送出要求フラグが同時に発生したことが検出された
場合、上記項目（２）スタッフ要求フラグがｉｎｃ／ｄ
ｅｃ同時に発生したことが検出された場合にはそれぞれ
マスクされる。
【０１７２】そして、ＡＮＤゲート４５Ａ／４５Ｂで
は、スタッフ表示送出後、３フレーム間にスタッフ要求
フラグが発生した場合、３フレームスタッフ処理禁止部
４９からの３フレームスタッフ処理禁止信号によりその
出力がマスクされるので、スタッフ処理を行なわずスタ
ッフ要求フラグを保持する（ただし、３フレームスタッ
フ禁止信号の解除後、次フレームでスタッフ処理を行な
う）。
は、スタッフ表示送出後、３フレーム間にスタッフ要求
フラグが発生した場合、３フレームスタッフ処理禁止部
４９からの３フレームスタッフ処理禁止信号によりその
出力がマスクされるので、スタッフ処理を行なわずスタ
ッフ要求フラグを保持する（ただし、３フレームスタッ
フ禁止信号の解除後、次フレームでスタッフ処理を行な
う）。
【０１７３】レジスタ４６Ａ／４６Ｂは、上記の処理が
施された後のフラグを１フレーム（１２５μｓ）単位に
固定タイミングでラッチし、スタッフ処理用のフラグ
（Ｈ３／Ｈ３＋１バイトのイネーブル制御，スタッフ表
示送出）としてポインタ・バイト挿入部１７に出力す
る。ところで、上記の処理において、ポインタ・バイト
挿入部１７でＰＡＩＳ送出処理を行なっているときにス
タッフ要求フラグが発生した場合、このスタッフ情報保
持・解除部１４，スタッフ処理部１６は、図２１に示す
ものと異なり、スタッフ要求フラグマスク用のＡＮＤゲ
ート４４Ａ，４４Ｂ（図２１に示すＡＮＤゲート１３５
Ａ，１３５Ｂに相当）にＰＡＩＳ送出要求フラグを入力
していないので、ポインタ・バイト挿入部１７では、そ
のままＰＡＩＳ送出処理が継続されるとともに、スタッ
フ情報保持・解除部１４，スタッフ処理部１６及び位相
比較部７では、通常動作時に行なうスタッフ処理が並行
して行なわれる。
施された後のフラグを１フレーム（１２５μｓ）単位に
固定タイミングでラッチし、スタッフ処理用のフラグ
（Ｈ３／Ｈ３＋１バイトのイネーブル制御，スタッフ表
示送出）としてポインタ・バイト挿入部１７に出力す
る。ところで、上記の処理において、ポインタ・バイト
挿入部１７でＰＡＩＳ送出処理を行なっているときにス
タッフ要求フラグが発生した場合、このスタッフ情報保
持・解除部１４，スタッフ処理部１６は、図２１に示す
ものと異なり、スタッフ要求フラグマスク用のＡＮＤゲ
ート４４Ａ，４４Ｂ（図２１に示すＡＮＤゲート１３５
Ａ，１３５Ｂに相当）にＰＡＩＳ送出要求フラグを入力
していないので、ポインタ・バイト挿入部１７では、そ
のままＰＡＩＳ送出処理が継続されるとともに、スタッ
フ情報保持・解除部１４，スタッフ処理部１６及び位相
比較部７では、通常動作時に行なうスタッフ処理が並行
して行なわれる。
【０１７４】つまり、本実施形態のスタッフ情報保持・
解除部１４，スタッフ処理部１６は、主信号データのＰ
ＡＩＳ状態表示処理を行なっているときに、スタッフ要
求フラグを受けると、ポインタ・バイト挿入部１７での
ＰＡＩＳ状態表示処理を継続したまま、スタッフ要求フ
ラグ送出処理（スタッフ要求信号生成処理）を並行して
行なうようになっているのである。
解除部１４，スタッフ処理部１６は、主信号データのＰ
ＡＩＳ状態表示処理を行なっているときに、スタッフ要
求フラグを受けると、ポインタ・バイト挿入部１７での
ＰＡＩＳ状態表示処理を継続したまま、スタッフ要求フ
ラグ送出処理（スタッフ要求信号生成処理）を並行して
行なうようになっているのである。
【０１７５】これにより、ＰＡＩＳ状態表示処理の解除
後には、スタッフ要求フラグはレジスタ４１Ａ，４１
Ｂ，４３Ａ，４３Ｂ，４６Ａ，４６Ｂには保持されてお
らず、位相修正が行なわれた後の状態になって復旧す
る。従って、ＰＡＩＳ送出解除後、即、正しいスタッフ
要求送出処理を行なうことができ、ＰＡＩＳが解除され
てから通常動作に復旧するまでの遅延時間を最小限に抑
えることができ、本装置１の性能向上に大いに寄与す
る。
後には、スタッフ要求フラグはレジスタ４１Ａ，４１
Ｂ，４３Ａ，４３Ｂ，４６Ａ，４６Ｂには保持されてお
らず、位相修正が行なわれた後の状態になって復旧す
る。従って、ＰＡＩＳ送出解除後、即、正しいスタッフ
要求送出処理を行なうことができ、ＰＡＩＳが解除され
てから通常動作に復旧するまでの遅延時間を最小限に抑
えることができ、本装置１の性能向上に大いに寄与す
る。
【０１７６】ところで、上述のスタッフ情報保持・解除
部１４，スタッフ処理部１６では、パス・スルー機能に
よりポインタ・バイト挿入部１７でポインタ・バイトに
対してのみＰＡＩＳ送出処理を行なっている時に、スタ
ッフ要求フラグを受けた場合には、ポインタ・バイト上
のＰＡＩＳ表示を優先とし且つスタッフ要求フラグに関
しては次フレームに対し保持状態を継続するようにもな
っている。
部１４，スタッフ処理部１６では、パス・スルー機能に
よりポインタ・バイト挿入部１７でポインタ・バイトに
対してのみＰＡＩＳ送出処理を行なっている時に、スタ
ッフ要求フラグを受けた場合には、ポインタ・バイト上
のＰＡＩＳ表示を優先とし且つスタッフ要求フラグに関
しては次フレームに対し保持状態を継続するようにもな
っている。
【０１７７】この場合の動作は次のようになる。すなわ
ち、ポインタ・バイト挿入部１７でパス・スルー機能動
作時に位相比較部７よりスタッフ要求フラグを受けた場
合、受信ポインタ処理により検出されるパス・スルー送
出要求フラグが解除されるまでの間、もしくはＰＡＩＳ
状態に遷移するまでの間、ＡＮＤゲート４７Ａ，４７Ｂ
によりレジスタ４６Ａ，４６Ｂに保持されているフラグ
がマスクされる。
ち、ポインタ・バイト挿入部１７でパス・スルー機能動
作時に位相比較部７よりスタッフ要求フラグを受けた場
合、受信ポインタ処理により検出されるパス・スルー送
出要求フラグが解除されるまでの間、もしくはＰＡＩＳ
状態に遷移するまでの間、ＡＮＤゲート４７Ａ，４７Ｂ
によりレジスタ４６Ａ，４６Ｂに保持されているフラグ
がマスクされる。
【０１７８】このため、ポインタ・バイト挿入部１７で
は、Ｈ３／Ｈ３＋１バイトのイネーブル制御，スタッフ
表示送出の処理は行なわれず、また、解除タイミング生
成部５０での解除タイミング信号の生成も行なわれな
い。これにより、レジスタ４３Ａ，４３Ｂに保持された
フラグはクリアされず、スタッフ情報の保持が継続され
る。この保持状態はパス・スルー送出要求フラグが解除
またはＰＡＩＳに遷移するまでの間続き、解除あるいは
遷移した次の処理タイミングでスタッフ処理が行なわれ
る。
は、Ｈ３／Ｈ３＋１バイトのイネーブル制御，スタッフ
表示送出の処理は行なわれず、また、解除タイミング生
成部５０での解除タイミング信号の生成も行なわれな
い。これにより、レジスタ４３Ａ，４３Ｂに保持された
フラグはクリアされず、スタッフ情報の保持が継続され
る。この保持状態はパス・スルー送出要求フラグが解除
またはＰＡＩＳに遷移するまでの間続き、解除あるいは
遷移した次の処理タイミングでスタッフ処理が行なわれ
る。
【０１７９】つまり、このスタッフ情報保持・解除部１
４，スタッフ処理部１６は、パス・スルー機能によりポ
インタ・バイトに対してＰＡＩＳ表示処理を行なってい
る間は、上記のスタッフ要求信号の送出をマスクすると
ともに、スタッフ要求フラグを保持するようになってい
るのである。これにより、次フレーム以降どのような状
態遷移に対しても対応することができ、特に、ＰＡＩＳ
表示以外の状態に遷移したときなどには、ＰＡＩＳ表示
送出解除後にスタッフ処理が行なわれるので、送出ポイ
ンタ値の更新がスタッフ表示と連動して行なわれること
になる。
４，スタッフ処理部１６は、パス・スルー機能によりポ
インタ・バイトに対してＰＡＩＳ表示処理を行なってい
る間は、上記のスタッフ要求信号の送出をマスクすると
ともに、スタッフ要求フラグを保持するようになってい
るのである。これにより、次フレーム以降どのような状
態遷移に対しても対応することができ、特に、ＰＡＩＳ
表示以外の状態に遷移したときなどには、ＰＡＩＳ表示
送出解除後にスタッフ処理が行なわれるので、送出ポイ
ンタ値の更新がスタッフ表示と連動して行なわれること
になる。
【０１８０】従って、例えば、ポインタ・バイトに対す
るＰＡＩＳ表示処理中は、メモリ部４に対するライト／
リードタイミング（位相）の調整を待機させることが可
能になり、ＰＡＩＳ以外の事象に遷移したときにメモリ
部４より正常なタイミングで主信号データが読み出され
ているにも関わらず、このタイミングが調整されて位相
ずれが生じ送信ポインタ値が更新されてしまうといった
状態を確実に回避することができ、さらに本装置１の性
能を向上できる。
るＰＡＩＳ表示処理中は、メモリ部４に対するライト／
リードタイミング（位相）の調整を待機させることが可
能になり、ＰＡＩＳ以外の事象に遷移したときにメモリ
部４より正常なタイミングで主信号データが読み出され
ているにも関わらず、このタイミングが調整されて位相
ずれが生じ送信ポインタ値が更新されてしまうといった
状態を確実に回避することができ、さらに本装置１の性
能を向上できる。
【０１８１】次に、図１６は図２に示すコンカチ・セレ
クト部１５の詳細構成を示すブロック図であるが、この
図１６に示すように、本実施形態のコンカチ・セレクト
部１５は、２入力反転型のＡＮＤゲート１５−１，１５
−２，１５−４，１５−５，１５−７，１５−８，１５
−９，１５−１０および１入力反転型のＡＮＤゲート１
５−３，１５−６，１５−９を用いて構成されている。
クト部１５の詳細構成を示すブロック図であるが、この
図１６に示すように、本実施形態のコンカチ・セレクト
部１５は、２入力反転型のＡＮＤゲート１５−１，１５
−２，１５−４，１５−５，１５−７，１５−８，１５
−９，１５−１０および１入力反転型のＡＮＤゲート１
５−３，１５−６，１５−９を用いて構成されている。
【０１８２】ここで、ＡＮＤゲート１５−１は、主信号
データがＳＴＳ−３ｃ／１２ｃであるときのＳＴＳ−３
ｃ／１２ｃ設定信号により、上述のスタッフ情報保持・
解除部１４，スタッフ処理部１６で生成される第２チャ
ンネル用のＰＣリセット要求信号をマスクするものであ
り、ＡＮＤゲート１５−２は、上記のＳＴＳ−３ｃ／１
２ｃ設定信号により、第３チャンネル用のＰＣリセット
要求信号をマスクするものである。
データがＳＴＳ−３ｃ／１２ｃであるときのＳＴＳ−３
ｃ／１２ｃ設定信号により、上述のスタッフ情報保持・
解除部１４，スタッフ処理部１６で生成される第２チャ
ンネル用のＰＣリセット要求信号をマスクするものであ
り、ＡＮＤゲート１５−２は、上記のＳＴＳ−３ｃ／１
２ｃ設定信号により、第３チャンネル用のＰＣリセット
要求信号をマスクするものである。
【０１８３】また、ＡＮＤゲート１５−３は、ＳＴＳ−
１２ｃ設定信号により、主信号データがＳＴＳ−１２ｃ
構成のときの第４チャンネル用のＰＣリセット要求信号
をマスクするものであり、ＡＮＤゲート１５−４は、Ｓ
ＴＳ−３ｃ／１２ｃ設定信号により、第５チャンネル用
のＰＣリセット要求信号をマスクするものであり、ＡＮ
Ｄゲート１５−５は、ＳＴＳ−３ｃ／１２ｃ設定信号に
より、第６チャンネル用のＰＣリセット要求信号をマス
クするものである。
１２ｃ設定信号により、主信号データがＳＴＳ−１２ｃ
構成のときの第４チャンネル用のＰＣリセット要求信号
をマスクするものであり、ＡＮＤゲート１５−４は、Ｓ
ＴＳ−３ｃ／１２ｃ設定信号により、第５チャンネル用
のＰＣリセット要求信号をマスクするものであり、ＡＮ
Ｄゲート１５−５は、ＳＴＳ−３ｃ／１２ｃ設定信号に
より、第６チャンネル用のＰＣリセット要求信号をマス
クするものである。
【０１８４】さらに、ＡＮＤゲート１５−６は、ＳＴＳ
−１２ｃ設定信号により、主信号データがＳＴＳ−１２
ｃ構成のときの第７チャンネル用のＰＣリセット要求信
号をマスクするものであり、ＡＮＤゲート１５−７は、
ＳＴＳ−３ｃ／１２ｃ設定信号により、第８チャンネル
用のＰＣリセット要求信号をマスクするものであり、Ａ
ＮＤゲート１５−８は、ＳＴＳ−３ｃ／１２ｃ設定信号
により、第９チャンネル用のＰＣリセット要求信号をマ
スクするものである。
−１２ｃ設定信号により、主信号データがＳＴＳ−１２
ｃ構成のときの第７チャンネル用のＰＣリセット要求信
号をマスクするものであり、ＡＮＤゲート１５−７は、
ＳＴＳ−３ｃ／１２ｃ設定信号により、第８チャンネル
用のＰＣリセット要求信号をマスクするものであり、Ａ
ＮＤゲート１５−８は、ＳＴＳ−３ｃ／１２ｃ設定信号
により、第９チャンネル用のＰＣリセット要求信号をマ
スクするものである。
【０１８５】また、ＡＮＤゲート１５−９は、ＳＴＳ−
１２ｃ設定信号により、主信号データがＳＴＳ−１２ｃ
構成のときの第１０チャンネル用のＰＣリセット要求信
号をマスクするものであり、ＡＮＤゲート１５−１０
は、ＳＴＳ−３ｃ／１２ｃ設定信号により、第１１チャ
ンネル用のＰＣリセット要求信号をマスクするものであ
り、ＡＮＤゲート１５−１１は、ＳＴＳ−３ｃ／１２ｃ
設定信号により、第１２チャンネル用のＰＣリセット要
求信号をマスクするものである。
１２ｃ設定信号により、主信号データがＳＴＳ−１２ｃ
構成のときの第１０チャンネル用のＰＣリセット要求信
号をマスクするものであり、ＡＮＤゲート１５−１０
は、ＳＴＳ−３ｃ／１２ｃ設定信号により、第１１チャ
ンネル用のＰＣリセット要求信号をマスクするものであ
り、ＡＮＤゲート１５−１１は、ＳＴＳ−３ｃ／１２ｃ
設定信号により、第１２チャンネル用のＰＣリセット要
求信号をマスクするものである。
【０１８６】上述のごとく構成されたコンカチ・セレク
ト部１５では、スタッフ情報保持・解除部１４，スタッ
フ処理部１６で検出された各チャンネル毎のＰＣリセッ
ト要求信号（フラグ）が入力されると、各ＡＮＤゲート
１５−１〜１５−１１においてそれぞれＳＴＳ−３ｃ／
１２ｃ設定信号に応じて自チャンネルの入力データが有
効か否かが判断される。
ト部１５では、スタッフ情報保持・解除部１４，スタッ
フ処理部１６で検出された各チャンネル毎のＰＣリセッ
ト要求信号（フラグ）が入力されると、各ＡＮＤゲート
１５−１〜１５−１１においてそれぞれＳＴＳ−３ｃ／
１２ｃ設定信号に応じて自チャンネルの入力データが有
効か否かが判断される。
【０１８７】例えば、主信号データがＳＴＳ−３ｃ構成
のときには、ＳＴＳ−３ｃ設定信号によりＡＮＤ１５−
３，１５−６，１５−９以外の各ＡＮＤゲート１５−
１，１５−２，１５−４，１５−５，１５−７，１５−
８，１５−９，１５−１０の出力が全てマスクされ、図
１７に示すように、先頭チャンネル（ｃｈ０１，ｃｈ０
４，ｃｈ０７，ｃｈ１０）についての情報のみが有効
（“Ｈ”）となり、従属チャンネルに割り当てられた情
報は全て“Ｌ”にマスクされる。
のときには、ＳＴＳ−３ｃ設定信号によりＡＮＤ１５−
３，１５−６，１５−９以外の各ＡＮＤゲート１５−
１，１５−２，１５−４，１５−５，１５−７，１５−
８，１５−９，１５−１０の出力が全てマスクされ、図
１７に示すように、先頭チャンネル（ｃｈ０１，ｃｈ０
４，ｃｈ０７，ｃｈ１０）についての情報のみが有効
（“Ｈ”）となり、従属チャンネルに割り当てられた情
報は全て“Ｌ”にマスクされる。
【０１８８】主信号データがＳＴＳ−１２ｃ構成のとき
には、ＳＴＳ−１２ｃ設定信号により、全ＡＮＤゲート
１５−１〜１５−１１の出力がマスクされ、図１７に示
すように、先頭チャンネル（ｃｈ０１）についての情報
のみが有効となり、それ以外の全チャンネル（ｃｈ０２
〜ｃｈ１２）に割り当てられた情報は全て“Ｌ”にマス
クされる。
には、ＳＴＳ−１２ｃ設定信号により、全ＡＮＤゲート
１５−１〜１５−１１の出力がマスクされ、図１７に示
すように、先頭チャンネル（ｃｈ０１）についての情報
のみが有効となり、それ以外の全チャンネル（ｃｈ０２
〜ｃｈ１２）に割り当てられた情報は全て“Ｌ”にマス
クされる。
【０１８９】つまり、このコンカチ・セレクト部１５
は、主信号データが複数のＳＴＳ−１フレームを連結し
た先頭チャンネルデータと従属チャンネルデータとから
なるコンカチ状態である場合には、先頭チャンネルデー
タについてのみ、ＰＣリセット要求信号を生成するよう
になっているのである。従って、コンカチグループ内の
ＰＣリセットを一括制御して、先頭チャンネルに割り当
てられた情報を従属チャンネルに波及させることができ
るようになり、主信号データのフレーム構成に応じた正
しい処理を常に行なうことができ、本装置１の汎用性に
も大いに寄与することとなる。
は、主信号データが複数のＳＴＳ−１フレームを連結し
た先頭チャンネルデータと従属チャンネルデータとから
なるコンカチ状態である場合には、先頭チャンネルデー
タについてのみ、ＰＣリセット要求信号を生成するよう
になっているのである。従って、コンカチグループ内の
ＰＣリセットを一括制御して、先頭チャンネルに割り当
てられた情報を従属チャンネルに波及させることができ
るようになり、主信号データのフレーム構成に応じた正
しい処理を常に行なうことができ、本装置１の汎用性に
も大いに寄与することとなる。
【０１９０】なお、上述のごとく各チャンネル毎に有効
・無効と判断されたＰＣリセット要求フラグは、ＳＴＳ
−１レベルに対応しているクロック乗り換え部７での位
相比較処理の基になるライト／リード・アドレスカウン
タ部８−ｋ，１０−ｋのワードカウンタ１８〜２０，２
９〜３１のロード入力に入力され、これによりカウンタ
の初期化動作が同期的に行なわれる。
・無効と判断されたＰＣリセット要求フラグは、ＳＴＳ
−１レベルに対応しているクロック乗り換え部７での位
相比較処理の基になるライト／リード・アドレスカウン
タ部８−ｋ，１０−ｋのワードカウンタ１８〜２０，２
９〜３１のロード入力に入力され、これによりカウンタ
の初期化動作が同期的に行なわれる。
【０１９１】初期化された先頭チャンネル用のアドレス
カウンタ部８−ｋ，１０−ｋのワード・カウンタ１８，
３２は、従属チャンネル用のアドレスカウンタ部８−
ｋ，１０−ｋのワード・カウンタ１９，２０，３３，３
４を自（先頭）チャンネルに同期させるためにロードパ
ルスを出力し、このパルスを受信した従属チャンネル用
のワード・カウンタ１９，２０，３３，３４は強制的に
ロードされる。なお、従属チャンネル用のワード・カウ
ンタ１９，２０，３３，３４のためのロードパルスと先
頭チャンネルに同期して動作するためのロードパルスの
選択は、コンカチ（ＳＴＳ−３ｃ／１２ｃ）設定信号を
基にロード値選択部２１〜２３，３２〜３４で行なわれ
ている。
カウンタ部８−ｋ，１０−ｋのワード・カウンタ１８，
３２は、従属チャンネル用のアドレスカウンタ部８−
ｋ，１０−ｋのワード・カウンタ１９，２０，３３，３
４を自（先頭）チャンネルに同期させるためにロードパ
ルスを出力し、このパルスを受信した従属チャンネル用
のワード・カウンタ１９，２０，３３，３４は強制的に
ロードされる。なお、従属チャンネル用のワード・カウ
ンタ１９，２０，３３，３４のためのロードパルスと先
頭チャンネルに同期して動作するためのロードパルスの
選択は、コンカチ（ＳＴＳ−３ｃ／１２ｃ）設定信号を
基にロード値選択部２１〜２３，３２〜３４で行なわれ
ている。
【０１９２】以上のように、本実施形態の送信ポインタ
処理装置１では、ＳＴＳ−１２レベル（１２チャンネル
分のＳＴＳ−１）のデータに対するポインタ乗り換え処
理において、ポインタ送信側で主信号とともに回線（パ
ス）先頭位相パルス（ＦＰ）のクロック乗り換えをＲＡ
Ｍ４−ｋを用いて非同期で且つシリアルに行なうことが
できるので、ＰＰＳリングより回線効率の高いサービス
を提供できる、ＢＬＳＲリングに適用可能であり、より
一層の大容量化，高速化が可能となる。
処理装置１では、ＳＴＳ−１２レベル（１２チャンネル
分のＳＴＳ−１）のデータに対するポインタ乗り換え処
理において、ポインタ送信側で主信号とともに回線（パ
ス）先頭位相パルス（ＦＰ）のクロック乗り換えをＲＡ
Ｍ４−ｋを用いて非同期で且つシリアルに行なうことが
できるので、ＰＰＳリングより回線効率の高いサービス
を提供できる、ＢＬＳＲリングに適用可能であり、より
一層の大容量化，高速化が可能となる。
【０１９３】
【発明の効果】以上詳述したように、本発明の送信ポイ
ンタ処理装置によれば、チャンネルグループ毎にシリア
ルに生成される書き込み／読み出しアドレスを用いて、
主信号データの記憶部に対する書き込み／読み出し制御
を行なうので、主信号データを単位フレーム毎に分離す
ることなくクロック乗り換え処理を行なうことができ
る。従って、クロック乗り換えのための回路を主信号デ
ータに含まれるチャンネル数分そなえる必要がなくなる
とともに、主信号データの伝送速度に準じた高速クロッ
クを用いてクロック乗り換え処理を行なうことができ、
本装置の装置規模を大幅に削減することができるととも
に、その処理能力を大幅に向上させることができる（請
求項１）。
ンタ処理装置によれば、チャンネルグループ毎にシリア
ルに生成される書き込み／読み出しアドレスを用いて、
主信号データの記憶部に対する書き込み／読み出し制御
を行なうので、主信号データを単位フレーム毎に分離す
ることなくクロック乗り換え処理を行なうことができ
る。従って、クロック乗り換えのための回路を主信号デ
ータに含まれるチャンネル数分そなえる必要がなくなる
とともに、主信号データの伝送速度に準じた高速クロッ
クを用いてクロック乗り換え処理を行なうことができ、
本装置の装置規模を大幅に削減することができるととも
に、その処理能力を大幅に向上させることができる（請
求項１）。
【０１９４】ここで、具体的に、上述の書き込み／読み
出し制御は、例えば、各チャンネルデータ用の書き込み
／読み出しアドレスを各チャンネルグループ毎にシリア
ルに（少なくとも１チャンネルデータ分ずれタイミング
で）生成することによって行なわれるので、クロック乗
り換え処理のシリアル化を確実に実現することができ、
本装置の実現化に大いに寄与する（請求項２）。
出し制御は、例えば、各チャンネルデータ用の書き込み
／読み出しアドレスを各チャンネルグループ毎にシリア
ルに（少なくとも１チャンネルデータ分ずれタイミング
で）生成することによって行なわれるので、クロック乗
り換え処理のシリアル化を確実に実現することができ、
本装置の実現化に大いに寄与する（請求項２）。
【０１９５】また、上述の書き込み／読み出し制御にお
いて、初期化信号の解除タイミング・エッジを検出して
その解除タイミング・エッジにより上記のアドレス生成
処理を全分割グループ同時に初期化するようにすれば、
初期化信号が内部動作クロックに対して非同期のタイミ
ングで入力されても、常に上記の各チャンネルグループ
毎のアドレス生成処理を初期化信号が入力された契機で
全て同時に初期化することが可能になる。従って、例え
ば、内部動作クロックの供給が上記解除タイミングより
遅れた場合でも、確実に、上記のアドレス生成処理を初
期化でき、本装置の信頼性の向上に大いに寄与する（請
求項３）。
いて、初期化信号の解除タイミング・エッジを検出して
その解除タイミング・エッジにより上記のアドレス生成
処理を全分割グループ同時に初期化するようにすれば、
初期化信号が内部動作クロックに対して非同期のタイミ
ングで入力されても、常に上記の各チャンネルグループ
毎のアドレス生成処理を初期化信号が入力された契機で
全て同時に初期化することが可能になる。従って、例え
ば、内部動作クロックの供給が上記解除タイミングより
遅れた場合でも、確実に、上記のアドレス生成処理を初
期化でき、本装置の信頼性の向上に大いに寄与する（請
求項３）。
【０１９６】さらに、上述の書き込み／読み出し制御に
おいて、位相初期化信号の解除タイミング・エッジを検
出してその解除タイミング・エッジにより上記のアドレ
ス生成処理を上記分割グループ毎に初期化するようにす
れば、位相初期化信号が内部動作クロックに対して非同
期のタイミングで入力されても、常に、記憶部に対する
書き込み／読み出しタイミング（位相）が理想のタイミ
ングに保たれる最適なタイミングで上記のアドレス生成
処理を初期化することが可能になる。従って、記憶部に
対する書き込み／読み出しタイミング（位相）を理想の
タイミングに保つための回路などを具備する必要がな
く、さらに本装置の装置規模を縮小することが可能にな
る（請求項４）。
おいて、位相初期化信号の解除タイミング・エッジを検
出してその解除タイミング・エッジにより上記のアドレ
ス生成処理を上記分割グループ毎に初期化するようにす
れば、位相初期化信号が内部動作クロックに対して非同
期のタイミングで入力されても、常に、記憶部に対する
書き込み／読み出しタイミング（位相）が理想のタイミ
ングに保たれる最適なタイミングで上記のアドレス生成
処理を初期化することが可能になる。従って、記憶部に
対する書き込み／読み出しタイミング（位相）を理想の
タイミングに保つための回路などを具備する必要がな
く、さらに本装置の装置規模を縮小することが可能にな
る（請求項４）。
【０１９７】また、送信ポインタ処理において、記憶部
より読み出される主信号データに含まれる先頭位置情報
が所定（一定）の間隔で読み出されない場合には、主信
号データの新規データ表示信号をマスクするようにすれ
ば、例えば、ある時点で先頭位置情報を受けた後に次の
先頭位置情報を受けることができないために新規データ
表示信号を送出し続けてしまうといった状態を回避する
ことができるので、さらに本装置の信頼性を大幅に向上
させることができる（請求項５）。
より読み出される主信号データに含まれる先頭位置情報
が所定（一定）の間隔で読み出されない場合には、主信
号データの新規データ表示信号をマスクするようにすれ
ば、例えば、ある時点で先頭位置情報を受けた後に次の
先頭位置情報を受けることができないために新規データ
表示信号を送出し続けてしまうといった状態を回避する
ことができるので、さらに本装置の信頼性を大幅に向上
させることができる（請求項５）。
【０１９８】なお、上記のマスク処理は、試験用制御信
号により上記の新規データ表示信号をマスクするととも
に、試験用制御信号の解除後の最初の先頭位置情報の検
出タイミングで、新規データ表示信号を送出するように
すれば、試験終了後でも、最初の先頭位置情報の検出タ
イミングで新規データ表示信号を直ぐに送出することが
可能になるので、試験終了後から通常動作に復旧するま
での遅延時間を最小限に抑えることができ、本装置の性
能向上に大いに寄与する（請求項６）。
号により上記の新規データ表示信号をマスクするととも
に、試験用制御信号の解除後の最初の先頭位置情報の検
出タイミングで、新規データ表示信号を送出するように
すれば、試験終了後でも、最初の先頭位置情報の検出タ
イミングで新規データ表示信号を直ぐに送出することが
可能になるので、試験終了後から通常動作に復旧するま
での遅延時間を最小限に抑えることができ、本装置の性
能向上に大いに寄与する（請求項６）。
【０１９９】さらに、上述の送信ポインタ処理において
は、送信ポインタ値の検出についても、クロック乗り換
え後の主信号データを各単位フレームに分離することな
くシリアルに行なうことが可能であるので、さらに、本
装置の装置規模，消費電力を削減することができるとと
もに、その処理能力を大幅に向上させることができる
（請求項７）。
は、送信ポインタ値の検出についても、クロック乗り換
え後の主信号データを各単位フレームに分離することな
くシリアルに行なうことが可能であるので、さらに、本
装置の装置規模，消費電力を削減することができるとと
もに、その処理能力を大幅に向上させることができる
（請求項７）。
【０２００】また、上述の送信ポインタ値の検出におい
て、最終オフセットポインタ値が検出されたときにスタ
ッフ増加指示信号を受けると、次のオフセット位置にて
固定周期に発生するタイミングにより、上記の検出処理
を強制的に初期化するようにすれば、クロック乗り換え
後の主信号データに含まれる先頭位置情報が最終オフセ
ットポインタ値を示し且つスタッフ増加指示信号を受け
た場合でも、ポインタ値検出処理を正常に初期化するこ
とができるので、本装置の信頼性をさらに向上できる
（請求項８）。
て、最終オフセットポインタ値が検出されたときにスタ
ッフ増加指示信号を受けると、次のオフセット位置にて
固定周期に発生するタイミングにより、上記の検出処理
を強制的に初期化するようにすれば、クロック乗り換え
後の主信号データに含まれる先頭位置情報が最終オフセ
ットポインタ値を示し且つスタッフ増加指示信号を受け
た場合でも、ポインタ値検出処理を正常に初期化するこ
とができるので、本装置の信頼性をさらに向上できる
（請求項８）。
【０２０１】さらに、上述の送信ポインタ処理におい
て、主信号データのＡＩＳ状態表示処理を行なっている
ときに、スタッフ指示信号を受けると、ＡＩＳ状態表示
処理を継続したまま、上記のスタッフ要求信号生成処理
を並行して行なうようにすれば、ＡＩＳ状態表示処理が
解除された後、即、正しいスタッフ要求信号生成処理を
行なうことができるので、ＡＩＳ状態が解除されてから
通常動作に復旧するまでの遅延時間を最小限に抑えるこ
とができ、本装置の性能向上に大いに寄与する（請求項
９）。
て、主信号データのＡＩＳ状態表示処理を行なっている
ときに、スタッフ指示信号を受けると、ＡＩＳ状態表示
処理を継続したまま、上記のスタッフ要求信号生成処理
を並行して行なうようにすれば、ＡＩＳ状態表示処理が
解除された後、即、正しいスタッフ要求信号生成処理を
行なうことができるので、ＡＩＳ状態が解除されてから
通常動作に復旧するまでの遅延時間を最小限に抑えるこ
とができ、本装置の性能向上に大いに寄与する（請求項
９）。
【０２０２】なお、上記のスタッフ処理において、主信
号データに含まれるポインタ・バイトに対してＡＩＳ状
態表示処理を行なっている間は、上記のスタッフ要求信
号生成処理を並行して行なうとともにスタッフ要求信号
を保持するようにすれば、ポインタ・バイトに対するＡ
ＩＳ状態表示処理中は、スタッフ要求信号を保持して記
憶部に対する書き込み／読み出しタイミング（位相）の
調整を待機させることができるので、ＡＩＳ以外の事象
に遷移したときに記憶部より正常なタイミングで主信号
データが読み出されているにも関わらず、このタイミン
グが調整されて位相ずれが生じ送信ポインタ値が更新さ
れるといった状態を確実に回避することができ、さらに
本装置の性能を向上できる（請求項１０）。
号データに含まれるポインタ・バイトに対してＡＩＳ状
態表示処理を行なっている間は、上記のスタッフ要求信
号生成処理を並行して行なうとともにスタッフ要求信号
を保持するようにすれば、ポインタ・バイトに対するＡ
ＩＳ状態表示処理中は、スタッフ要求信号を保持して記
憶部に対する書き込み／読み出しタイミング（位相）の
調整を待機させることができるので、ＡＩＳ以外の事象
に遷移したときに記憶部より正常なタイミングで主信号
データが読み出されているにも関わらず、このタイミン
グが調整されて位相ずれが生じ送信ポインタ値が更新さ
れるといった状態を確実に回避することができ、さらに
本装置の性能を向上できる（請求項１０）。
【０２０３】また、上述のポインタ処理において、主信
号データが複数の単位フレームを連結した先頭チャンネ
ルデータと従属チャンネルデータとからなるコンカチネ
ーション状態である場合には、先頭チャンネルデータに
ついての上記各タイミングに対してのみ、位相調整信号
を生成するようにすれば、主信号データのフレーム構成
に応じた正しい処理を常に行なうことができるので、本
装置の汎用性に大いに寄与することとなる（請求項１
１）。
号データが複数の単位フレームを連結した先頭チャンネ
ルデータと従属チャンネルデータとからなるコンカチネ
ーション状態である場合には、先頭チャンネルデータに
ついての上記各タイミングに対してのみ、位相調整信号
を生成するようにすれば、主信号データのフレーム構成
に応じた正しい処理を常に行なうことができるので、本
装置の汎用性に大いに寄与することとなる（請求項１
１）。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施形態としての送信ポインタ処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図３】本実施形態の送信ポインタ処理装置が扱う入力
データ（ＳＴＳ−１２）の一例を示す図である。
データ（ＳＴＳ−１２）の一例を示す図である。
【図４】本実施形態の送信ポインタ処理装置におけるＥ
Ｓ部の詳細構成を示すブロック図である。
Ｓ部の詳細構成を示すブロック図である。
【図５】本実施形態のＥＳ部におけるＲＡＭの構成を説
明するための図である。
明するための図である。
【図６】（ａ）〜（ｑ）はそれぞれ本実施形態のＥＳ部
の動作を説明するためのタイムチャートである。
の動作を説明するためのタイムチャートである。
【図７】本実施形態のＥＳ部におけるパワー・オン・リ
セット微分処理部の詳細構成を示すブロック図である。
セット微分処理部の詳細構成を示すブロック図である。
【図８】本実施形態のＥＳ部におけるＰＣリセット微分
処理部の詳細構成を示すブロック図である。
処理部の詳細構成を示すブロック図である。
【図９】本実施形態の送信ポインタ処理部におけるＮＤ
Ｆイネーブル検出部の詳細構成を示すブロック図であ
る。
Ｆイネーブル検出部の詳細構成を示すブロック図であ
る。
【図１０】（ａ）〜（ｄ）はそれぞれ本実施形態のＮＤ
Ｆイネーブル検出部の動作を説明するためのタイムチャ
ートである。
Ｆイネーブル検出部の動作を説明するためのタイムチャ
ートである。
【図１１】本実施形態のＮＤＦイネーブル検出部の変形
例を示すブロック図である。
例を示すブロック図である。
【図１２】本実施形態の送信ポインタ処理部におけるオ
フセット値検出部の詳細構成を示すブロック図である。
フセット値検出部の詳細構成を示すブロック図である。
【図１３】（ａ）〜（ｈ）はそれぞれ本実施形態のオフ
セット値検出部の動作を説明するためのタイムチャート
である。
セット値検出部の動作を説明するためのタイムチャート
である。
【図１４】本実施形態のオフセット値検出部の変形例を
示すブロック図である。
示すブロック図である。
【図１５】本実施形態の送信ポインタ処理部におけるス
タッフ情報保持・解除部およびスタッフ処理部の詳細構
成を示すブロック図である。
タッフ情報保持・解除部およびスタッフ処理部の詳細構
成を示すブロック図である。
【図１６】本実施形態の送信ポインタ処理部におけるコ
ンカチ・セレクト部の詳細構成を示すブロック図であ
る。
ンカチ・セレクト部の詳細構成を示すブロック図であ
る。
【図１７】本実施形態のコンカチ・セレクト部の動作を
説明するための図である。
説明するための図である。
【図１８】代表的なＳＯＮＥＴ（ＳＤＨ）伝送網の一例
を示す図である。
を示す図である。
【図１９】ＳＯＮＥＴ（ＳＤＨ）伝送網で使用される多
重化装置の一例を示すブロック図である。
重化装置の一例を示すブロック図である。
【図２０】ＮＤＦイネーブル検出部の一例を示すブロッ
ク図である。
ク図である。
【図２１】スタッフ情報保持・解除部およびスタッフ処
理部の一例を示すブロック図である。
理部の一例を示すブロック図である。
【図２２】オフセット値検出部の一例を示すブロック図
である。
である。
１ 送信ポインタ処理装置 ２，１１３−１〜１１３−１２ クロック乗り換え部
（ＥＳ部） ３，１１４−１〜１１４−１２ 送信ポインタ処理部 ４ 記憶部（メモリ部） ４−１〜４−４，１１７ ＲＡＭ ５ 書き込み制御部 ６ 読み出し制御部 ７，１２１ 位相比較（ＰＣ）部 ７−１〜７−４ 位相比較回路 ８ ライトカウンタ部 ８−１〜８−４ ライト・アドレスカウンタ部 ９，１１，１１５ 多重化（ＭＵＸ）部 １０ リードカウンタ部 １０−１〜１０−４ リード・アドレスカウンタ部 １２，１２′，１２２ ＮＤＦイネーブル検出部 １２Ａ 監視部 １２Ｂ マスク部 １２−１，１３−４，１３−４′，１３−６，１３−
６，２４ｃ，１２７ ＯＲゲート １２−２，１２８ ７８３進カウンタ １２−３，１３−８，１３０，１３１，１４３ デコー
ダ １２−４，１２−６，１５−１〜１５−１１，２５−
３，４２Ａ，４２Ｂ，４４Ａ，４４Ｂ，４５Ａ，４５
Ｂ，４７Ａ，４７Ｂ，５１，１３５Ａ，１３５Ｂ，１３
６Ａ，１３６Ｂ，１４４，１４５ ＡＮＤゲート １２−５，４３Ａ，４３Ｂ ＪＫ−ＦＦ回路（レジス
タ） １３，１３′，１２３ オフセット値（送信ポインタ
値）検出部 １３−１，１４１ オフセット・カウンタ（７８３進カ
ウンタ） １３−２ ＲＡＭ（ポインタ・レジスタ） １３−３ ＮＯＲゲート １４，１２４ スタッフ情報保持・解除部 １５ コンカチ・セレクト部 １６，１２５ スタッフ処理部 １７，１２６ ポインタ・バイト挿入部 １８〜２０，２９〜３１ ワード・カウンタ ２１〜２３，３２〜３４ ロード値選択部 ２４−１〜２４−４ ＰＣリセット微分処理部（位相初
期化信号微分処理部） ２４ａ，２４ｂ，２５−１，２５−２，４６Ａ，４６
Ｂ，１２９，１３３Ａ，１３３Ｂ，１３４Ａ，１３４
Ｂ，１３７Ａ，１３７Ｂ，１４２ ＦＦ回路（レジス
タ） ２５ パワー・オン・リセット微分処理部（初期化信号
微分処理部） ２６〜２８ 位相比較器 ３５〜３７ ワード領域 ４１Ａ，４１Ｂ，１３２Ａ，１３２Ｂ ＳＲ−ＦＦ回路
（レジスタ） ４８，１３８ ＰＣリセット生成部 ４９，１３９ ３フレームスタッフ禁止部 ５０，１４０ 解除タイミング生成部 １０１〜１０６ 多重化装置（ノードＡ〜Ｆ） １１１ 分離部（ＤＭＵＸ） １１２−１〜１１２−１２ 受信ポインタ処理部 １１６ ＰＡＩＳ送出制御部 １１８ ライトカウンタ（Ｗ−ＣＴＲ） １１９ リードカウンタ（Ｒ−ＣＴＲ） １２０ アドレス変換部
（ＥＳ部） ３，１１４−１〜１１４−１２ 送信ポインタ処理部 ４ 記憶部（メモリ部） ４−１〜４−４，１１７ ＲＡＭ ５ 書き込み制御部 ６ 読み出し制御部 ７，１２１ 位相比較（ＰＣ）部 ７−１〜７−４ 位相比較回路 ８ ライトカウンタ部 ８−１〜８−４ ライト・アドレスカウンタ部 ９，１１，１１５ 多重化（ＭＵＸ）部 １０ リードカウンタ部 １０−１〜１０−４ リード・アドレスカウンタ部 １２，１２′，１２２ ＮＤＦイネーブル検出部 １２Ａ 監視部 １２Ｂ マスク部 １２−１，１３−４，１３−４′，１３−６，１３−
６，２４ｃ，１２７ ＯＲゲート １２−２，１２８ ７８３進カウンタ １２−３，１３−８，１３０，１３１，１４３ デコー
ダ １２−４，１２−６，１５−１〜１５−１１，２５−
３，４２Ａ，４２Ｂ，４４Ａ，４４Ｂ，４５Ａ，４５
Ｂ，４７Ａ，４７Ｂ，５１，１３５Ａ，１３５Ｂ，１３
６Ａ，１３６Ｂ，１４４，１４５ ＡＮＤゲート １２−５，４３Ａ，４３Ｂ ＪＫ−ＦＦ回路（レジス
タ） １３，１３′，１２３ オフセット値（送信ポインタ
値）検出部 １３−１，１４１ オフセット・カウンタ（７８３進カ
ウンタ） １３−２ ＲＡＭ（ポインタ・レジスタ） １３−３ ＮＯＲゲート １４，１２４ スタッフ情報保持・解除部 １５ コンカチ・セレクト部 １６，１２５ スタッフ処理部 １７，１２６ ポインタ・バイト挿入部 １８〜２０，２９〜３１ ワード・カウンタ ２１〜２３，３２〜３４ ロード値選択部 ２４−１〜２４−４ ＰＣリセット微分処理部（位相初
期化信号微分処理部） ２４ａ，２４ｂ，２５−１，２５−２，４６Ａ，４６
Ｂ，１２９，１３３Ａ，１３３Ｂ，１３４Ａ，１３４
Ｂ，１３７Ａ，１３７Ｂ，１４２ ＦＦ回路（レジス
タ） ２５ パワー・オン・リセット微分処理部（初期化信号
微分処理部） ２６〜２８ 位相比較器 ３５〜３７ ワード領域 ４１Ａ，４１Ｂ，１３２Ａ，１３２Ｂ ＳＲ−ＦＦ回路
（レジスタ） ４８，１３８ ＰＣリセット生成部 ４９，１３９ ３フレームスタッフ禁止部 ５０，１４０ 解除タイミング生成部 １０１〜１０６ 多重化装置（ノードＡ〜Ｆ） １１１ 分離部（ＤＭＵＸ） １１２−１〜１１２−１２ 受信ポインタ処理部 １１６ ＰＡＩＳ送出制御部 １１８ ライトカウンタ（Ｗ−ＣＴＲ） １１９ リードカウンタ（Ｒ−ＣＴＲ） １２０ アドレス変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 充己 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高津 和央 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (11)
- 【請求項１】 ＳＤＨ伝送方式で伝送されてくる複数の
チャンネルデータをそれぞれ単位フレームとして有する
伝送フレームに対して所要の受信ポインタ処理を施した
後の主信号データを扱う装置であって、該主信号データ
に対して所要の送信ポインタ処理を施す送信ポインタ処
理装置において、 該主信号データのクロックに対してクロック乗り換え処
理を施すためのクロック乗り換え部と、 該クロック乗り換え部でのクロック乗り換え後の主信号
データに所定の送信ポインタを挿入するための送信ポイ
ンタ処理部とが設けられるとともに、 該クロック乗り換え部が、 該主信号データを各チャンネル別に所定のアドレスに記
憶する記憶部と、 該主信号データの該記憶部への書き込みアドレスと書き
込みタイミングとを制御する書き込み制御部と、 該主信号データの該記憶部からの読み出しアドレスと読
み出しタイミングとを制御する読み出し制御部とをそな
えるとともに、 該書き込み制御部が、 各チャンネルを複数のチャンネルグループに分割した分
割グループ毎に、該チャンネルグループを構成するチャ
ンネルデータ用の書き込みアドレスをシリアルタイミン
グで生成するように構成され、且つ、 該読み出し制御部が、 上記の分割グループ毎に、該チャンネルグループを構成
するチャンネルデータ用の読み出しアドレスをシリアル
タイミングで生成するように構成されていることを特徴
とする、ＳＤＨ伝送方式における送信ポインタ処理装
置。 - 【請求項２】 該書き込み制御部が、 上記の分割グループ数分の書き込みアドレス生成用カウ
ンタ部をそなえ、各書き込みアドレス生成用カウンタ部
が、相互に少なくとも１チャンネルデータ分ずれたタイ
ミングで動作するように構成されるとともに、それぞ
れ、自己が担当するチャンネルグループを構成するチャ
ンネルデータ用の書き込みアドレスを生成するカウンタ
をそなえて構成され、且つ、 該読み出し制御部が、 上記の分割グループ数分の読み出しアドレス生成用カウ
ンタ部をそなえ、各読み出しアドレス生成用カウンタ部
が、相互に少なくとも１チャンネルデータ分ずれたタイ
ミングで動作するように構成されるとともに、それぞ
れ、自己が担当するチャンネルグループを構成するチャ
ンネルデータ用の読み出しアドレスを生成するカウンタ
をそなえて構成されていることを特徴とする、請求項１
記載のＳＤＨ伝送方式における送信ポインタ処理装置。 - 【請求項３】 該書き込み制御部及び該読み出し制御部
が、 上記のアドレス生成処理を初期化するための初期化信号
に対して微分処理を施すことにより、該初期化信号の解
除タイミング・エッジを検出する初期化信号微分処理部
をそなえるとともに、 該初期化信号微分処理部で得られた該解除タイミング・
エッジにより上記のアドレス生成処理を全分割グループ
同時に初期化するように構成されていることを特徴とす
る、請求項１記載のＳＤＨ伝送方式における送信ポイン
タ処理装置。 - 【請求項４】 該書き込み制御部及び該読み出し制御部
が、 上記の書き込みタイミングと読み出しタイミングとの位
相状態の異常により該記憶部からの該チャンネルデータ
の読み出しが異常となった時に受ける位相初期化信号に
対して微分処理を施すことにより、該位相初期化信号の
解除タイミング・エッジを検出する位相初期化信号微分
処理部をそなえるとともに、 該位相初期化信号微分処理部で得られた該解除タイミン
グ・エッジにより上記のアドレス生成処理を上記分割グ
ループ毎に初期化するように構成されていることを特徴
とする、請求項１記載のＳＤＨ伝送方式における送信ポ
インタ処理装置。 - 【請求項５】 該送信ポインタ処理部が、 該クロック乗り換え部の該記憶部より読み出されたクロ
ック乗り換え後の主信号データに含まれる先頭位置情報
を検出し、該先頭位置情報に基づいて該主信号データが
新規データであること示す新規データ表示信号を生成す
る新規データ検出部をそなえるとともに、 該新規データ検出部が、 該先頭位置情報の検出間隔をカウンタにより監視する監
視部と、 該監視部での該検出間隔が所定の間隔となっていない場
合には該新規データ表示信号をマスクするマスク部とを
そなえて構成されていることを特徴とする、請求項１記
載のＳＤＨ伝送方式における送信ポインタ処理装置。 - 【請求項６】 該マスク部が、 試験用制御信号により該新規データ表示信号をマスクす
るとともに、該試験用制御信号の解除後の最初の該先頭
位置情報の検出タイミングで、該新規データ表示信号を
送出するように構成されていることを特徴とする、請求
項５記載のＳＤＨ伝送方式における送信ポインタ処理装
置。 - 【請求項７】 該送信ポインタ処理部が、 該クロック乗り換え部の該記憶部より読み出されたクロ
ック乗り換え後の主信号データに含まれる先頭位置情報
に基づいて送信ポインタ値を検出する送信ポインタ値検
出部をそなえるとともに、 該送信ポインタ値検出部が、 上記検出処理を上記単位フレーム毎にシリアルに行なう
ように構成されていることを特徴とする、請求項１記載
のＳＤＨ伝送方式における送信ポインタ処理装置。 - 【請求項８】 該送信ポインタ値検出部が、 上記単位フレームの最終オフセットポインタ値を検出す
る最終オフセットポインタ値検出部をそなえるととも
に、 該最終オフセットポインタ値検出部において該最終オフ
セットポインタ値が検出されたときに、該クロック乗り
換え部での該記憶部に対する上記の書き込みタイミング
と読み出しタイミングとの位相状態に応じて出力される
スタッフ増加指示信号を受けると、次のオフセット位置
にて固定周期に発生するタイミングにより、上記の検出
処理を強制的に初期化するように構成されていることを
特徴とする、請求項７記載のＳＤＨ伝送方式における送
信ポインタ処理装置。 - 【請求項９】 該送信ポインタ処理部が、 該クロック乗り換え部での該記憶部に対する上記の書き
込みタイミングと読み出しタイミングとの位相状態に応
じて受信されるスタッフ指示信号に基づいて、上記位相
状態を調整するためのスタッフ要求信号を生成するスタ
ッフ処理部をそなえるとともに、 該スタッフ処理部が、 該主信号データのＡＩＳ状態表示処理を行なっていると
きに、該スタッフ指示信号を受けると、該ＡＩＳ状態表
示処理を継続したまま、上記のスタッフ要求信号生成処
理を並行して行なうように構成されていることを特徴と
する、請求項１記載のＳＤＨ伝送方式における送信ポイ
ンタ処理装置。 - 【請求項１０】 該スタッフ処理部が、 該主信号データに含まれるポインタ・バイトに対して該
ＡＩＳ状態表示処理を行なっている間は、上記のスタッ
フ要求信号生成処理をマスクするとともに、該スタッフ
要求信号を保持するように構成されていることを特徴と
する、請求項９記載のＳＤＨ伝送方式における送信ポイ
ンタ処理装置。 - 【請求項１１】 該ポインタ処理部が、 該クロック乗り換え部での該記憶部に対する上記の書き
込みタイミングと読み出しタイミングとの位相状態に応
じて受ける位相調整要求信号に基づいて、上記の各タイ
ミングを調整するための位相調整信号を生成する位相調
整信号生成部をそなえるとともに、 該位相調整信号生成部が、 該主信号データが複数の単位フレームを連結した先頭チ
ャンネルデータと従属チャンネルデータとからなるコン
カチネーション状態である場合には、該先頭チャンネル
データについての上記各タイミングに対してのみ、該位
相調整信号を生成するように構成されていることを特徴
とする、請求項１記載のＳＤＨ伝送方式における送信ポ
インタ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320254A JPH10163998A (ja) | 1996-11-29 | 1996-11-29 | Ｓｄｈ伝送方式における送信ポインタ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320254A JPH10163998A (ja) | 1996-11-29 | 1996-11-29 | Ｓｄｈ伝送方式における送信ポインタ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163998A true JPH10163998A (ja) | 1998-06-19 |
Family
ID=18119455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320254A Withdrawn JPH10163998A (ja) | 1996-11-29 | 1996-11-29 | Ｓｄｈ伝送方式における送信ポインタ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035318A (ja) * | 2006-07-31 | 2008-02-14 | Nec Corp | 非同期信号の同期化多重方法および装置 |
| JP2015139072A (ja) * | 2014-01-21 | 2015-07-30 | 富士通株式会社 | 伝送装置 |
-
1996
- 1996-11-29 JP JP8320254A patent/JPH10163998A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035318A (ja) * | 2006-07-31 | 2008-02-14 | Nec Corp | 非同期信号の同期化多重方法および装置 |
| JP2015139072A (ja) * | 2014-01-21 | 2015-07-30 | 富士通株式会社 | 伝送装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |