JPH10163870A - 検査ビット付ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 信号線の断線等の不良の発生の有無を容易に
判定できるＡ／Ｄコンバータを提供する。 【解決手段】 アナログ入力信号を量子化する量子化手
段２０と、量子化部２０からの量子化信号を符号化する
符号化手段２１とを有するＡ／Ｄコンバータにおいて、
符号化の処理により得られるディジタル信号の出力ビッ
トに対応して符号誤り検出用の検査ビットを発生し、こ
の出力ビットにこの検査ビットを付加する検査ビット付
加手段２３を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ（アナログ
／ディジタル）コンバータに関し、特に、信号線の断線
等の不良の発生の有無を容易に判定できるようにしたも
のに関する。

【０００２】

【従来の技術】例えばディジタルビデオ装置等において
は、映像信号の処理を高速で行う必要があるため、アナ
ログ映像信号をディジタル変換するＡ／Ｄコンバータと
して、一般に並列比較方式の高速Ａ／Ｄコンバータがプ
リント基板上にＩＣ化されて実装されている。

【０００３】並列比較方式のＮビット（Ｎは２以上の整
数）のＡ／Ｄコンバータの基本形は、周知のように、所
定の基準電圧を抵抗により２Ｎー１段階に分圧し、分圧
した各段階の電圧をそれぞれ１個ずつの別々のコンパレ
ータ（合計２Ｎー１個のコンパレータ）に比較電圧とし
て加えるとともに全てのコンパレータに共通のアナログ
入力信号を加えることにより、このアナログ入力信号の
電圧を各コンパレータの比較結果に基づいて一度で２Ｎ
ステップに量子化し、その量子化信号を符号化すること
によりＮビットのディジタル出力信号を得るようにした
ものである。

【０００４】こうした並列比較方式のＡ／Ｄコンバータ
では、コンパレータへのアナログ映像信号の入力信号線
やコンパレータからの比較結果の出力信号線等は、当然
ながらコンパレータの数に対応してそれぞれ複数本存在
している。

【０００５】ところで、それら複数本の信号線のうちの
一部において断線等の不良が発生したために信号の伝送
が不能になった場合等に、Ａ／Ｄコンバータのディジタ
ル出力信号自体からはその不良の発生を確認できないこ
とが少なくない。即ち、ディジタル出力信号の最下位ビ
ットやそれに近いビットに対応する信号線に不良が生じ
ても、アナログ入力信号に対するディジタル出力信号の
Ｓ／Ｎ比が幾分劣化するにとどまり、しかも、出力ビッ
ト数（上記Ｎの値）が大きいほど、下位ビットに対応す
る信号線の不良がこのＳ／Ｎ比を劣化させる度合いは小
さくなっていく。

【０００６】この点、同じく複数本の信号線の集合であ
るマイクロコンピュータのアドレスバスやデータバスに
おいては１本の信号線に不良が発生しただけでもシステ
ムの動作自体がおかしくなるので直ちにその不良の発生
を確認できるのとは、様相を異にしている。

【０００７】そこで、こうしたＡ／ＤコンバータＩＣを
実装したディジタルビデオ装置等においては、従来、例
えばＡ／ＤコンバータＩＣの出力信号を取り込むＩＣ側
に当該信号の各ビットについての波形を個別に調べる機
能を付与することにより、製造段階で信号線の不良の有
無を判定するようにしていた。

【０００８】また、例えばこうしたＡ／Ｄコンバータ単
体として不良の有無を判定するためには、従来、例えば
Ａ／Ｄコンバータの出力信号をＤ／Ａ（ディジタル／ア
ナログ）コンバータで再度アナログ変換し、当初のアナ
ログ入力信号の波形とこのＤ／Ａコンバータのアナログ
出力信号の波形とを比較するようにしていた。

【０００９】

【発明が解決しようとする課題】しかし、ディジタルビ
デオ装置等において、Ａ／Ｄコンバータの出力信号の各
ビットについての波形を個別に調べる機能を付与するこ
とは回路構成の複雑化と回路規模の大型化という弊害を
招き、出力ビット数が多い場合には特にこの弊害は甚だ
しくなる。しかも、最下位ビットやそれに近いビットに
対応する信号線の不良の発生の有無は、波形を調べるだ
けでは正確に判定できないこともあるので、不良の発生
の見落としにより本来の設計性能を発揮しない製品が出
荷されてしまうおそれがあった。

【００１０】また、単体として不良の有無を判定する場
合にも、ディジタル出力信号をいちいちアナログ信号に
戻して当初のアナログ入力信号の波形と比較することも
煩雑であった。

【００１１】この発明は上述の点に鑑みてなされたもの
で、信号線の断線等の不良の発生の有無を容易且つ高精
度に判定できるＡ／Ｄコンバータを提供しようとするも
のである。

【００１２】

【課題を解決するための手段】本発明に係るＡ／Ｄコン
バータは、アナログ入力信号を量子化する量子化手段
と、この量子化部からの量子化信号を符号化する符号化
手段とを有するＡ／Ｄコンバータにおいて、この符号化
の処理により得られるディジタル信号の出力ビットに対
応して符号誤り検出用の検査ビットを発生し、この出力
ビットにこの検査ビットを付加する検査ビット付加手段
を備えたことを特徴としている。

【００１３】このＡ／Ｄコンバータによれば、ディジタ
ル変換された信号の出力ビットに、その出力ビットに対
応した符号誤り検出用の検査ビットが付加されるので、
符号誤り検出を行うことにより、いずれかの出力ビット
に対応する信号線における断線等の不良の発生の有無が
容易・迅速且つ高精度に判定される。

【００１４】従って、例えばこのＡ／ＤコンバータをＩ
Ｃ化して実装したディジタルビデオ装置等では、Ａ／Ｄ
コンバータＩＣの出力信号を取り込むＩＣ側に符号誤り
検出機能を付与することにより、Ａ／ＤコンバータＩＣ
の信号線の不良の有無やＩＣ間の結線の不良の有無を、
簡単且つ小型の回路構成で迅速且つ高精度に判定できる
ようになる。

【００１５】またこのＡ／Ｄコンバータ単体として不良
の有無を判定する場合にも、アナログ入力信号の全レベ
ル範囲に亘って符号誤り検出を行うことにより、容易・
迅速且つ高精度に判定を行えるようになる。

【００１６】尚、検査ビット付加手段は、一例として、
量子化手段からの量子化信号に基づき、符号化の処理と
並行して検査ビットを発生するものであることが好適で
ある。そうした場合には、ディジタル信号の出力ビット
と検出ビットとが同時並行的に発生するようになるの
で、Ａ／Ｄコンバータの動作速度を低下させることなく
出力ビットに検査ビットを付加することができるように
なる。

【００１７】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。

【００１８】図１は、本発明の一実施例であるＩＣ化さ
れた３ビットのフラッシュ型Ａ／Ｄコンバータの要部を
示す回路構成図である。外部から供給される変換対象の
アナログ信号（例えば映像信号）が、入力端子Ｐｉを介
して７個のコンパレータ（図ではＣＯＭＰと表示）１〜
７の＋（プラス）入力端子全てに入力される。他方、こ
のフラッシュ型Ａ／ＤコンバータＩＣで変換可能な電圧
範囲の上限Ｖｔと加減Ｖｂとが外部から基準抵抗器Ｒの
両端に印加されており、この基準抵抗器Ｒにより７段階
に均等に分圧された電圧Ｖ１〜Ｖ７（Ｖ１＜Ｖ２＜Ｖ３
＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７）が、それぞれ１個ずつの別
々のコンパレータ１〜７のー（マイナス）入力端子に入
力される。

【００１９】したがって、コンパレータ１〜７ではアナ
ログ入力信号の電圧Ｖｘと電圧Ｖ１〜Ｖ７とがそれぞれ
比較され、Ｖｘのほうが高いコンパレータでは正出力端
子，逆出力端子の出力がそれぞれＨ（ハイ），Ｌ（ロ
ウ）レベルになるとともに、Ｖｘのほうが低いコンパレ
ータでは正出力端子，逆出力端子の出力がそれぞれＬ，
Ｈレベルになる。

【００２０】コンパレータ１の逆出力端子の出力とコン
パレータ２の正出力端子の出力とはノアゲート回路８に
入力され、コンパレータ２の逆出力端子の出力とコンパ
レータ３の正出力端子の出力とはノアゲート回路９に入
力され、コンパレータ３の逆出力端子の出力とコンパレ
ータ４の正出力端子の出力とはノアゲート回路１０に入
力され、コンパレータ４の逆出力端子の出力とコンパレ
ータ５の正出力端子の出力とはノアゲート回路１１に入
力され、コンパレータ５の逆出力端子の出力とコンパレ
ータ６の正出力端子の出力とはノアゲート回路１２に入
力され、コンパレータ６の逆出力端子の出力とコンパレ
ータ７の正出力端子の出力とはノアゲート回路１３に入
力され、コンパレータ７の逆出力端子の出力はノアゲー
ト回路１４の双方の入力端子に入力される。これらのコ
ンパレータ１〜７及びノアゲート回路８〜１４により比
較部２０が構成されている。

【００２１】ここで、例えばアナログ入力信号の電圧Ｖ
ｘのレベルがコンパレータ４への入力電圧Ｖ４とコンパ
レータ５への入力電圧Ｖ５との間にある場合には、コン
パレータ１〜４では正出力端子，逆出力端子の出力がそ
れぞれＨ，Ｌレベルになるとともに、コンパレータ５〜
７では正出力端子，逆出力端子の出力がそれぞれＬ，Ｈ
レベルになる。したがって、コンパレータ４の逆出力端
子の出力とコンパレータ５の正出力端子の出力とが入力
されるノアゲート回路１１では、図２に示すように両入
力端子への入力が共にＬレベルであるので出力がＨレベ
ルになるが、それ以外のノアゲート回路８〜１０，１２
〜１４では、少なくとも一方の入力端子への入力がＨレ
ベルであるので出力がＬレベルになる。

【００２２】同様にして、電圧ＶｘがＶ１よりも低い場
合には全てのノアゲート回路８〜１４の出力がＬレベル
になり、ＶｘがＶ１とＶ２との間にある場合にはノアゲ
ート回路８の出力のみがＨレベルになり、ＶｘがＶ２と
Ｖ３との間にある場合にはノアゲート回路９の出力のみ
がＨレベルになり、ＶｘがＶ３とＶ４との間にある場合
にはノアゲート回路１０の出力のみがＨレベルになり、
ＶｘがＶ５とＶ６との間にある場合にはノアゲート回路
１２の出力のみがＨレベルになり、ＶｘがＶ６とＶ７と
の間にある場合にはノアゲート回路１３の出力のみがＨ
レベルになり、ＶｘがＶ７よりも高い場合にはノアゲー
ト回路１４の出力のみがＨレベルになる。

【００２３】これにより、アナログ入力信号の電圧Ｖｘ
の値が、各ノアゲート回路８〜１４の出力レベルの組み
合わせにより８ステップに量子化される。

【００２４】比較部２０からは、ノアゲート回路８〜１
４の出力が量子化信号としてエンコーダ部２１に送られ
る。エンコーダ部２１はトランジスタアレイで構成され
ており、アレイ上の各トランジスタのうち、トランジス
タＱ１〜Ｑ１２は量子化信号を３ビットに符号化するた
めのトランジスタでり、そのうちトランジスタＱ１〜Ｑ
４は最下位ビット（ＬＳＢ）であるビット０用、トラン
ジスタＱ５〜Ｑ８は中位ビットであるビット１用、トラ
ンジスタＱ９〜Ｑ１２は最上位ビット（ＭＳＢ）である
ビット２用のトランジスタである。他方、トランジスタ
Ｑ１３〜Ｑ１６は、量子化信号に基づいてパリティビッ
トを発生するためのトランジスタである。

【００２５】量子化信号のうち、ノアゲート回路８の信
号は、トランジスタＱ１，Ｑ１３のベースに与えられ
る。また、ノアゲート回路９の出力はトランジスタＱ
５，Ｑ１４のベースに与えられ、ノアゲート回路１０の
出力はトランジスタＱ２，Ｑ６のベースに与えられ、ノ
アゲート回路１１の出力はトランジスタＱ９，Ｑ１５の
ベースに与えられ、ノアゲート回路１２の出力はトラン
ジスタＱ３，Ｑ１０のベースに与えられ、ノアゲート回
路１３の出力はトランジスタＱ９，Ｑ１１のベースに与
えられ、ノアゲート回路１４の出力はトランジスタＱ
４，Ｑ８，Ｑ１２，Ｑ１６のベースに与えられる。トラ
ンジスタＱ１〜Ｑ１６のエミッタ出力は、当該トランジ
スタのベースへの入力がＨレベルのときにはＨレベルに
なり、逆にこの入力がＬレベルのときにはＬレベルにな
る。

【００２６】符号化用のトランジスタＱ１〜Ｑ１２のう
ち、ビット０用のトランジスタＱ１〜Ｑ４のエミッタは
共通の信号線Ｌ１に接続され、ビット１用のトランジス
タＱ５〜Ｑ８のエミッタ、ビット２用のトランジスタＱ
９〜Ｑ１２のエミッタもそれぞれ共通の信号線Ｌ２，Ｌ
３に接続されている。また、パリティビット用のトラン
ジスタＱ１３〜Ｑ１６のエミッタも共通の信号線Ｌ４に
接続されている。各信号線Ｌ１〜Ｌ４上には、当該信号
線に接続されているトランジスタのエミッタ出力が全て
ＬレベルのときにはＬレベルの信号が得られ、他方、当
該信号線に接続されているトランジスタのうち１つのト
ランジスタのエミッタ出力がＨレベルのときには残りの
トランジスタが逆バイアスとなって遮断されることによ
りＨレベルの信号が得られる。

【００２７】信号線Ｌ１上に得られる信号はエンコーダ
部２１から出力部２２に送られてビット０（ＬＳＢ）出
力回路１５に入力される。同様に、信号線Ｌ２，Ｌ３上
に得られる信号はそれぞれ出力部２２のビット１出力回
路１６，ビット２（ＭＳＢ）出力回路１７に入力され
る。また、信号線Ｌ４上に得られる信号は、出力部２２
のパリティビット出力回路１８に入力される。

【００２８】各出力回路１５〜１８は、それぞれ入力が
Ｈレベルのとき１ビットの出力コードがＨレベルにな
り、逆に入力がＬレベルのときには出力コードがＬレベ
ルになる。ビット０出力回路１５，ビット１出力回路１
６，ビット２出力回路１７の出力コードは、アナログ入
力信号を３ビットにディジタル変換した信号として出力
部２２から出力端子Ｐｏ１，Ｐｏ２，Ｐｏ３を介して外
部に導出される。またパリティビット出力回路１８の出
力コードは、符号誤り検出用の１ビットの検査ビットと
して出力部２２から出力端子Ｐｏ４を介して外部に導出
される。

【００２９】このように、エンコーダ部２１のうちのト
ランジスタＱ１３〜Ｑ１６と出力部２２のうちのパリテ
ィビット出力回路１８とは、比較部２０からの量子化信
号に基づき、エンコーダ部２１のトランジスタＱ１〜Ｑ
１２による符号化処理と並行してパリティビットを発生
し、そのパリティビットを出力部２２の出力回路１５，
１６，１７からのディジタル信号の出力ビットに付加す
るパリティビット付加部２３として機能している。

【００３０】尚、比較部２０の各部及び出力部２２の各
部では、外部から供給されるクロック信号に同期して処
理が実行されるが、そのためのクロック系自体は周知の
ものであってよいので図示を省略している。

【００３１】次に、以上のような構成のフラッシュ型Ａ
／ＤコンバータＩＣにおけるアナログ入力信号の電圧Ｖ
ｘのレベルと出力回路１５〜１８の出力コードとの関係
を、図３を参照して説明する。

【００３２】（１）電圧ＶｘのレベルがＶ１よりも低い
場合 この場合には、前述のように全てのノアゲート回路８〜
１４の出力がＬレベルになるので、全てのトランジスタ
Ｑ１〜Ｑ１６のエミッタ出力がＬレベルになり、したが
って全ての信号線Ｌ１〜Ｌ４上にＬレベルの信号が得ら
れる。そのため、図３Ａに示すように全ての出力回路１
５〜１８の出力コードはＬレベルになる（即ちＨレベル
の出力コードの数は０になる）。

【００３３】（２）電圧ＶｘのレベルがＶ１とＶ２との
間にある場合 この場合には、前述のようにノアゲート回路８の出力の
みがＨレベルになるので、トランジスタＱ１，Ｑ１３の
エミッタ出力のみがＨレベルになり、したがって信号線
Ｌ１，Ｌ４上にのみＨレベルの信号が得られる。そのた
め、図３Ｂに示すように、ビット０出力回路１５，パリ
ティビット出力回路１８の出力コードはＨレベルにな
り、ビット１出力回路１６，ビット２出力回路１７の出
力コードはＬレベルとなる（即ちＨレベルの出力コード
の数は２になる）。

【００３４】（３）電圧ＶｘのレベルがＶ２とＶ３との
間にある場合 この場合には、前述のようにノアゲート回路９の出力の
みがＨレベルになるので、トランジスタＱ５，Ｑ１４の
エミッタ出力のみがＨレベルになり、したがって信号線
Ｌ２，Ｌ４上にのみＨレベルの信号が得られる。そのた
め、図３Ｃに示すように、ビット１出力回路１６，パリ
ティビット出力回路１８の出力コードはＨレベルにな
り、ビット０出力回路１５，ビット２出力回路１７の出
力コードはＬレベルとなる（即ちＨレベルの出力コード
の数は２になる）。

【００３５】（４）電圧ＶｘのレベルがＶ３とＶ４との
間にある場合 この場合には、前述のようにノアゲート回路１０の出力
のみがＨレベルになるので、トランジスタＱ２，Ｑ６の
エミッタ出力のみがＨレベルになり、したがって信号線
Ｌ１，Ｌ２上にのみＨレベルの信号が得られる。そのた
め、図３Ｄに示すように、ビット０出力回路１５，ビッ
ト１出力回路１６の出力コードはＨレベルになり、ビッ
ト２出力回路１７，パリティビット出力回路１８の出力
コードはＬレベルとなる（即ちＨレベルの出力コードの
数は２になる）。

【００３６】（５）電圧ＶｘのレベルがＶ４とＶ５との
間にある場合 この場合には、前述のようにノアゲート回路１１の出力
のみがＨレベルになるので、トランジスタＱ９，Ｑ１５
のエミッタ出力のみがＨレベルになり、したがって信号
線Ｌ３，Ｌ４上にのみＨレベルの信号が得られる。その
ため、図３Ｅに示すように、ビット２出力回路１７，パ
リティビット出力回路１８の出力コードはＨレベルにな
り、ビット０出力回路１５，ビット１出力回路１６の出
力コードはＬレベルとなる（即ちＨレベルの出力コード
の数は２になる）。

【００３７】（６）電圧ＶｘのレベルがＶ５とＶ６との
間にある場合 この場合には、前述のようにノアゲート回路１２の出力
のみがＨレベルになるので、トランジスタＱ３，Ｑ１０
のエミッタ出力のみがＨレベルになり、したがって信号
線Ｌ１，Ｌ３上にのみＨレベルの信号が得られる。その
ため、図３Ｆに示すように、ビット０出力回路１５，ビ
ット２出力回路１７の出力コードはＨレベルになり、ビ
ット１出力回路１６，パリティビット出力回路１８の出
力コードはＬレベルとなる（即ちＨレベルの出力コード
の数は２になる）。

【００３８】（７）電圧ＶｘのレベルがＶ６とＶ７との
間にある場合 この場合には、前述のようにノアゲート回路１３の出力
のみがＨレベルになるので、トランジスタＱ７，Ｑ１１
のエミッタ出力のみがＨレベルになり、したがって信号
線Ｌ２，Ｌ３上にのみＨレベルの信号が得られる。その
ため、図３Ｇに示すように、ビット１出力回路１６，ビ
ット２出力回路１７の出力コードはＨレベルになり、ビ
ット０出力回路１５，パリティビット出力回路１８の出
力コードはＬレベルとなる（即ちＨレベルの出力コード
の数は２になる）。

【００３９】（８）電圧ＶｘのレベルがＶ７よりも高い
場合 この場合には、前述のようにノアゲート回路１４の出力
のみがＨレベルになるので、トランジスタＱ４，Ｑ８，
Ｑ１２，Ｑ１６のエミッタ出力がＨレベルになり、した
がって全ての信号線Ｌ１〜Ｌ４上にＨレベルの信号が得
られる。そのため、図３Ｈに示すように全ての出力回路
１５〜１８の出力コードはＨレベルになる（即ちＨレベ
ルの出力コードの数は４になる）。

【００４０】以上の通り、出力回路１５〜１８の出力コ
ードのＨレベルの数は、Ａ／ＤコンバータＩＣの信号線
（信号線Ｌ１〜Ｌ４だけでなくそれ以外の信号線も含
む）に断線等の不良が発生していない場合には、必ず０
または２または４という偶数になる。即ち、ここでは偶
数パリティが成立している。したがって、出力回路１５
〜１８の出力コードのＨレベルの数が１または３という
奇数になることは、いずれかの信号線に不良が発生して
いることを意味する。

【００４１】そこで、例えばこのフラッシュ型Ａ／Ｄコ
ンバータＩＣをディジタルビデオ装置等に実装する場合
には、Ａ／ＤコンバータＩＣの出力信号を取り込むＩＣ
側に符号誤り検出機能を付与することにより、簡単且つ
小型の回路構成で迅速且つ高精度にＡ／ＤコンバータＩ
Ｃの信号線の不良の有無を判定できるようになる。他
方、Ａ／ＤコンバータＩＣの出力信号を取り込むＩＣ側
に符号誤り検出機能が備えられていないディジタルビデ
オ装置等にこのＡ／ＤコンバータＩＣを実装した場合で
も、Ａ／ＤコンバータＩＣの出力信号を取り込むＩＣ側
でパリティビット出力回路１８からの検査ビットを無視
するようにすることにより、既存のＡ／ＤコンバータＩ
Ｃと同様の機能を発揮させることが可能である。

【００４２】またこのＡ／ＤコンバータＩＣ単体として
不良の有無を判定する場合にも、アナログ入力信号の全
レベル範囲に亘って符号誤り検出を行うことにより、容
易・迅速且つ高精度に判定を行えるようになる。

【００４３】しかも、このＡ／ＤコンバータＩＣでは、
前述のように比較部２０からの量子化信号に基づいて符
号化処理と並行してパリティビットを発生しているの
で、Ａ／ＤコンバータＩＣの動作速度を低下させること
なくディジタル信号の出力ビットに検査ビットが付加さ
れる。

【００４４】尚、以上の実施例では、偶数パリティが成
立するようなパリティビットを発生しているが、奇数パ
リティが成立するようなパリティビットを発生するよう
にしてもよいことはもちろんである。

【００４５】また、以上の実施例では、３ビットのＡ／
Ｄコンバータに本発明を適用しているが、３ビット以外
のＡ／Ｄコンバータ（例えば６乃至１２ビットのＡ／Ｄ
コンバータ）に本発明を適用してもよいことはもちろん
である。出力ビット数が大きいＡ／Ｄコンバータは分解
能が高いかわりに回路構成が複雑であるが、そうしたＡ
／Ｄコンバータに本発明を適用する際にも追加しなけれ
ばならない回路はやはりパリティビット１ビット分の回
路で足りるので、全体の回路構成中でパリティビット付
加回路が占めるスペースはかえって小さく抑えることが
できるようになる。

【００４６】また、以上の実施例では、比較部がコンパ
レータとノアゲート回路とから成っているＡ／Ｄコンバ
ータに本発明を適用しているが、比較部がコンパレータ
とノアゲート回路以外の論理回路（例えばエクスクルー
シブオアゲート回路）とから成るＡ／Ｄコンバータに本
発明を適用してもよいことはもちろんである。

【００４７】また、以上の実施例では、アナログ入力信
号を並列比較方式により量子化するＡ／Ｄコンバータに
本発明を適用しているが、それ以外の方式（例えば直並
列方式や逐次比較方式や積分方式）によりアナログ入力
信号を量子化するＡ／Ｄコンバータに本発明を適用して
もよい。

【００４８】また、以上の実施例では、１ビットのパリ
ティビットをディジタル信号の出力ビットに付加してい
るが、２ビット以上の検査ビットを発生してディジタル
信号の出力ビットに付加することにより、符号誤り検出
能力を一層高めるようにしてもよい。

【００４９】また、本発明は、以上の実施例に限らず、
本発明の要旨を逸脱することなく、その他様々の構成を
とりうることはもちろんである。

【００５０】

【発明の効果】以上のように、本発明に係る検査ビット
付Ａ／Ｄコンバータによれば、ディジタル変換された信
号の出力ビットに、その出力ビットに対応した符号誤り
検出用の検査ビットが付加されるので、符号誤り検出を
行うことにより、いずれかの出力ビットに対応する信号
線における断線等の不良の発生の有無を容易・迅速且つ
高精度に判定することができるという効果を奏する。

【００５１】従って、例えばこのＡ／ＤコンバータをＩ
Ｃ化して実装したディジタルビデオ装置等では、Ａ／Ｄ
コンバータＩＣの出力信号を取り込むＩＣ側に符号誤り
検出機能を付与することにより、Ａ／ＤコンバータＩＣ
の信号線の不良の有無やＩＣ間の結線の不良の有無を簡
単且つ小型の回路構成により製造段階で迅速且つ高精度
に判定できるようになるので、不良の発生の見落としに
より本来の設計性能を発揮しない製品を出荷してしまう
頻度を非常に少なくすることができるようになる。

【００５２】またこのＡ／Ｄコンバータ単体として不良
の有無を判定する場合にも、アナログ入力信号の全レベ
ル範囲に亘って符号誤り検出を行うことにより、容易・
迅速且つ高精度に判定を行えるようになる。

【００５３】尚、検査ビット付加手段を、量子化手段か
らの量子化信号に基づいて符号化の処理と並行して検査
ビットを発生するものとした場合には、ディジタル信号
の出力ビットと検出ビットとが同時並行的に発生するよ
うになるので、Ａ／Ｄコンバータの動作速度を低下させ
ることなく出力ビットに検査ビットを付加することがで
きるという効果をも奏する。

【００５４】

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図である。

【図２】図１の一部を拡大して示す図である。

【図３】アナログ入力信号のレベルと出力コードとの関
係を示す図である。

【符号の説明】

１〜７ コンパレータ、 ８〜１４ ノアゲート回路、
Ｑ１〜Ｑ１６ トランジスタ、 １５ ビット０出力
回路、 １６ ビット１出力回路、 １７ ビット２出
力回路、 １８ パリティビット出力回路、 ２０ 比
較部、 ２１エンコード部、 ２２ 出力部、 ２３
パリティビット付加部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を量子化する量子化手
   段と、 前記量子化部からの量子化信号を符号化する符号化手段
   と を有するＡ／Ｄコンバータにおいて、 前記符号化の処理により得られるディジタル信号の出力
   ビットに対応して符号誤り検出用の検査ビットを発生
   し、前記出力ビットに前記検査ビットを付加する検査ビ
   ット付加手段を備えたことを特徴とする検査ビット付Ａ
   ／Ｄコンバータ。
2. 【請求項２】 請求項１に記載の検査ビット付Ａ／Ｄコ
   ンバータにおいて、前記検査ビット付加手段は、前記量
   子化手段からの量子化信号に基づき、前記符号化の処理
   と並行して検査ビットを発生することを特徴とする検査
   ビット付Ａ／Ｄコンバータ。