JPH10163814A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH10163814A JPH10163814A JP8337736A JP33773696A JPH10163814A JP H10163814 A JPH10163814 A JP H10163814A JP 8337736 A JP8337736 A JP 8337736A JP 33773696 A JP33773696 A JP 33773696A JP H10163814 A JPH10163814 A JP H10163814A
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Abstract
(57)【要約】
【課題】 携帯電話等でスペクトル整形を行なうディジ
タルフィルタにおいて、回路規模を低減化して、装置の
小型化・低価格化・低消費電力化を図る。 【解決手段】 4.096MHzサンプリング４チャネル７bit
ディジタル入力信号Ｉ0〜Ｉ3を時間多重して遅延器106
〜128からなるシフトレジスタに入力する。次いで、上
記シフトレジスタの入力信号と上記各遅延器出力を加算
器129〜140で加算する。この加算出力を各乗算器141〜1
52にて係数(ｈ0〜ｈ11)乗算する。上記係数乗算の内で
係数ｈ0、ｈ4、ｈ8との積を加算してポリフェーズフィ
ルタＨ0（ｚ4）の出力を計算する。同様に、係数ｈ1、
ｈ5、ｈ9との積を加算してポリフェーズフィルタＨ
1（ｚ4）の、係数ｈ2、ｈ6、ｈ10との積を加算してポリ
フェーズフィルタＨ2（ｚ4）の、係数ｈ3、ｈ7、ｈ11と
の積を加算してポリフェーズフィルタＨ3（ｚ4）の、各
出力を計算し、上記４つのポリフェーズフィルタを16.3
84MHzクロック単位で並び替えて取り出すようにする。
タルフィルタにおいて、回路規模を低減化して、装置の
小型化・低価格化・低消費電力化を図る。 【解決手段】 4.096MHzサンプリング４チャネル７bit
ディジタル入力信号Ｉ0〜Ｉ3を時間多重して遅延器106
〜128からなるシフトレジスタに入力する。次いで、上
記シフトレジスタの入力信号と上記各遅延器出力を加算
器129〜140で加算する。この加算出力を各乗算器141〜1
52にて係数(ｈ0〜ｈ11)乗算する。上記係数乗算の内で
係数ｈ0、ｈ4、ｈ8との積を加算してポリフェーズフィ
ルタＨ0（ｚ4）の出力を計算する。同様に、係数ｈ1、
ｈ5、ｈ9との積を加算してポリフェーズフィルタＨ
1（ｚ4）の、係数ｈ2、ｈ6、ｈ10との積を加算してポリ
フェーズフィルタＨ2（ｚ4）の、係数ｈ3、ｈ7、ｈ11と
の積を加算してポリフェーズフィルタＨ3（ｚ4）の、各
出力を計算し、上記４つのポリフェーズフィルタを16.3
84MHzクロック単位で並び替えて取り出すようにする。
Description
【０００１】
【発明の属する技術分野】本発明は携帯電話のスペクト
ラム整形を行なうディジタルフィルタに関し、特にｍ倍
補間フィルタ回路をｍ個のポリフェーズフィルタに分割
して時分割動作させてＮ（Ｎはｍの約数）チャネルのフ
ィルタ処理を１フィルタ分の回路で実現して小型・低消
費電力化を図るようにしたものである。
ラム整形を行なうディジタルフィルタに関し、特にｍ倍
補間フィルタ回路をｍ個のポリフェーズフィルタに分割
して時分割動作させてＮ（Ｎはｍの約数）チャネルのフ
ィルタ処理を１フィルタ分の回路で実現して小型・低消
費電力化を図るようにしたものである。
【０００２】
【従来の技術】24タップのＦＩＲフィルタの伝達関数Ｈ
(z)は以下の式（１）で表される。 Ｈ(z)＝ｈ0＋ｈ1ｚ-1＋ｈ2ｚ-2＋ｈ3ｚ-3＋ｈ4ｚ-4＋ｈ5ｚ-5＋ｈ6ｚ-6 ＋ｈ7ｚ-7＋ｈ8ｚ-8＋ｈ9ｚ-9＋ｈ10ｚ-10＋ｈ11ｚ-11＋ｈ12ｚ-12 ＋ｈ13ｚ-13＋ｈ14ｚ-14＋ｈ15ｚ-15＋ｈ16ｚ-16＋ｈ17ｚ-17＋ｈ18ｚ-18 ＋ｈ19ｚ-19＋ｈ20ｚ-20＋ｈ21ｚ-21＋ｈ22ｚ-22＋ｈ23ｚ-23 ・・・（１） なお通信分野で用いられる場合、遅延歪みのないように
フィルタ係数はｈ0＝ｈ23、ｈ1＝ｈ22，・・・というよ
うに偶対象になっているので、上記式（１）は以下の式
（２）のように変形され、乗算回数を１／２に削減して
実行する。 Ｈ(z)＝（１＋ｚ-23）ｈ0 ＋（ｚ-1＋ｚ-22）ｈ1 ＋（ｚ-2＋ｚ-21）ｈ2 ＋（ｚ-3＋ｚ-20）ｈ3＋（ｚ-4＋ｚ-19）ｈ4＋（ｚ-5＋ｚ-18）ｈ5 ＋（ｚ-6＋ｚ-17）ｈ6＋（ｚ-7＋ｚ-16）ｈ7＋（ｚ-8＋ｚ-15）ｈ8 ＋（ｚ-9＋ｚ-14）ｈ9＋（ｚ-10＋ｚ-13）ｈ10＋（ｚ-11＋ｚ-12）ｈ11 ・・・（２）
(z)は以下の式（１）で表される。 Ｈ(z)＝ｈ0＋ｈ1ｚ-1＋ｈ2ｚ-2＋ｈ3ｚ-3＋ｈ4ｚ-4＋ｈ5ｚ-5＋ｈ6ｚ-6 ＋ｈ7ｚ-7＋ｈ8ｚ-8＋ｈ9ｚ-9＋ｈ10ｚ-10＋ｈ11ｚ-11＋ｈ12ｚ-12 ＋ｈ13ｚ-13＋ｈ14ｚ-14＋ｈ15ｚ-15＋ｈ16ｚ-16＋ｈ17ｚ-17＋ｈ18ｚ-18 ＋ｈ19ｚ-19＋ｈ20ｚ-20＋ｈ21ｚ-21＋ｈ22ｚ-22＋ｈ23ｚ-23 ・・・（１） なお通信分野で用いられる場合、遅延歪みのないように
フィルタ係数はｈ0＝ｈ23、ｈ1＝ｈ22，・・・というよ
うに偶対象になっているので、上記式（１）は以下の式
（２）のように変形され、乗算回数を１／２に削減して
実行する。 Ｈ(z)＝（１＋ｚ-23）ｈ0 ＋（ｚ-1＋ｚ-22）ｈ1 ＋（ｚ-2＋ｚ-21）ｈ2 ＋（ｚ-3＋ｚ-20）ｈ3＋（ｚ-4＋ｚ-19）ｈ4＋（ｚ-5＋ｚ-18）ｈ5 ＋（ｚ-6＋ｚ-17）ｈ6＋（ｚ-7＋ｚ-16）ｈ7＋（ｚ-8＋ｚ-15）ｈ8 ＋（ｚ-9＋ｚ-14）ｈ9＋（ｚ-10＋ｚ-13）ｈ10＋（ｚ-11＋ｚ-12）ｈ11 ・・・（２）
【０００３】図１３に上記式（２）による従来のＦＩＲ
４倍補間フィルタの構成ブロック図を示す。図１３にお
いて、クロック入力端61から入力される16.384MHzクロ
ックに同期して受信入力端１より７ビット２の補数表現
のディジタル信号（4.096MHzサンプリング）が４回に１
回サンプル入力すると、遅延器２、３、４、５、６、
７、８、９、10、11、12、13、14、15、16、17、18、1
9、20、21、22、23、24から構成されるシフトレジスタ
はクロック入力端61から入力される16.384MHzクロック
に同期して更新される。次に加算器25は入力端１と遅延
器24の信号を足した８ビットの和、加算器26は遅延器２
と遅延器23の信号を足した８ビットの和、加算器27は遅
延器３と遅延器22の信号を足した８ビットの和、加算器
28は遅延器４と遅延器21の信号を足した８ビットの和、
加算器29は遅延器５と遅延器20の信号を足した８ビット
の和、加算器30は遅延器６と遅延器19の信号を足した８
ビットの和、加算器31は遅延器７と遅延器18の信号を足
した８ビットの和、加算器32は遅延器８と遅延器17の信
号を足した８ビットの和、加算器33は遅延器９と遅延器
16の信号を足した８ビットの和、加算器34は遅延器10と
遅延器15の信号を足した８ビットの和、加算器35は遅延
器11と遅延器14の信号を足した８ビットの和、加算器36
は遅延器12と遅延器13の信号を足した８ビットの和を出
力する。８×10ビット乗算器37、38、39、40、41、42、
43、44、45、46、47、48は各々、加算器25と10ビット係
数ｈ0、加算器26と10ビット係数ｈ1、加算器27と10ビッ
ト係数ｈ2、加算器28と10ビット係数ｈ3、加算器29と10
ビット係数ｈ4、加算器30と10ビット係数ｈ5、加算器31
と10ビット係数ｈ6、加算器32と10ビット係数ｈ7、加算
器33と10ビット係数ｈ8、加算器34と10ビット係数ｈ9、
加算器35と10ビット係数ｈ10、加算器36と10ビット係数
ｈ11の積を18ビットで出力する。
４倍補間フィルタの構成ブロック図を示す。図１３にお
いて、クロック入力端61から入力される16.384MHzクロ
ックに同期して受信入力端１より７ビット２の補数表現
のディジタル信号（4.096MHzサンプリング）が４回に１
回サンプル入力すると、遅延器２、３、４、５、６、
７、８、９、10、11、12、13、14、15、16、17、18、1
9、20、21、22、23、24から構成されるシフトレジスタ
はクロック入力端61から入力される16.384MHzクロック
に同期して更新される。次に加算器25は入力端１と遅延
器24の信号を足した８ビットの和、加算器26は遅延器２
と遅延器23の信号を足した８ビットの和、加算器27は遅
延器３と遅延器22の信号を足した８ビットの和、加算器
28は遅延器４と遅延器21の信号を足した８ビットの和、
加算器29は遅延器５と遅延器20の信号を足した８ビット
の和、加算器30は遅延器６と遅延器19の信号を足した８
ビットの和、加算器31は遅延器７と遅延器18の信号を足
した８ビットの和、加算器32は遅延器８と遅延器17の信
号を足した８ビットの和、加算器33は遅延器９と遅延器
16の信号を足した８ビットの和、加算器34は遅延器10と
遅延器15の信号を足した８ビットの和、加算器35は遅延
器11と遅延器14の信号を足した８ビットの和、加算器36
は遅延器12と遅延器13の信号を足した８ビットの和を出
力する。８×10ビット乗算器37、38、39、40、41、42、
43、44、45、46、47、48は各々、加算器25と10ビット係
数ｈ0、加算器26と10ビット係数ｈ1、加算器27と10ビッ
ト係数ｈ2、加算器28と10ビット係数ｈ3、加算器29と10
ビット係数ｈ4、加算器30と10ビット係数ｈ5、加算器31
と10ビット係数ｈ6、加算器32と10ビット係数ｈ7、加算
器33と10ビット係数ｈ8、加算器34と10ビット係数ｈ9、
加算器35と10ビット係数ｈ10、加算器36と10ビット係数
ｈ11の積を18ビットで出力する。
【０００４】すると加算器49は乗算器37と乗算器38、加
算器50は乗算器39と乗算器40、加算器51は乗算器41と乗
算器42、加算器52は乗算器43と乗算器44、加算器53は乗
算器45と乗算器46、加算器54は乗算器47と乗算器48の出
力を加算する。さらに加算器55は加算器49と加算器50、
加算器56は加算器51と加算器52、加算器57は加算器53と
加算器54の出力を加算し、加算器58は加算器56と加算器
57および加算器59は加算器58と加算器55の出力を加算し
て22ビットの出力を得、出力端60に出力する。
算器50は乗算器39と乗算器40、加算器51は乗算器41と乗
算器42、加算器52は乗算器43と乗算器44、加算器53は乗
算器45と乗算器46、加算器54は乗算器47と乗算器48の出
力を加算する。さらに加算器55は加算器49と加算器50、
加算器56は加算器51と加算器52、加算器57は加算器53と
加算器54の出力を加算し、加算器58は加算器56と加算器
57および加算器59は加算器58と加算器55の出力を加算し
て22ビットの出力を得、出力端60に出力する。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
のＦＩＲ補間フィルタでは、従来例に示したように24タ
ップのフィルタのために８×10ビットの乗算器が12個も
必要な上、回路全体が高いクロック16.384MHzで動作す
るため、装置の小型・低消費電力化が困難であるという
問題を有していた。特に携帯電話のスペクトラム整形を
行なうディジタル送信フィルタでは同相チャネル（以下
Ｉチャネル）と直交チャネル（以下Ｑチャネル）の２チ
ャネル分のフィルタ処理が必要であり、加えて入力語長
が大きい場合は乗算器の回路規模が比例して大きくなる
のでさらに小型・低消費電力化が困難であるという問題
を有していた。
のＦＩＲ補間フィルタでは、従来例に示したように24タ
ップのフィルタのために８×10ビットの乗算器が12個も
必要な上、回路全体が高いクロック16.384MHzで動作す
るため、装置の小型・低消費電力化が困難であるという
問題を有していた。特に携帯電話のスペクトラム整形を
行なうディジタル送信フィルタでは同相チャネル（以下
Ｉチャネル）と直交チャネル（以下Ｑチャネル）の２チ
ャネル分のフィルタ処理が必要であり、加えて入力語長
が大きい場合は乗算器の回路規模が比例して大きくなる
のでさらに小型・低消費電力化が困難であるという問題
を有していた。
【０００６】本発明は上記従来の問題を解決するもの
で、ｍ倍補間フィルタ回路をｍ個のポリフェ−ズフィル
タに分割して時分割動作させてＮ（Ｎはｍの約数）チャ
ネルのフィルタ処理を１フィルタ分の回路にて実現でき
るようにしたものである。なおＮ（＜ｍ）チャネルの場
合、本回路の動作クロックはＮ／ｍ倍に低減できるので
低消費電力化が図れる。また１チャネルのフィルタ処理
の場合も入力語長をＮ分割してＮチャネル信号と見なし
て処理を行なえば、入力語長が１／Ｎなので乗算器等の
演算回路の規模は約１／Ｎに削減できる。以上のことか
ら、小型・低消費電力化が可能なＦＩＲｍ倍補間フィル
タを提供することを目的とする。
で、ｍ倍補間フィルタ回路をｍ個のポリフェ−ズフィル
タに分割して時分割動作させてＮ（Ｎはｍの約数）チャ
ネルのフィルタ処理を１フィルタ分の回路にて実現でき
るようにしたものである。なおＮ（＜ｍ）チャネルの場
合、本回路の動作クロックはＮ／ｍ倍に低減できるので
低消費電力化が図れる。また１チャネルのフィルタ処理
の場合も入力語長をＮ分割してＮチャネル信号と見なし
て処理を行なえば、入力語長が１／Ｎなので乗算器等の
演算回路の規模は約１／Ｎに削減できる。以上のことか
ら、小型・低消費電力化が可能なＦＩＲｍ倍補間フィル
タを提供することを目的とする。
【０００７】
【課題を解決するための手段】前記問題を解決するため
に本発明は、ｍ倍補間フィルタ回路をｍ個のポリフェ−
ズフィルタに分割して時分割動作させてＮ（Ｎはｍの約
数）チャネルのフィルタ処理を同規模の回路にて実現し
たものである。ここでポリフェ−ズフィルタとは上記式
（１）を以下の式（３）のように分解して得られるＨ
0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)をいう。 Ｈ(z)＝ｈ0＋ｈ1ｚ-1＋ｈ2ｚ-2＋ｈ3ｚ-3＋ ・・・ ＋ｈ23ｚ-23 ＝（ｈ0＋ｈ4ｚ-4＋ｈ8ｚ-8＋ｈ12ｚ-12＋ｈ16ｚ-16＋ｈ20ｚ-20） ＋ｚ-1（ｈ1＋ｈ5ｚ-4＋ｈ9ｚ-8＋ｈ13ｚ-12＋ｈ17ｚ-16＋ｈ21ｚ-20） ＋ｚ-2（ｈ2＋ｈ6ｚ-4＋ｈ10ｚ-8＋ｈ14ｚ-12＋ｈ18ｚ-16＋ｈ22ｚ-20） ＋ｚ-3（ｈ3＋ｈ7ｚ-4＋ｈ11ｚ-8＋ｈ15ｚ-12＋ｈ19ｚ-16＋ｈ23ｚ-20） ＝Ｈ0(z4) ＋ｚ-1Ｈ1(z4) ＋ｚ-2Ｈ2(z4)＋ｚ-3Ｈ3(z4) ・・・（３） 上記式（３）による４倍補間フィルタは、入力が４出力
サンプルに１回しかないので、出力サンプリング周波数
に対して１サンプル時刻ずつずれながらＨ0(z4)、Ｈ1(z
4)、Ｈ2(z4)、Ｈ3(z4)のフィルタ演算を逐次選択実行す
ればよい。
に本発明は、ｍ倍補間フィルタ回路をｍ個のポリフェ−
ズフィルタに分割して時分割動作させてＮ（Ｎはｍの約
数）チャネルのフィルタ処理を同規模の回路にて実現し
たものである。ここでポリフェ−ズフィルタとは上記式
（１）を以下の式（３）のように分解して得られるＨ
0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)をいう。 Ｈ(z)＝ｈ0＋ｈ1ｚ-1＋ｈ2ｚ-2＋ｈ3ｚ-3＋ ・・・ ＋ｈ23ｚ-23 ＝（ｈ0＋ｈ4ｚ-4＋ｈ8ｚ-8＋ｈ12ｚ-12＋ｈ16ｚ-16＋ｈ20ｚ-20） ＋ｚ-1（ｈ1＋ｈ5ｚ-4＋ｈ9ｚ-8＋ｈ13ｚ-12＋ｈ17ｚ-16＋ｈ21ｚ-20） ＋ｚ-2（ｈ2＋ｈ6ｚ-4＋ｈ10ｚ-8＋ｈ14ｚ-12＋ｈ18ｚ-16＋ｈ22ｚ-20） ＋ｚ-3（ｈ3＋ｈ7ｚ-4＋ｈ11ｚ-8＋ｈ15ｚ-12＋ｈ19ｚ-16＋ｈ23ｚ-20） ＝Ｈ0(z4) ＋ｚ-1Ｈ1(z4) ＋ｚ-2Ｈ2(z4)＋ｚ-3Ｈ3(z4) ・・・（３） 上記式（３）による４倍補間フィルタは、入力が４出力
サンプルに１回しかないので、出力サンプリング周波数
に対して１サンプル時刻ずつずれながらＨ0(z4)、Ｈ1(z
4)、Ｈ2(z4)、Ｈ3(z4)のフィルタ演算を逐次選択実行す
ればよい。
【０００８】従って各ポリフェ−ズフィルタは出力サン
プリング周波数の１／４のクロックで動作することがで
きるので、これらを時分割で動作させれば最大４チャネ
ルのフィルタ演算を行なわせることができ、Ｎ（Ｎは４
の約数）チャネル以下の処理の場合にはＮ／４倍のクロ
ックで動作させることができる。
プリング周波数の１／４のクロックで動作することがで
きるので、これらを時分割で動作させれば最大４チャネ
ルのフィルタ演算を行なわせることができ、Ｎ（Ｎは４
の約数）チャネル以下の処理の場合にはＮ／４倍のクロ
ックで動作させることができる。
【０００９】また１チャネル動作の場合も入力デ−タの
語長をＮ分割してＮチャネル処理と見なして行なうこと
により、乗算器等の演算器のハ−ド規模を１／Ｎに削減
できる。
語長をＮ分割してＮチャネル処理と見なして行なうこと
により、乗算器等の演算器のハ−ド規模を１／Ｎに削減
できる。
【００１０】なお、上記に示した従来例やこれから説明
する実施の形態のように係数乗算を乗算器で行なう場合
には、本発明により語長を１／Ｎにして処理を行なうと
回路規模は１／Ｎになるが、これをＲＯＭで実現する場
合はアドレス長が１／Ｎになるのでメモリ容量が激減す
る。
する実施の形態のように係数乗算を乗算器で行なう場合
には、本発明により語長を１／Ｎにして処理を行なうと
回路規模は１／Ｎになるが、これをＲＯＭで実現する場
合はアドレス長が１／Ｎになるのでメモリ容量が激減す
る。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、上記式（３）のように展開されたディジタルフィル
タにおいて、 １．4.096MHzサンプリング４チャネル７bitディジタル
入力信号Ｉ0、Ｉ1、Ｉ2、 Ｉ3を時間多重してシフ
トレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを16.384MHzクロ
ック単位で並び替えて取り出すことにより、16.384MHz
サンプリング４チャネル出力を得る処理 により４チャネルのフィルタ処理を１フィルタ分の回路
で実行できるようにしたディジタルフィルタであり、装
置の小型化・低価格化・低消費電力化を図れるという作
用を有する。
は、上記式（３）のように展開されたディジタルフィル
タにおいて、 １．4.096MHzサンプリング４チャネル７bitディジタル
入力信号Ｉ0、Ｉ1、Ｉ2、 Ｉ3を時間多重してシフ
トレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを16.384MHzクロ
ック単位で並び替えて取り出すことにより、16.384MHz
サンプリング４チャネル出力を得る処理 により４チャネルのフィルタ処理を１フィルタ分の回路
で実行できるようにしたディジタルフィルタであり、装
置の小型化・低価格化・低消費電力化を図れるという作
用を有する。
【００１２】本発明の請求項２に記載の発明は、上記式
（３）のように展開されたディジタルフィルタにおい
て、 １． 4.096MHzサンプリング２チャネル７bitディジタル
入力信号Ｉ0、Ｉ1を時間多重してシフトレジスタに入力
する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを8.192MHzクロッ
ク単位で選択して取り出すことにより、16.384MHzサン
プリング２チャネル出力を得る処理 により２チャネルのフィルタ処理を出力サンプリングの
１／２のクロックで動作する１フィルタ分の回路で実行
できるようにしたディジタルフィルタであり、装置の小
型化・低価格化・低消費電力化を図れるという作用を有
する。
（３）のように展開されたディジタルフィルタにおい
て、 １． 4.096MHzサンプリング２チャネル７bitディジタル
入力信号Ｉ0、Ｉ1を時間多重してシフトレジスタに入力
する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを8.192MHzクロッ
ク単位で選択して取り出すことにより、16.384MHzサン
プリング２チャネル出力を得る処理 により２チャネルのフィルタ処理を出力サンプリングの
１／２のクロックで動作する１フィルタ分の回路で実行
できるようにしたディジタルフィルタであり、装置の小
型化・低価格化・低消費電力化を図れるという作用を有
する。
【００１３】本発明の請求項３に記載の発明は、上記式
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bitディジタル入力信号Ｉ
の語長を４分割して４ビットのＩ3、Ｉ2、Ｉ1、Ｉ0とし
た後に時間多重してシフトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる４サンプル加算回路で積分する処理 ９．上記４つの積分出力を16.384MHzクロック単位で選
択して取り出すことにより、16.384MHzサンプリング出
力を得る処理 によりフィルタ処理を約１／３の規模の回路で実行でき
るようにしたディジタルフィルタであり、装置の小型化
・低価格化・低消費電力化を図れるという作用を有す
る。
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bitディジタル入力信号Ｉ
の語長を４分割して４ビットのＩ3、Ｉ2、Ｉ1、Ｉ0とし
た後に時間多重してシフトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる４サンプル加算回路で積分する処理 ９．上記４つの積分出力を16.384MHzクロック単位で選
択して取り出すことにより、16.384MHzサンプリング出
力を得る処理 によりフィルタ処理を約１／３の規模の回路で実行でき
るようにしたディジタルフィルタであり、装置の小型化
・低価格化・低消費電力化を図れるという作用を有す
る。
【００１４】本発明の請求項４に記載の発明は、上記式
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bitディジタル入力信号Ｉ
の語長を２分割して７ビットのＩ1、Ｉ0とした後に時間
多重してシフトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる２サンプル加算回路で積分する処理 ９．上記４つの積分出力を8.192MHzクロック単位で選択
して取り出すことにより、16.384MHzサンプリング出力
を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしつつかつ出力サンプリングの１／２のクロッ
クで動作する１フィルタ分の回路で実行できるようにし
たディジタルフィルタであり、装置の小型化・低価格化
・低消費電力化を図れるという作用を有する。
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bitディジタル入力信号Ｉ
の語長を２分割して７ビットのＩ1、Ｉ0とした後に時間
多重してシフトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる２サンプル加算回路で積分する処理 ９．上記４つの積分出力を8.192MHzクロック単位で選択
して取り出すことにより、16.384MHzサンプリング出力
を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしつつかつ出力サンプリングの１／２のクロッ
クで動作する１フィルタ分の回路で実行できるようにし
たディジタルフィルタであり、装置の小型化・低価格化
・低消費電力化を図れるという作用を有する。
【００１５】本発明の請求項５に記載の発明は、上記式
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bit２チャネルディジタル
入力信号Ｉ0、Ｉ1の語長を各々２分割して７ビットのＩ
0h、Ｉ0l、Ｉ1h、Ｉ1lとした後に時間多重してシフトレ
ジスタに入する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる２サンプル加算回路で積分する処理 ９．上記４つの積分出力を16.384MHzクロック単位で選
択して取り出すことにより、２チャネル16.384MHzサン
プリング出力を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしたディジタルフィルタであり、装置の小型化
・低価格化・低消費電力化を図れるという作用を有す
る。
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング13bit２チャネルディジタル
入力信号Ｉ0、Ｉ1の語長を各々２分割して７ビットのＩ
0h、Ｉ0l、Ｉ1h、Ｉ1lとした後に時間多重してシフトレ
ジスタに入する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ4、ｈ8との積を加算し
てポリフェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ5、ｈ9との積を加算し
てポリフェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ6、ｈ10との積を加算し
てポリフェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ7、ｈ11との積を加算し
てポリフェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記４つのポリフェ−ズフィルタを各々適当な時間
でクリアされる２サンプル加算回路で積分する処理 ９．上記４つの積分出力を16.384MHzクロック単位で選
択して取り出すことにより、２チャネル16.384MHzサン
プリング出力を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしたディジタルフィルタであり、装置の小型化
・低価格化・低消費電力化を図れるという作用を有す
る。
【００１６】本発明の請求項６に記載の発明は、上記式
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング7bitディジタル入力信号Ｉ0
と13bitディジタル入力信号Ｉ1の語長を２分割して得ら
れる７ビットのＩ1h、Ｉ1lの３デ−タを時間多重してシ
フトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ6との積を加算してポリ
フェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ7との積を加算してポリ
フェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ8との積を加算してポリ
フェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ9との積を加算してポリ
フェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記係数乗算の内でｈ4、ｈ10との積を加算してポ
リフェ−ズフィルタＨ4(z4)の出力を計算する処理 ９．上記係数乗算の内でｈ5、ｈ11との積を加算してポ
リフェ−ズフィルタＨ5(z4)の出力を計算する処理 10．上記６つのポリフェ−ズフィルタ出力を12.288MHz
クロック単位で選択して取り出すことにより、Ｉ0入力
に対する24.576MHzサンプリング出力を得る処理 11．上記６つのポリフェ−ズフィルタ出力を各々適当な
時間でクリアされる２サンプル加算回路で積分する処理 12．上記６つの積分出力を12.288MHzクロック単位で選
択して取り出すことにより、24.576MHzサンプリング出
力を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしつつかつ出力サンプリングの１／２のクロッ
クで動作する１フィルタ分の回路で実行できるようにし
たディジタルフィルタであり、装置の小型化・低価格化
・低消費電力化を図れるという作用を有する。
（３）のように展開されたディジタルフィルタにおい
て、 １．4.096MHzサンプリング7bitディジタル入力信号Ｉ0
と13bitディジタル入力信号Ｉ1の語長を２分割して得ら
れる７ビットのＩ1h、Ｉ1lの３デ−タを時間多重してシ
フトレジスタに入力する処理 ２．上記シフトレジスタの入力信号と各遅延器出力を加
算する処理 ３．上記８bit加算出力と係数乗算を行なう処理 ４．上記係数乗算の内でｈ0、ｈ6との積を加算してポリ
フェ−ズフィルタＨ0(z4)の出力を計算する処理 ５．上記係数乗算の内でｈ1、ｈ7との積を加算してポリ
フェ−ズフィルタＨ1(z4)の出力を計算する処理 ６．上記係数乗算の内でｈ2、ｈ8との積を加算してポリ
フェ−ズフィルタＨ2(z4)の出力を計算する処理 ７．上記係数乗算の内でｈ3、ｈ9との積を加算してポリ
フェ−ズフィルタＨ3(z4)の出力を計算する処理 ８．上記係数乗算の内でｈ4、ｈ10との積を加算してポ
リフェ−ズフィルタＨ4(z4)の出力を計算する処理 ９．上記係数乗算の内でｈ5、ｈ11との積を加算してポ
リフェ−ズフィルタＨ5(z4)の出力を計算する処理 10．上記６つのポリフェ−ズフィルタ出力を12.288MHz
クロック単位で選択して取り出すことにより、Ｉ0入力
に対する24.576MHzサンプリング出力を得る処理 11．上記６つのポリフェ−ズフィルタ出力を各々適当な
時間でクリアされる２サンプル加算回路で積分する処理 12．上記６つの積分出力を12.288MHzクロック単位で選
択して取り出すことにより、24.576MHzサンプリング出
力を得る処理 によりフィルタ処理を約１／２の規模の回路で実行でき
るようにしつつかつ出力サンプリングの１／２のクロッ
クで動作する１フィルタ分の回路で実行できるようにし
たディジタルフィルタであり、装置の小型化・低価格化
・低消費電力化を図れるという作用を有する。
【００１７】以下、本発明の実施の形態について、図１
から図１２を用いて説明する。
から図１２を用いて説明する。
【００１８】（第１の実施の形態）図１は本発明の第１
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図２にその動作タイミングを示す。図１に
おいて、受信入力端101、102、103、104より各々７ビッ
ト４チャネルのディジタル信号Ｉ0、Ｉ1、Ｉ2、Ｉ3が4.
096MHzサンプリングで１サンプル入力すると、セレクタ
105はこれらを時間多重して遅延器106、107、108、10
9、110、111、112、113、114、115、116、117、118、11
9、120、121、122、123、124、125、126、127、128から
構成されるシフトレジスタへ入力し更新する。次に加算
器129はセレクタ105出力と遅延器128の信号を足した８
ビットの和、加算器130は遅延器106と遅延器127の信号
を足した８ビットの和、加算器131は遅延器107と遅延器
126の信号を足した８ビットの和、加算器132は遅延器10
8と遅延器125の信号を足した８ビットの和、加算器133
は遅延器109と遅延器124の信号を足した８ビットの和、
加算器134は遅延器110と遅延器123の信号を足した８ビ
ットの和、加算器135は遅延器111と遅延器122の信号を
足した８ビットの和、加算器136は遅延器112と遅延器12
1の信号を足した８ビットの和、加算器137は遅延器113
と遅延器120の信号を足した８ビットの和、加算器138は
遅延器114と遅延器119の信号を足した８ビットの和、加
算器139は遅延器115と遅延器118の信号を足した８ビッ
トの和、加算器140は遅延器116と遅延器117の信号を足
した８ビットの和を出力する。８×10ビット乗算器14
1、142、143、144、145、146、147、148、149、150、15
1、152は各々加算器129と10ビット係数ｈ0、加算器130
と10ビット係数ｈ1、加算器131と10ビット係数ｈ2、加
算器132と10ビット係数ｈ3、加算器133と10ビット係数
ｈ4、加算器134と10ビット係数ｈ5、加算器135と10ビッ
ト係数ｈ6、加算器136と10ビット係数ｈ7、加算器137と
10ビット係数ｈ8、加算器138と10ビット係数ｈ9、加算
器139と10ビット係数ｈ10、加算器140と10ビット係数ｈ
11の積を18ビットで出力する。
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図２にその動作タイミングを示す。図１に
おいて、受信入力端101、102、103、104より各々７ビッ
ト４チャネルのディジタル信号Ｉ0、Ｉ1、Ｉ2、Ｉ3が4.
096MHzサンプリングで１サンプル入力すると、セレクタ
105はこれらを時間多重して遅延器106、107、108、10
9、110、111、112、113、114、115、116、117、118、11
9、120、121、122、123、124、125、126、127、128から
構成されるシフトレジスタへ入力し更新する。次に加算
器129はセレクタ105出力と遅延器128の信号を足した８
ビットの和、加算器130は遅延器106と遅延器127の信号
を足した８ビットの和、加算器131は遅延器107と遅延器
126の信号を足した８ビットの和、加算器132は遅延器10
8と遅延器125の信号を足した８ビットの和、加算器133
は遅延器109と遅延器124の信号を足した８ビットの和、
加算器134は遅延器110と遅延器123の信号を足した８ビ
ットの和、加算器135は遅延器111と遅延器122の信号を
足した８ビットの和、加算器136は遅延器112と遅延器12
1の信号を足した８ビットの和、加算器137は遅延器113
と遅延器120の信号を足した８ビットの和、加算器138は
遅延器114と遅延器119の信号を足した８ビットの和、加
算器139は遅延器115と遅延器118の信号を足した８ビッ
トの和、加算器140は遅延器116と遅延器117の信号を足
した８ビットの和を出力する。８×10ビット乗算器14
1、142、143、144、145、146、147、148、149、150、15
1、152は各々加算器129と10ビット係数ｈ0、加算器130
と10ビット係数ｈ1、加算器131と10ビット係数ｈ2、加
算器132と10ビット係数ｈ3、加算器133と10ビット係数
ｈ4、加算器134と10ビット係数ｈ5、加算器135と10ビッ
ト係数ｈ6、加算器136と10ビット係数ｈ7、加算器137と
10ビット係数ｈ8、加算器138と10ビット係数ｈ9、加算
器139と10ビット係数ｈ10、加算器140と10ビット係数ｈ
11の積を18ビットで出力する。
【００１９】すると加算器153は乗算器145と乗算器14
9、加算器154は乗算器146と乗算器150、加算器155は乗
算器147と乗算器151、加算器156は乗算器148と乗算器15
2の出力を加算する。さらに加算器157は乗算器141と加
算器153、加算器158は乗算器142と加算器154、加算器15
9は乗算器143と加算器155、加算器160は乗算器144と加
算器156の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
9、加算器154は乗算器146と乗算器150、加算器155は乗
算器147と乗算器151、加算器156は乗算器148と乗算器15
2の出力を加算する。さらに加算器157は乗算器141と加
算器153、加算器158は乗算器142と加算器154、加算器15
9は乗算器143と加算器155、加算器160は乗算器144と加
算器156の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
【００２０】セレクタ161はこれら４つのポリフェ−ズ
フィルタからＩ0入力に対する出力を選択して出力端165
に、またセレクタ162はこれら４つのポリフェ−ズフィ
ルタからＩ1入力に対する出力を選択して出力端166に、
セレクタ163はこれら４つのポリフェ−ズフィルタから
Ｉ2入力に対する出力を選択して出力端167に、セレクタ
164はこれら４つのポリフェ−ズフィルタからＩ3入力に
対する出力を選択して出力端168に16.384MHzサンプリン
グで出力する。なお、これらの動作は図２に示す通りで
あり、クロック入力端169からの32.768MHzクロックを２
bitカウンタ170で分周して得た16.384MHzおよび8.192MH
zクロックに同期して進められ、４チャネルのフィルタ
処理を16.384MHzクロック動作する１フィルタ分の回路
で実行できる。
フィルタからＩ0入力に対する出力を選択して出力端165
に、またセレクタ162はこれら４つのポリフェ−ズフィ
ルタからＩ1入力に対する出力を選択して出力端166に、
セレクタ163はこれら４つのポリフェ−ズフィルタから
Ｉ2入力に対する出力を選択して出力端167に、セレクタ
164はこれら４つのポリフェ−ズフィルタからＩ3入力に
対する出力を選択して出力端168に16.384MHzサンプリン
グで出力する。なお、これらの動作は図２に示す通りで
あり、クロック入力端169からの32.768MHzクロックを２
bitカウンタ170で分周して得た16.384MHzおよび8.192MH
zクロックに同期して進められ、４チャネルのフィルタ
処理を16.384MHzクロック動作する１フィルタ分の回路
で実行できる。
【００２１】（第２の実施の形態）図３は本発明の第２
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図４にその動作タイミングを示す。図３に
おいて、受信入力端201、202より各々７ビット２チャネ
ルのディジタル信号Ｉ0、Ｉ1が4.096MHzサンプリングで
１サンプル入力すると、セレクタ203はこれらを時間多
重して遅延器204、205、206、207、208、209、210、21
1、212、213、214から構成されるシフトレジスタへ入力
し更新する。次に加算器215はセレクタ203出力と遅延器
214の信号を足した８ビットの和、加算器216は遅延器20
4と遅延器213の信号を足した８ビットの和、加算器217
は遅延器205と遅延器212の信号を足した８ビットの和、
加算器218は遅延器206と遅延器211の信号を足した８ビ
ットの和、加算器219は遅延器207と遅延器210の信号を
足した８ビットの和、加算器220は遅延器208と遅延器20
9の信号を足した８ビットの和を出力する。８×10ビッ
ト乗算器221、222、223、224、225、226、227、228、22
9、230、231、232は各々加算器215と10ビット係数ｈ0、
加算器215と10ビット係数ｈ1、加算器216と10ビット係
数ｈ2、加算器216と10ビット係数ｈ3、加算器217と10ビ
ット係数ｈ4、加算器217と10ビット係数ｈ5、加算器218
と10ビット係数ｈ6、加算器218と10ビット係数ｈ7、加
算器219と10ビット係数ｈ8、加算器219と10ビット係数
ｈ9、加算器220と10ビット係数ｈ10、加算器220と10ビ
ット係数ｈ11の積を18ビットで出力する。
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図４にその動作タイミングを示す。図３に
おいて、受信入力端201、202より各々７ビット２チャネ
ルのディジタル信号Ｉ0、Ｉ1が4.096MHzサンプリングで
１サンプル入力すると、セレクタ203はこれらを時間多
重して遅延器204、205、206、207、208、209、210、21
1、212、213、214から構成されるシフトレジスタへ入力
し更新する。次に加算器215はセレクタ203出力と遅延器
214の信号を足した８ビットの和、加算器216は遅延器20
4と遅延器213の信号を足した８ビットの和、加算器217
は遅延器205と遅延器212の信号を足した８ビットの和、
加算器218は遅延器206と遅延器211の信号を足した８ビ
ットの和、加算器219は遅延器207と遅延器210の信号を
足した８ビットの和、加算器220は遅延器208と遅延器20
9の信号を足した８ビットの和を出力する。８×10ビッ
ト乗算器221、222、223、224、225、226、227、228、22
9、230、231、232は各々加算器215と10ビット係数ｈ0、
加算器215と10ビット係数ｈ1、加算器216と10ビット係
数ｈ2、加算器216と10ビット係数ｈ3、加算器217と10ビ
ット係数ｈ4、加算器217と10ビット係数ｈ5、加算器218
と10ビット係数ｈ6、加算器218と10ビット係数ｈ7、加
算器219と10ビット係数ｈ8、加算器219と10ビット係数
ｈ9、加算器220と10ビット係数ｈ10、加算器220と10ビ
ット係数ｈ11の積を18ビットで出力する。
【００２２】すると加算器233は乗算器225と乗算器22
9、加算器234は乗算器226と乗算器230、加算器235は乗
算器227と乗算器231、加算器236は乗算器228と乗算器23
2の出力を加算する。さらに加算器237は乗算器221と加
算器233、加算器238は乗算器222と加算器234、加算器23
9は乗算器223と加算器235、加算器240は乗算器224と加
算器236の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z 4)、Ｈ3(z4)の出力を得る。
セレクタ241はこれら4つのポリフェ−ズフィルタからＩ
0入力に対する出力を選択して出力端243に、セレクタ24
2はこれら４つのポリフェ−ズフィルタからＩ1入力に対
する出力を選択して出力端244に16.384MHzサンプリング
で出力する。なお、これらの動作は図４に示す通りであ
り、クロック入力端245からの16.384MHzクロックを２bi
tカウンタ246で分周して得た8.192MHzおよび4.096MHzク
ロックに同期して進められ、２チャネルのフィルタ処理
を8.192MHzクロック動作する１フィルタ分の回路で実行
できる。
9、加算器234は乗算器226と乗算器230、加算器235は乗
算器227と乗算器231、加算器236は乗算器228と乗算器23
2の出力を加算する。さらに加算器237は乗算器221と加
算器233、加算器238は乗算器222と加算器234、加算器23
9は乗算器223と加算器235、加算器240は乗算器224と加
算器236の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z 4)、Ｈ3(z4)の出力を得る。
セレクタ241はこれら4つのポリフェ−ズフィルタからＩ
0入力に対する出力を選択して出力端243に、セレクタ24
2はこれら４つのポリフェ−ズフィルタからＩ1入力に対
する出力を選択して出力端244に16.384MHzサンプリング
で出力する。なお、これらの動作は図４に示す通りであ
り、クロック入力端245からの16.384MHzクロックを２bi
tカウンタ246で分周して得た8.192MHzおよび4.096MHzク
ロックに同期して進められ、２チャネルのフィルタ処理
を8.192MHzクロック動作する１フィルタ分の回路で実行
できる。
【００２３】（第３の実施の形態）図５は本発明の第３
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図６にその動作タイミングを示す。図５に
おいて、受信入力端301より13ビットのディジタル信号
Ｉが4.096MHzサンプリングで１サンプル入力すると、語
長分割器302は上位ビットから入力デ−タを４、３、
３、３ビットで切り出し、下位３ブロックの上位に符号
ビット'０'を付加して４ビットのＩ3、Ｉ2、Ｉ1、Ｉ0信
号にする。セレクタ203はこれらを時間多重して遅延器3
04、305、306、307、308、309、310、311、312、313、3
14、315、316、317、318、319、320、321、322、323、3
24、325、326から構成されるシフトレジスタへ入力し更
新する。
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図６にその動作タイミングを示す。図５に
おいて、受信入力端301より13ビットのディジタル信号
Ｉが4.096MHzサンプリングで１サンプル入力すると、語
長分割器302は上位ビットから入力デ−タを４、３、
３、３ビットで切り出し、下位３ブロックの上位に符号
ビット'０'を付加して４ビットのＩ3、Ｉ2、Ｉ1、Ｉ0信
号にする。セレクタ203はこれらを時間多重して遅延器3
04、305、306、307、308、309、310、311、312、313、3
14、315、316、317、318、319、320、321、322、323、3
24、325、326から構成されるシフトレジスタへ入力し更
新する。
【００２４】次に加算器327はセレクタ303出力と遅延器
326の信号を足した５ビットの和、加算器328は遅延器30
4と遅延器325の信号を足した５ビットの和、加算器329
は遅延器305と遅延器324の信号を足した５ビットの和、
加算器330は遅延器306と遅延器323の信号を足した５ビ
ットの和、加算器331は遅延器307と遅延器322の信号を
足した５ビットの和、加算器332は遅延器308と遅延器32
1の信号を足した５ビットの和、加算器333は遅延器309
と遅延器320の信号を足した５ビットの和、加算器334は
遅延器310と遅延器319の信号を足した５ビットの和、加
算器335は遅延器311と遅延器318の信号を足した５ビッ
トの和、加算器336は遅延器312と遅延器317の信号を足
した５ビットの和、加算器337は遅延器313と遅延器316
の信号を足した５ビットの和、加算器338は遅延器314と
遅延器315の信号を足した５ビットの和を出力する。
326の信号を足した５ビットの和、加算器328は遅延器30
4と遅延器325の信号を足した５ビットの和、加算器329
は遅延器305と遅延器324の信号を足した５ビットの和、
加算器330は遅延器306と遅延器323の信号を足した５ビ
ットの和、加算器331は遅延器307と遅延器322の信号を
足した５ビットの和、加算器332は遅延器308と遅延器32
1の信号を足した５ビットの和、加算器333は遅延器309
と遅延器320の信号を足した５ビットの和、加算器334は
遅延器310と遅延器319の信号を足した５ビットの和、加
算器335は遅延器311と遅延器318の信号を足した５ビッ
トの和、加算器336は遅延器312と遅延器317の信号を足
した５ビットの和、加算器337は遅延器313と遅延器316
の信号を足した５ビットの和、加算器338は遅延器314と
遅延器315の信号を足した５ビットの和を出力する。
【００２５】５×10ビット乗算器339、340、341、342、
343、344、345、346、347、348、349、350は各々加算器
327と10ビット係数ｈ0、加算器328と10ビット係数ｈ1、
加算器329と10ビット係数ｈ2、加算器330と10ビット係
数ｈ3、加算器331と10ビット係数ｈ4、加算器332と10ビ
ット係数ｈ5、加算器333と10ビット係数ｈ6、加算器334
と10ビット係数ｈ7、加算器335と10ビット係数ｈ8、加
算器336と10ビット係数ｈ9、加算器337と10ビット係数
ｈ10、加算器338と10ビット係数ｈ11の積を18ビットで
出力する。
343、344、345、346、347、348、349、350は各々加算器
327と10ビット係数ｈ0、加算器328と10ビット係数ｈ1、
加算器329と10ビット係数ｈ2、加算器330と10ビット係
数ｈ3、加算器331と10ビット係数ｈ4、加算器332と10ビ
ット係数ｈ5、加算器333と10ビット係数ｈ6、加算器334
と10ビット係数ｈ7、加算器335と10ビット係数ｈ8、加
算器336と10ビット係数ｈ9、加算器337と10ビット係数
ｈ10、加算器338と10ビット係数ｈ11の積を18ビットで
出力する。
【００２６】すると加算器351は乗算器343と乗算器34
7、加算器352は乗算器344と乗算器348、加算器353は乗
算器345と乗算器349、加算器354は乗算器346と乗算器35
0の出力を加算する。さらに加算器355は乗算器339と加
算器351、加算器356は乗算器340と加算器352、加算器35
7は乗算器341と加算器353、加算器358は乗算器342と加
算器354の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
7、加算器352は乗算器344と乗算器348、加算器353は乗
算器345と乗算器349、加算器354は乗算器346と乗算器35
0の出力を加算する。さらに加算器355は乗算器339と加
算器351、加算器356は乗算器340と加算器352、加算器35
7は乗算器341と加算器353、加算器358は乗算器342と加
算器354の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
【００２７】加算器359はその出力を遅延器360で１サン
プル遅延させ結線論理によるシフタ361で３ビットシフ
トダウンしたものと加算器355の出力を加算し、加算器3
62はその出力を遅延器363で１サンプル遅延させ結線論
理によるシフタ364で３ビットシフトダウンしたものと
加算器356の出力を加算し、加算器365はその出力を遅延
器366で１サンプル遅延させ結線論理によるシフタ367で
３ビットシフトダウンしたものと加算器357の出力を加
算し、加算器368はその出力を遅延器369で１サンプル遅
延させ結線論理によるシフタ370で３ビットシフトダウ
ンしたものと加算器358の出力を加算する。ここで、遅
延器360、363、366、369はデコ−ダ371の出力にて16.38
4MHz４クロックに１回１サンプル時刻ズレながらクリア
される。
プル遅延させ結線論理によるシフタ361で３ビットシフ
トダウンしたものと加算器355の出力を加算し、加算器3
62はその出力を遅延器363で１サンプル遅延させ結線論
理によるシフタ364で３ビットシフトダウンしたものと
加算器356の出力を加算し、加算器365はその出力を遅延
器366で１サンプル遅延させ結線論理によるシフタ367で
３ビットシフトダウンしたものと加算器357の出力を加
算し、加算器368はその出力を遅延器369で１サンプル遅
延させ結線論理によるシフタ370で３ビットシフトダウ
ンしたものと加算器358の出力を加算する。ここで、遅
延器360、363、366、369はデコ−ダ371の出力にて16.38
4MHz４クロックに１回１サンプル時刻ズレながらクリア
される。
【００２８】セレクタ372はこれら４つの加算出力から
クリアする直前の出力を選択して出力端373に16.384MHz
サンプリングで出力する。なお、これらの動作は図６に
示す通りであり、クロック入力端374からの32.768MHzク
ロックを２bitカウンタ375で分周して得た16.384MHzお
よび8.192MHzクロックに同期して進められ、４チャネル
のフィルタ処理を16.384MHzクロック動作する１フィル
タ分の回路で実行でき、そのレジスタ、加算器、乗算器
などの演算回路は入力13ビットに対して５ビット相当で
よく約１／３で済む。
クリアする直前の出力を選択して出力端373に16.384MHz
サンプリングで出力する。なお、これらの動作は図６に
示す通りであり、クロック入力端374からの32.768MHzク
ロックを２bitカウンタ375で分周して得た16.384MHzお
よび8.192MHzクロックに同期して進められ、４チャネル
のフィルタ処理を16.384MHzクロック動作する１フィル
タ分の回路で実行でき、そのレジスタ、加算器、乗算器
などの演算回路は入力13ビットに対して５ビット相当で
よく約１／３で済む。
【００２９】（第４の実施の形態）図７は本発明の第４
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図８にその動作タイミングを示す。図７に
おいて、受信入力端401より13ビットディジタル信号Ｉ
が4.096MHzサンプリングで１サンプル入力すると、語長
分割器402は上位ビットから入力デ−タを７、６ビット
で切り出し、下位ブロックの上位に符号ビット'0'を付
加して７ビットのＩ1、Ｉ0信号にする。
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図８にその動作タイミングを示す。図７に
おいて、受信入力端401より13ビットディジタル信号Ｉ
が4.096MHzサンプリングで１サンプル入力すると、語長
分割器402は上位ビットから入力デ−タを７、６ビット
で切り出し、下位ブロックの上位に符号ビット'0'を付
加して７ビットのＩ1、Ｉ0信号にする。
【００３０】セレクタ403はこれらを時間多重して遅延
器404、405、406、407、408、409、410、411、412、41
3、414から構成されるシフトレジスタへ入力し更新す
る。次に加算器415はセレクタ403出力と遅延器414の信
号を足した８ビットの和、加算器416は遅延器404と遅延
器413の信号を足した８ビットの和、加算器417は遅延器
405と遅延器412の信号を足した８ビットの和、加算器41
8は遅延器406と遅延器411の信号を足した８ビットの
和、加算器419は遅延器407と遅延器410の信号を足した
８ビットの和、加算器420は遅延器408と遅延器409の信
号を足した８ビットの和を出力する。
器404、405、406、407、408、409、410、411、412、41
3、414から構成されるシフトレジスタへ入力し更新す
る。次に加算器415はセレクタ403出力と遅延器414の信
号を足した８ビットの和、加算器416は遅延器404と遅延
器413の信号を足した８ビットの和、加算器417は遅延器
405と遅延器412の信号を足した８ビットの和、加算器41
8は遅延器406と遅延器411の信号を足した８ビットの
和、加算器419は遅延器407と遅延器410の信号を足した
８ビットの和、加算器420は遅延器408と遅延器409の信
号を足した８ビットの和を出力する。
【００３１】８×10ビット乗算器421、422、423、424、
425、426、427、428、429、430、431、432は各々加算器
415と10ビット係数ｈ0、加算器415と10ビット係数ｈ1、
加算器416と10ビット係数ｈ2、加算器416と10ビット係
数ｈ3、加算器417と10ビット係数ｈ4、加算器417と10ビ
ット係数ｈ5、加算器418と10ビット係数ｈ6、加算器418
と10ビット係数ｈ7、加算器419と10ビット係数ｈ8、加
算器419と10ビット係数ｈ9、加算器420と10ビット係数
ｈ10、加算器420と10ビット係数ｈ11の積を18ビットで
出力する。
425、426、427、428、429、430、431、432は各々加算器
415と10ビット係数ｈ0、加算器415と10ビット係数ｈ1、
加算器416と10ビット係数ｈ2、加算器416と10ビット係
数ｈ3、加算器417と10ビット係数ｈ4、加算器417と10ビ
ット係数ｈ5、加算器418と10ビット係数ｈ6、加算器418
と10ビット係数ｈ7、加算器419と10ビット係数ｈ8、加
算器419と10ビット係数ｈ9、加算器420と10ビット係数
ｈ10、加算器420と10ビット係数ｈ11の積を18ビットで
出力する。
【００３２】すると加算器433は乗算器425と乗算器42
9、加算器434は乗算器426と乗算器430、加算器435は乗
算器427と乗算器431、加算器436は乗算器428と乗算器43
2の出力を加算する。さらに加算器437は乗算器421と加
算器433、加算器438は乗算器422と加算器434、加算器43
9は乗算器423と加算器435、加算器440は乗算器424と加
算器436の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
9、加算器434は乗算器426と乗算器430、加算器435は乗
算器427と乗算器431、加算器436は乗算器428と乗算器43
2の出力を加算する。さらに加算器437は乗算器421と加
算器433、加算器438は乗算器422と加算器434、加算器43
9は乗算器423と加算器435、加算器440は乗算器424と加
算器436の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
【００３３】加算器441はその出力を遅延器442で１サン
プル遅延させ結線論理によるシフタ443で６ビットシフ
トダウンしたものと加算器437の出力を加算し、加算器4
44はその出力を遅延器445で１サンプル遅延させ結線論
理によるシフタ446で６ビットシフトダウンしたものと
加算器438の出力を加算し、加算器447はその出力を遅延
器448で１サンプル遅延させ結線論理によるシフタ449で
６ビットシフトダウンしたものと加算器435の出力を加
算し、加算器450はその出力を遅延器451で１サンプル遅
延させ結線論理によるシフタ452で６ビットシフトダウ
ンしたものと加算器440の出力を加算する。
プル遅延させ結線論理によるシフタ443で６ビットシフ
トダウンしたものと加算器437の出力を加算し、加算器4
44はその出力を遅延器445で１サンプル遅延させ結線論
理によるシフタ446で６ビットシフトダウンしたものと
加算器438の出力を加算し、加算器447はその出力を遅延
器448で１サンプル遅延させ結線論理によるシフタ449で
６ビットシフトダウンしたものと加算器435の出力を加
算し、加算器450はその出力を遅延器451で１サンプル遅
延させ結線論理によるシフタ452で６ビットシフトダウ
ンしたものと加算器440の出力を加算する。
【００３４】ここで、遅延器442、445、448、451はデコ
−ダ453の出力にて8.192MHz２クロックに１回１サンプ
ル時刻ズレながらクリアされる。セレクタ454はこれら
４つの加算出力からクリアする直前の出力を選択して出
力端455に16.384MHzサンプリングで出力する。なお、こ
れらの動作は図８に示す通りであり、クロック入力端45
6からの16.384MHzクロックを２bitカウンタ457で分周し
て得た8.192MHzおよび4.096MHzクロックに同期して進め
られ、フィルタ処理を8.192MHzクロックで動作する１フ
ィルタ分の回路で実行でき、そのレジスタ、加算器、乗
算器などの演算回路は入力13ビットに対して７ビット相
当でよく約１／２で済む。
−ダ453の出力にて8.192MHz２クロックに１回１サンプ
ル時刻ズレながらクリアされる。セレクタ454はこれら
４つの加算出力からクリアする直前の出力を選択して出
力端455に16.384MHzサンプリングで出力する。なお、こ
れらの動作は図８に示す通りであり、クロック入力端45
6からの16.384MHzクロックを２bitカウンタ457で分周し
て得た8.192MHzおよび4.096MHzクロックに同期して進め
られ、フィルタ処理を8.192MHzクロックで動作する１フ
ィルタ分の回路で実行でき、そのレジスタ、加算器、乗
算器などの演算回路は入力13ビットに対して７ビット相
当でよく約１／２で済む。
【００３５】（第５の実施の形態）図９は本発明の第５
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図１０にその動作タイミングを示す。図９
において、受信入力端501、502より各々13ビットのディ
ジタル信号Ｉ0、Ｉ1が4.096MHzサンプリングで１サンプ
ル入力すると、語長分割器503、504は各々上位ビットか
ら入力デ−タを７、６ビットで切り出し、下位ブロック
の上位に符号ビット'0'を付加して７ビットのＩ0h、Ｉ0
lおよびＩ1h、Ｉ1l信号にする。セレクタ505はこれらを
時間多重して遅延器506、507、508、509、510、511、51
2、513、514、515、516、517、518、519、520、521、52
2、523、524、525、526、527、528から構成されるシフ
トレジスタへ入力し更新する。
の実施の形態のディジタルフィルタの構成を示すブロッ
ク図であり、図１０にその動作タイミングを示す。図９
において、受信入力端501、502より各々13ビットのディ
ジタル信号Ｉ0、Ｉ1が4.096MHzサンプリングで１サンプ
ル入力すると、語長分割器503、504は各々上位ビットか
ら入力デ−タを７、６ビットで切り出し、下位ブロック
の上位に符号ビット'0'を付加して７ビットのＩ0h、Ｉ0
lおよびＩ1h、Ｉ1l信号にする。セレクタ505はこれらを
時間多重して遅延器506、507、508、509、510、511、51
2、513、514、515、516、517、518、519、520、521、52
2、523、524、525、526、527、528から構成されるシフ
トレジスタへ入力し更新する。
【００３６】次に加算器529はセレクタ505出力と遅延器
528の信号を足した８ビットの和、加算器530は遅延器50
6と遅延器527の信号を足した８ビットの和、加算器531
は遅延器507と遅延器526の信号を足した８ビットの和、
加算器532は遅延器508と遅延器525の信号を足した８ビ
ットの和、加算器533は遅延器509と遅延器524の信号を
足した８ビットの和、加算器534は遅延器510と遅延器52
3の信号を足した８ビットの和、加算器535は遅延器511
と遅延器522の信号を足した８ビットの和、加算器536は
遅延器512と遅延器521の信号を足した８ビットの和、加
算器537は遅延器513と遅延器520の信号を足した８ビッ
トの和、加算器538は遅延器514と遅延器519の信号を足
した８ビットの和、加算器539は遅延器515と遅延器518
の信号を足した８ビットの和、加算器540は遅延器516と
遅延器517の信号を足した８ビットの和を出力する。
528の信号を足した８ビットの和、加算器530は遅延器50
6と遅延器527の信号を足した８ビットの和、加算器531
は遅延器507と遅延器526の信号を足した８ビットの和、
加算器532は遅延器508と遅延器525の信号を足した８ビ
ットの和、加算器533は遅延器509と遅延器524の信号を
足した８ビットの和、加算器534は遅延器510と遅延器52
3の信号を足した８ビットの和、加算器535は遅延器511
と遅延器522の信号を足した８ビットの和、加算器536は
遅延器512と遅延器521の信号を足した８ビットの和、加
算器537は遅延器513と遅延器520の信号を足した８ビッ
トの和、加算器538は遅延器514と遅延器519の信号を足
した８ビットの和、加算器539は遅延器515と遅延器518
の信号を足した８ビットの和、加算器540は遅延器516と
遅延器517の信号を足した８ビットの和を出力する。
【００３７】８×10ビット乗算器541、542、543、544、
545、546、547、548、549、550、551、552は各々加算器
529と10ビット係数ｈ0、加算器530と10ビット係数ｈ1、
加算器531と10ビット係数ｈ2、加算器532と10ビット係
数ｈ3、加算器533と10ビット係数ｈ4、加算器534と10ビ
ット係数ｈ5、加算器535と10ビット係数ｈ6、加算器536
と10ビット係数ｈ7、加算器537と10ビット係数ｈ8、加
算器538と10ビット係数ｈ9、加算器539と10ビット係数
ｈ10、加算器540と10ビット係数ｈ11の積を18ビットで
出力する。
545、546、547、548、549、550、551、552は各々加算器
529と10ビット係数ｈ0、加算器530と10ビット係数ｈ1、
加算器531と10ビット係数ｈ2、加算器532と10ビット係
数ｈ3、加算器533と10ビット係数ｈ4、加算器534と10ビ
ット係数ｈ5、加算器535と10ビット係数ｈ6、加算器536
と10ビット係数ｈ7、加算器537と10ビット係数ｈ8、加
算器538と10ビット係数ｈ9、加算器539と10ビット係数
ｈ10、加算器540と10ビット係数ｈ11の積を18ビットで
出力する。
【００３８】すると加算器553は乗算器545と乗算器54
9、加算器554は乗算器546と乗算器550、加算器555は乗
算器547と乗算器551、加算器556は乗算器548と乗算器55
2の出力を加算する。さらに加算器557は乗算器541と加
算器553、加算器558は乗算器542と加算器554、加算器55
9は乗算器543と加算器555、加算器560は乗算器544と加
算器556の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
加算器561はその出力を遅延器562で１サンプル遅延させ
結線論理によるシフタ563で６ビットシフトダウンした
ものと加算器557の出力を加算し、加算器564はその出力
を遅延器565で１サンプル遅延させ結線論理によるシフ
タ566で６ビットシフトダウンしたものと加算器558の出
力を加算し、加算器567はその出力を遅延器568で１サン
プル遅延させ結線論理によるシフタ569で６ビットシフ
トダウンしたものと加算器559の出力を加算し、加算器5
70はその出力を遅延器571で１サンプル遅延させ結線論
理によるシフタ572で６ビットシフトダウンしたものと
加算器560の出力を加算する。
9、加算器554は乗算器546と乗算器550、加算器555は乗
算器547と乗算器551、加算器556は乗算器548と乗算器55
2の出力を加算する。さらに加算器557は乗算器541と加
算器553、加算器558は乗算器542と加算器554、加算器55
9は乗算器543と加算器555、加算器560は乗算器544と加
算器556の出力を加算し、おのおのポリフェ−ズフィル
タＨ0(z4)、Ｈ1(z4)、Ｈ2(z4)、Ｈ3(z4)の出力を得る。
加算器561はその出力を遅延器562で１サンプル遅延させ
結線論理によるシフタ563で６ビットシフトダウンした
ものと加算器557の出力を加算し、加算器564はその出力
を遅延器565で１サンプル遅延させ結線論理によるシフ
タ566で６ビットシフトダウンしたものと加算器558の出
力を加算し、加算器567はその出力を遅延器568で１サン
プル遅延させ結線論理によるシフタ569で６ビットシフ
トダウンしたものと加算器559の出力を加算し、加算器5
70はその出力を遅延器571で１サンプル遅延させ結線論
理によるシフタ572で６ビットシフトダウンしたものと
加算器560の出力を加算する。
【００３９】ここで、遅延器562、565、568、571はデコ
−ダ573の出力にて16.384MHz２クロックに１回１サンプ
ル時刻ズレながらクリアされる。セレクタ574はこれら
４つの加算出力からクリアする直前の出力を選択して出
力端576に、セレクタ575はこれら４つの加算出力からク
リアする直前の出力を選択して出力端577に16.384MHzサ
ンプリングで出力する。なお、これらの動作は図１０に
示す通りであり、クロック入力端578からの32.768MHzク
ロックを２bitカウンタ579で分周して得た16.384MHzお
よび8.192MHzクロックに同期して進められ、２チャネル
のフィルタ処理を16.384MHzクロック動作する１フィル
タ分の回路で実行でき、そのレジスタ、加算器、乗算器
などの演算回路は入力13ビットに対して７ビット相当で
よく約１／２で済む。
−ダ573の出力にて16.384MHz２クロックに１回１サンプ
ル時刻ズレながらクリアされる。セレクタ574はこれら
４つの加算出力からクリアする直前の出力を選択して出
力端576に、セレクタ575はこれら４つの加算出力からク
リアする直前の出力を選択して出力端577に16.384MHzサ
ンプリングで出力する。なお、これらの動作は図１０に
示す通りであり、クロック入力端578からの32.768MHzク
ロックを２bitカウンタ579で分周して得た16.384MHzお
よび8.192MHzクロックに同期して進められ、２チャネル
のフィルタ処理を16.384MHzクロック動作する１フィル
タ分の回路で実行でき、そのレジスタ、加算器、乗算器
などの演算回路は入力13ビットに対して７ビット相当で
よく約１／２で済む。
【００４０】（第６の実施の形態）図１１は本発明の第
６の実施の形態のディジタルフィルタの構成を示すブロ
ック図であり、図１２にその動作タイミングを示す。図
１１において、受信入力端601より７ビットディジタル
信号Ｉ0、受信入力端602より13ビットディジタル信号Ｉ
1が4.096MHzサンプリングで１サンプル入力すると、語
長分割器603はＩ1の上位ビットから入力デ−タを７、６
ビットで切り出し、下位ブロックの上位に符号ビット'
0'を付加して７ビットのＩ1h、Ｉ1l信号にする。セレク
タ604はこれらを時間多重して遅延器605、606、607、60
8、609、610、611、612、613、614、615から構成される
シフトレジスタへ入力し更新する。
６の実施の形態のディジタルフィルタの構成を示すブロ
ック図であり、図１２にその動作タイミングを示す。図
１１において、受信入力端601より７ビットディジタル
信号Ｉ0、受信入力端602より13ビットディジタル信号Ｉ
1が4.096MHzサンプリングで１サンプル入力すると、語
長分割器603はＩ1の上位ビットから入力デ−タを７、６
ビットで切り出し、下位ブロックの上位に符号ビット'
0'を付加して７ビットのＩ1h、Ｉ1l信号にする。セレク
タ604はこれらを時間多重して遅延器605、606、607、60
8、609、610、611、612、613、614、615から構成される
シフトレジスタへ入力し更新する。
【００４１】次に加算器616はセレクタ604出力と遅延器
615の信号を足した８ビットの和、加算器617は遅延器60
5と遅延器614の信号を足した８ビットの和、加算器618
は遅延器606と遅延器613の信号を足した８ビットの和、
加算器619は遅延器607と遅延器612の信号を足した８ビ
ットの和、加算器620は遅延器608と遅延器611の信号を
足した８ビットの和、加算器621は遅延器609と遅延器61
0の信号を足した８ビットの和を出力する。
615の信号を足した８ビットの和、加算器617は遅延器60
5と遅延器614の信号を足した８ビットの和、加算器618
は遅延器606と遅延器613の信号を足した８ビットの和、
加算器619は遅延器607と遅延器612の信号を足した８ビ
ットの和、加算器620は遅延器608と遅延器611の信号を
足した８ビットの和、加算器621は遅延器609と遅延器61
0の信号を足した８ビットの和を出力する。
【００４２】８×10ビット乗算器622、623、624、625、
626、627、628、629、630、631、632、633は各々加算器
616と10ビット係数ｈ0、加算器616と10ビット係数ｈ1、
加算器617と10ビット係数ｈ2、加算器617と10ビット係
数ｈ3、加算器618と10ビット係数ｈ4、加算器618と10ビ
ット係数ｈ5、加算器619と10ビット係数ｈ6、加算器619
と10ビット係数ｈ7、加算器620と10ビット係数ｈ8、加
算器620と10ビット係数ｈ9、加算器621と10ビット係数
ｈ10、加算器621と10ビット係数ｈ11の積を18ビットで
出力する。
626、627、628、629、630、631、632、633は各々加算器
616と10ビット係数ｈ0、加算器616と10ビット係数ｈ1、
加算器617と10ビット係数ｈ2、加算器617と10ビット係
数ｈ3、加算器618と10ビット係数ｈ4、加算器618と10ビ
ット係数ｈ5、加算器619と10ビット係数ｈ6、加算器619
と10ビット係数ｈ7、加算器620と10ビット係数ｈ8、加
算器620と10ビット係数ｈ9、加算器621と10ビット係数
ｈ10、加算器621と10ビット係数ｈ11の積を18ビットで
出力する。
【００４３】すると加算器634は乗算器622と乗算器62
8、加算器635は乗算器623と乗算器629、加算器636は乗
算器624と乗算器630、加算器637は乗算器625と乗算器63
1、加算器638は乗算器626と乗算器632、加算器639は乗
算器627と乗算器633の出力を加算し、各々ポリフェ−ズ
フィルタＨ0(z4)、Ｈ1(z4) 、Ｈ2(z4)、Ｈ3(z4) 、Ｈ
4(z4)、Ｈ5(z4) の出力を得る。
8、加算器635は乗算器623と乗算器629、加算器636は乗
算器624と乗算器630、加算器637は乗算器625と乗算器63
1、加算器638は乗算器626と乗算器632、加算器639は乗
算器627と乗算器633の出力を加算し、各々ポリフェ−ズ
フィルタＨ0(z4)、Ｈ1(z4) 、Ｈ2(z4)、Ｈ3(z4) 、Ｈ
4(z4)、Ｈ5(z4) の出力を得る。
【００４４】加算器640はその出力を遅延器641で１サン
プル遅延させ結線論理によるシフタ642で６ビットシフ
トダウンしたものと加算器634の出力を加算し、加算器6
43はその出力を遅延器644で１サンプル遅延させ結線論
理によるシフタ645で６ビットシフトダウンしたものと
加算器635の出力を加算し、加算器646はその出力を遅延
器647で１サンプル遅延させ結線論理によるシフタ648で
６ビットシフトダウンしたものと加算器636の出力を加
算し、加算器649はその出力を遅延器650で１サンプル遅
延させ結線論理によるシフタ651で６ビットシフトダウ
ンしたものと加算器637の出力を加算し、加算器652はそ
の出力を遅延器653で１サンプル遅延させ結線論理によ
るシフタ654で６ビットシフトダウンしたものと加算器6
38の出力を加算し、加算器655はその出力を遅延器656で
１サンプル遅延させ結線論理によるシフタ657で６ビッ
トシフトダウンしたものと加算器639の出力を加算す
る。
プル遅延させ結線論理によるシフタ642で６ビットシフ
トダウンしたものと加算器634の出力を加算し、加算器6
43はその出力を遅延器644で１サンプル遅延させ結線論
理によるシフタ645で６ビットシフトダウンしたものと
加算器635の出力を加算し、加算器646はその出力を遅延
器647で１サンプル遅延させ結線論理によるシフタ648で
６ビットシフトダウンしたものと加算器636の出力を加
算し、加算器649はその出力を遅延器650で１サンプル遅
延させ結線論理によるシフタ651で６ビットシフトダウ
ンしたものと加算器637の出力を加算し、加算器652はそ
の出力を遅延器653で１サンプル遅延させ結線論理によ
るシフタ654で６ビットシフトダウンしたものと加算器6
38の出力を加算し、加算器655はその出力を遅延器656で
１サンプル遅延させ結線論理によるシフタ657で６ビッ
トシフトダウンしたものと加算器639の出力を加算す
る。
【００４５】ここで、遅延器641、644、647、650、65
3、656はデコ−ダ658の出力にて12.288MHz２クロックに
１回１サンプル時刻ズレながらクリアされる。セレクタ
659はこれら６つのポリフェ−ズフィルタ出力からＩ0入
力に対する出力を選択して出力端661に24.576MHzサンプ
リングで出力する。セレクタ660はこれら６つの加算出
力からクリアする直前の出力を選択して出力端662に24.
576MHzサンプリングで出力する。なお、これらの動作は
図１２に示す通りであり、クロック入力端663からの49.
152MHzクロックを３bitカウンタ664で分周して得た24.5
76MHz、12.288MHzおよび6.144MHzクロックに同期して進
められ、フィルタ処理を12.288MHzクロックで動作する
１フィルタ分の回路で実行でき、そのレジスタ、加算
器、乗算器などの演算回路は入力13ビットに対して７ビ
ット相当でよく約１／２で済む。
3、656はデコ−ダ658の出力にて12.288MHz２クロックに
１回１サンプル時刻ズレながらクリアされる。セレクタ
659はこれら６つのポリフェ−ズフィルタ出力からＩ0入
力に対する出力を選択して出力端661に24.576MHzサンプ
リングで出力する。セレクタ660はこれら６つの加算出
力からクリアする直前の出力を選択して出力端662に24.
576MHzサンプリングで出力する。なお、これらの動作は
図１２に示す通りであり、クロック入力端663からの49.
152MHzクロックを３bitカウンタ664で分周して得た24.5
76MHz、12.288MHzおよび6.144MHzクロックに同期して進
められ、フィルタ処理を12.288MHzクロックで動作する
１フィルタ分の回路で実行でき、そのレジスタ、加算
器、乗算器などの演算回路は入力13ビットに対して７ビ
ット相当でよく約１／２で済む。
【００４６】
【発明の効果】以上の説明から明らかなように本発明
は、ｍ倍補間フィルタ回路をｍ個のポリフェ−ズフィル
タに分割して時分割動作させてＮ（Ｎはｍの約数）チャ
ネルのフィルタ処理を１フィルタ分の回路にて実現でき
る。なおＮ（＜ｍ）チャネルの場合、本回路の動作クロ
ックはＮ／ｍ倍に低減できるので低消費電力化が図れ
る。
は、ｍ倍補間フィルタ回路をｍ個のポリフェ−ズフィル
タに分割して時分割動作させてＮ（Ｎはｍの約数）チャ
ネルのフィルタ処理を１フィルタ分の回路にて実現でき
る。なおＮ（＜ｍ）チャネルの場合、本回路の動作クロ
ックはＮ／ｍ倍に低減できるので低消費電力化が図れ
る。
【００４７】また１チャネルのフィルタ処理の場合も入
力語長をＮ分割してＮチャネル信号と見なして処理を行
なえば、入力語長が１／Ｎなので乗算器等の演算回路の
規模は約１／Ｎに削減できる。以上により、小型・低消
費電力化が可能な優れたディジタルフィルタを容易に実
現できるものである。
力語長をＮ分割してＮチャネル信号と見なして処理を行
なえば、入力語長が１／Ｎなので乗算器等の演算回路の
規模は約１／Ｎに削減できる。以上により、小型・低消
費電力化が可能な優れたディジタルフィルタを容易に実
現できるものである。
【図１】本発明の第１の実施の形態のディジタルフィル
タの構成を示すブロック図、
タの構成を示すブロック図、
【図２】本発明の第１の実施の形態における動作を説明
するタイミングチャ−ト、
するタイミングチャ−ト、
【図３】本発明の第２の実施の形態のディジタルフィル
タの構成を示すブロック図、
タの構成を示すブロック図、
【図４】本発明の第２の実施の形態における動作を説明
するタイミングチャ−ト、
するタイミングチャ−ト、
【図５】本発明の第３の実施の形態のディジタルフィル
タの構成を示すブロック図、
タの構成を示すブロック図、
【図６】本発明の第３の実施の形態における動作を説明
するタイミングチャ−ト、
するタイミングチャ−ト、
【図７】本発明の第４の実施の形態のディジタルフィル
タの構成を示すブロック図、
タの構成を示すブロック図、
【図８】本発明の第４の実施の形態における動作を説明
するタイミングチャ−ト、
するタイミングチャ−ト、
【図９】本発明の第５の実施の形態のディジタルフィル
タの構成を示すブロック図、
タの構成を示すブロック図、
【図１０】本発明の第５の実施の形態における動作を説
明するタイミングチャ−ト、
明するタイミングチャ−ト、
【図１１】本発明の第６の実施の形態のディジタルフィ
ルタの構成を示すブロック図、
ルタの構成を示すブロック図、
【図１２】本発明の第６の実施の形態における動作を説
明するタイミングチャ−ト、
明するタイミングチャ−ト、
【図１３】従来例のディジタルフィルタの構成を示すブ
ロック図である。
ロック図である。
１、301、401 入力端Ｉ ２〜24、106〜128、204〜214、304〜326 遅延器 360、363、366、369、404〜414、442 遅延器 445、448、451、506〜528、562、565 遅延器 568、571、605〜615、641、644、647 遅延器 650、653、656 遅延器 25〜36、49〜59、129〜140、153〜160 加算器 215〜220、233〜240、327〜338、351〜359 加算器 362、365、368、415〜420、433〜441、444 加算器 447、450、529〜540、553〜561、564、567 加算器 570、616〜621、634〜640、643、646、649 加算器 652、655 加算器 37〜48、141〜152、221〜232、421〜432 ８×10乗算器 541〜552、622〜633 ８×10乗算器 60、373、455 出力端Ｉ 61、245、456 16.384MHzクロック入力端 101、201、501、601 入力端Ｉ0 102、202、502、602 入力端Ｉ1 103 入力端Ｉ2 104 入力端Ｉ3 105、161〜164、241〜242、303、372 ４to１セレクタ 454、505、574〜575 ４to１セレクタ 165、243、576、661 出力端Ｉ0 166、244、577、662 出力端Ｉ1 167 出力端Ｉ2 168 出力端Ｉ3 169、374、578 32.768MHzクロック入力端 170、246、375、457、579 ２ｂｉｔカウンタ 203、403 ２to１セレクタ 302 語長４分割器 339〜350 ５×10乗算器 361、364、367、370 ３ビットシフタ 402、503〜504、603 語長２分割器 443、446、449、452、563、566、569 ６ビットシフタ 572、642、645、648、651、654、657 ６ビットシフタ 453、573、658 デコ−ダ 604 ３to１セレクタ 659〜660 ６to１セレクタ 663 49.152MHzクロック入力端 664 ３ｂｉｔカウンタ
Claims (6)
- 【請求項１】 ディジタル回路で実現する非巡回型ｍ倍
補間フィルタ（以下ＦＩＲｍ倍補間フィルタ）におい
て、フィルタ回路をｍ個のポリフェ−ズフィルタに分割
して時分割動作させることによりＮ（＝ｍ）チャネルの
フィルタ処理をフィルタ１個分の回路で実現できるよう
にしたディジタルフィルタ。 - 【請求項２】 ディジタル回路で実現するＦＩＲｍ倍補
間フィルタにおいて、フィルタ回路をｍ個のポリフェ−
ズフィルタに分割し、時分割動作させることによりＮ
（Ｎはｍの約数）チャネルのフィルタ処理をフィルタ１
個分の回路で実現し、Ｎ／ｍ倍のクロックによる低消費
電力動作を可能にしたディジタルフィルタ。 - 【請求項３】 ディジタル回路で実現するＦＩＲｍ倍補
間フィルタにおいて、入力デ−タの語長ｋビットをＮ
（＝ｍ）個に分割するとともにフィルタ回路をｍ個のポ
リフェ−ズフィルタに分割して入力し、時分割動作させ
ることにより、乗算器回路規模を(ｋ＋Ｎ−１)／Ｎｋに
削減可能にしたディジタルフィルタ。 - 【請求項４】 ディジタル回路で実現するＦＩＲｍ倍補
間フィルタにおいて、入力デ−タの語長ｋビットをＮ
（Ｎはｍの約数）個に分割するとともにフィルタ回路を
ｍ個のポリフェ−ズフィルタに分割して入力し、時分割
動作させることにより、乗算器回路規模を(ｋ＋Ｎ−１)
／Ｎｋ倍に削減しかつＮ／ｍ倍のクロックによる低消費
電力動作を可能にしたディジタルフィルタ。 - 【請求項５】 ディジタル回路で実現するＦＩＲｍ倍補
間フィルタにおいて、ｉチャネルの入力デ−タの各語長
ｋiビットをＮi（ｉ＝1,・・・,L，N＝ΣＮiはｍの約数）
個に分割するとともにフィルタ回路をｍ個のポリフェ−
ズフィルタに分割して入力し、時分割動作させることに
より、ｉチャネルのフィルタ処理をフィルタ１個分の回
路で実現し、乗算器回路規模を(ｋ＋Ｎ−１)／Ｎｋ倍
（ｋ＝maxｋi)に削減することを可能にしたディジタル
フィルタ。 - 【請求項６】 ディジタル回路で実現するＦＩＲｍ倍補
間フィルタにおいて、ｉチャネルの入力デ−タの各語長
ｋiビットをＮi（ｉ＝1,・・・,L，N＝ΣＮiはｍの約数）
個に分割するとともにフィルタ回路をｍ個のポリフェ−
ズフィルタに分割して入力し時分割動作させることによ
りｉチャネルのフィルタ処理をフィルタ１個分の回路で
実現し、乗算器回路規模を(ｋ＋Ｎ−１)/Ｎｋ倍(ｋ＝ma
xｋi)に削減しかつＮ／ｍ倍クロックによる低消費電力
動作を可能にしたディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337736A JPH10163814A (ja) | 1996-12-04 | 1996-12-04 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337736A JPH10163814A (ja) | 1996-12-04 | 1996-12-04 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163814A true JPH10163814A (ja) | 1998-06-19 |
Family
ID=18311483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8337736A Pending JPH10163814A (ja) | 1996-12-04 | 1996-12-04 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146945A (ja) * | 2002-10-22 | 2004-05-20 | Mitsubishi Electric Corp | 高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器 |
| JP2020057837A (ja) * | 2018-09-28 | 2020-04-09 | 株式会社富士通ゼネラル | Ａ／ｄ変換処理装置 |
-
1996
- 1996-12-04 JP JP8337736A patent/JPH10163814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146945A (ja) * | 2002-10-22 | 2004-05-20 | Mitsubishi Electric Corp | 高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器 |
| JP2020057837A (ja) * | 2018-09-28 | 2020-04-09 | 株式会社富士通ゼネラル | Ａ／ｄ変換処理装置 |
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