JPH11243432A

JPH11243432A - タイミング同期回路

Info

Publication number: JPH11243432A
Application number: JP10059082A
Authority: JP
Inventors: Shigeru Ono; 茂小野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1998-02-25
Filing date: 1998-02-25
Publication date: 1999-09-07

Abstract

(57)【要約】【課題】インタポレータへの入力信号のサンプリング
速度を上げること。【解決手段】インタポレータ１２の前段にＦＩＲ型デ
ィジタルフィルタからなるプレ・インタポレータ１１を
設け、該プレ・インタポレータ１１により入力ディジタ
ル信号の２倍のサンプリング速度のディジタル信号を生
成させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル通信用
受信機において、受信信号からデータシンボルを復調す
るために必要となる、データシンボルに対するタイミン
グ同期の捕捉及び追跡を行うタイミング同期回路に係
り、特にタイミング誤差情報に基づき、インタポレータ
を用いてシンボルタイミングに合った信号を補間生成す
るようなタイミング同期回路に関するものである。

【０００２】

【従来の技術】従来、この種のタイミング同期回路につ
いては、たとえば、文献１（Floyd M.Gardner,"Interpo
lation in digital modems - Part I : Fundamental
s"， IEEETransactions on Communications, Vol.41, N
o.3, pp.501-507 (March 1993)）、及び文献２（Lars E
rup, Floyd M. Gardner, Robert A. Harris, "Interpol
ation in digital modems - Part II : Implementaitio
n and performance", IEEETransactions on Communicat
ions, Vol.41, No.6, pp.998-1008 (June 1993））に記
載されている。

【０００３】図６は従来の典型的なディジタル通信用受
信機の構成を示すブロック図である。この受信機は、受
信端子２０、復調器２１、発振器２２、低域通過フィル
タ（以下ではＬＰＦと略す）２３、アナログ／ディジタ
ル変換器（以下ではＡ／Ｄ変換器と略す）２４、タイミ
ング同期回路２５、判定回路２６、出力端子２７を有す
る。

【０００４】受信信号は、まず、受信端子２０から復調
器２１へ入力される。図６では省略されているが、受信
信号は、復調器２１に入る前に、増幅器やフィルタ等の
各種の無線帯域回路を通過することもある。また、無線
通信においては、受信信号は図６に示されていないアン
テナで捕まえられてから、復調器２１にはいる。

【０００５】復調器２１では、発振器２２で発生した局
部搬送波を乗算器２１２で受信信号に掛け合わせ、ま
た、その局部搬送波を９０度移相器２１１で９０度だけ
位相を進めた後に乗算器２１３で受信信号に掛け合わせ
ることにより、変調周波数帯の受信信号をベースバンド
信号に変換する。但し、図６では変調方式としてＱＰＳ
Ｋに代表される直交変調を用いた場合を示しており、た
とえば変調方式として１つの搬送波しか必要としないＢ
ＰＳＫを用いた場合は、９０度移相器２１１と乗算器２
１３は不要になる。復調器２１からの出力信号のうち、
乗算器２１２からの信号は同相成分（以下ではＩ成分と
略す）を表し、乗算器２１３からの信号は直交位相成分
（以下ではＱ成分と略す）を表す。

【０００６】復調器２１からのＩ成分とＱ成分の２つの
出力信号は、ＬＰＦ２３へ入力される。このＬＰＦ２３
は、図６では１つのブロックで表しているが、Ｉ成分と
Ｑ成分のそれぞれの信号に対する独立した２つのＬＰＦ
から構成されている。このＬＰＦ２３は、信号帯域外雑
音を除去する機能と、後段に続くＡ／Ｄ変換器２４での
サンプリング操作におけるエリアスの発生を防止する機
能と、受信信号に対するマッチドフィルタとしての機能
とを有する。

【０００７】ＬＰＦ２３からのＩ成分とＱ成分の２つの
出力信号は、Ａ／Ｄ変換器２４へ入力される。このＡ／
Ｄ変換器２４は、図６では１つのブロックで表している
が、Ｉ成分とＱ成分のそれぞれの信号に対する独立した
２つのＡ／Ｄ変換器から構成されている。このＡ／Ｄ変
換器２４では、ＬＰＦ２３からのアナログ信号をサンプ
リングし、ディジタル信号に変換する。

【０００８】Ａ／Ｄ変換器２４からのＩ成分とＱ成分の
２つの出力信号は、タイミング同期回路２５へ入力され
る。このタイミング同期回路２５では、受信信号内のデ
ータシンボルに対するタイミング同期を捕捉および追跡
し、タイミング同期のとれた信号を出力する。

【０００９】タイミング同期回路２５からの出力信号
は、判定回路２６においてシンボルの判定が行われ、復
号されたシンボルが出力端子２７に出力される。判定回
路２６は、例えば変調方式としてＱＰＳＫが用いられた
場合は、入力された信号のＩ成分とＱ成分のそれぞれの
極性を判定し、送信時に用いられた変調論理に従ってシ
ンボルを復号する。また、図６には表されていないが、
通信中の付加雑音や各種の信号劣化からデータを保護す
るために誤り訂正符号などを用いた場合には、判定回路
２６の後段に、これらの誤り訂正符号のための復号回路
が必要になる。

【００１０】図７は前記文献１に示されているような従
来のタイミング同期回路２５の構成を示すブロック図で
ある。この図７のタイミング同期回路２５は、入力端子
１０１，１０２、インタポレータ３１、タイミング誤差
検出回路１３、ループフィルタ１４、制御回路１５、出
力端子１６１，１６２を有する。また、ループフィルタ
１４は、乗算器１４１，１４２、積分器１４３、加算器
１４４を有する。

【００１１】入力端子１０１，１０２からは、Ａ／Ｄ変
換器２４から出力されたディジタル信号のＩ成分とＱ成
分がそれぞれ入力される。インタポレータ３１は、Ｉ成
分とＱ成分のそれぞれに対して、制御回路１５からの情
報ｋとμに基づき、所望の時刻の信号を補間生成して出
力する。Ｉ成分又はＱ成分に対して、インタポレータ３
１の入力信号と出力信号を、それぞれx(k)とy(i)で表
す。前記の文献２に示されているように、インタポレー
タ３１における補間方法としては、一般に次の３つの方
法が用いられる。

【００１２】線形補間： y(i)=x(k)+μ[x(k+1)-x(k)] (1) 放物線補間： y(i)=x(k)+μ[−αx(k+2)+(α+1)x(k+1)+(α-1)x(k)-αx(k-1)] +μ2[αx(k+2)-αx(k+1)-αx(k)+αx(k-1)] (2) ３次補間： y(i)=x(k)+μ[-(1/6)x(k+2)+x(k+1)-(1/2)x(k)-(1/3)x(k-1)] +μ2[(1/2)x(k+1)-x(k)+(1/2)x(k-1)] +μ3[(1/6)x(k+2)-(1/2)x(k+1)+(1/2)x(k)-(1/6)x(k-1)] (3) 但し、kはインタポレータ３１の入力における時間座標
で表した補間の基準となる時間指標であり、インタポレ
ータ３１の出力における時間座標で表した時刻iよりも
前で、かつ最も近い時刻である。一般に、インタポレー
タ３１の入力と出力でサンプリング速度が違っているた
め、それぞれの離散的時刻を表す時間指標も異なり、そ
れゆえ、このような表現となる。また、μは、インタポ
レータ３１の入力での時刻kから出力での時刻iに対応す
るまでの時間のずれであり、０≦μ＜１ (4) である。

【００１３】インタポレータ３１の補間方法としては、
sin(x)/xの形の標本化関数信号を等間隔に並べて、その
合成信号として補間を行うことにより、理想的な結果が
得られる。しかし、標本化関数はきわめてなだらかな減
衰関数であるため、ある時刻の信号値を補間するため
に、その時刻の前後の多くのサンプルからの影響を考慮
しなければならなくなることや、任意のxに対するsin
(x)を計算する必要があることから、実現が容易である
とはいえず、そのため、(1)〜(3)式で表した近似的な方
法が用いられている。

【００１４】インタポレータ３１からの出力信号は、出
力端子１６１，１６２に出力されると共に、タイミング
誤差検出回路１３へ入力される。タイミング誤差検出回
路１３では、データシンボルに対するタイミングのずれ
に応じたタイミング誤差信号を出力する。タイミング誤
差信号を求める方法としては、たとえば前記文献２に示
されるように、ガードナーの方法が用いられる。ガード
ナーの方法において、タイミング誤差信号e(i)は、次の
式で表される。 e(i)＝u(i-1)[u(i-2)-u(i)]+v(i-1)[v(i-2)-v(i)] (5) 但し、u(i)とv(i)は、それぞれタイミング誤差検出回路
１３の入力信号のＩ成分とＱ成分を表している。

【００１５】タイミング誤差検出回路１３の出力信号
は、ループフィルタ１４へ入力される。図７では、ルー
プフィルタ１４として２次のフィルタを用いている。ル
ープフィルタ１４に入力された信号は、２つに分かれ
て、それぞれ乗算重みＫＰとＫＩを有する乗算器１４
１，１４２へと入力される。乗算器１４２からの出力信
号は積分器１４３へ入力され、そこで積分された結果
が、加算器１４４で乗算器１４１からの出力信号と加算
される。そして、加算器１４４の出力信号が、ループフ
ィルタ１４の出力信号となる。

【００１６】ループフィルタ１４の出力信号は、制御回
路１５へ入力される。この制御回路１５は実数を表すデ
ィジタル値を記憶するカウンタになっている。カウンタ
の値をここではＲで表す。この制御回路１５では、イン
タポレータ３１の出力信号のサンプリング速度に合わせ
て、カウンタ値Ｒにループフィルタ１４の出力値を加算
し、カウンタ値Ｒを更新する。そして、カウンタ値Ｒの
整数部をk、小数点以下の端数をμとして出力する。制
御回路１５からのこの出力信号kとμが、インタポレー
タ３１で補間を行う時刻を表す信号になる。

【００１７】さて、従来のタイミング同期回路２５の構
成としては、図７に示したようにインタポレータ３１を
用いることなく、ループフィルタ１４の出力信号を基
に、Ａ／Ｄ変換器２４のサンプリングのタイミングを制
御するような構成とするものも用いられている。しか
し、例えば、画像処理やディジタルテレビ放送のような
高速なデータを扱う用途においては、Ａ／Ｄ変換器２４
のサンプリング速度も高速となるため、そのサンプリン
グのタイミングを精度良く制御することが容易ではな
く、それゆえ、図７に示すような構成が用いられるよう
になってきている。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
た従来のサンプリング同期回路においては、たとえばデ
ィジタル衛星テレビ放送のような極めて高速なデータを
伝送する用途において、Ａ／Ｄ変換器２４の実現性か
ら、そのサンプリング速度をデータシンボル速度の1.5
倍から２倍程度に低く抑える必要があり、(1)〜(3)式で
表した近似的な補間方法を用いたインタポレータ３１だ
けでは十分な補間精度を得られずに、シンボル誤り率
（以下ではＳＥＲと略す）特性に代表される通信性能が
劣化してしまうという問題があった。

【００１９】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、処理量又はハードウエア規模
を大きく増加させることなく、通信性能の劣化を小さく
抑えることのできるタイミング同期回路を提供すること
である。

【００２０】

【課題を解決するための手段】上記目的を達成するため
の第１の発明は、入力されたディジタル信号の各サンプ
ル値に応じた振幅を有し該ディジタル信号のサンプリン
グ周期と同じ時間間隔で並んだ有限個数の標本化関数か
らの影響を加算することにより、前記各サンプルの中間
時刻のサンプル値を補間して、前記ディジタル信号の２
倍のサンプリング速度のディジタル信号を生成するプレ
・インタポレータと、該プレ・インタポレータの出力か
ら所望の時刻のサンプルの値を近似補間して出力するイ
ンタポレータと、該インタポレータの出力を基に、前記
入力されたディジタル信号に含まれているデータシンボ
ルのタイミングと前記インタポレータの出力のタイミン
グとのずれを検出するタイミング誤差検出回路と、該タ
イミング誤差検出回路の出力を平滑化するループフィル
タと、該ループフィルタの出力から前記インタポレータ
で補間すべき前記所望の時刻を表す指標を求め、これを
前記インタポレータに供給する制御回路と、を具備する
よう構成した。第２の発明は、第１の発明において、前
記プレ・インタポレータを、ＦＩＲ型ディジタルフィル
タで構成した。第３の発明は、第１の発明において、前
記プレ・インタポレータを、入力されたディジタル信号
の各サンプルの期間を３つ又はそれ以上の整数で等分し
た２又はそれ以上の数の中間時刻のサンプル値を補間し
て、前記ディジタル信号の３倍又はそれ以上の整数倍の
サンプリング速度のディジタル信号を生成する別のプレ
・インタポレータに置換して構成した。第４の発明は、
第１又は第３の発明において、前記制御回路が、前記所
望の時刻を表す指標を前記インタポレータに供給すると
共に、入力されたディジタル信号に含まれているデータ
シンボルの速度に応じて、前記プレ・インタポレータと
前記インタポレータに対して補間の要否を示す信号を供
給し、前記プレ・インタポレータは、該補間の要否を示
す信号に従って補間の実行又は不実行を切り替え、前記
プレ・インタポレータは、前記プレ・インタポレータに
おける補間の有無により変わる入力速度に適応して近似
補間を行うよう構成した。第５の発明は、第１又は第３
の発明において、前記制御回路からの前記所望の時刻を
表す指標に基づき、前記のプレ・インタポレータが前記
インタポレータで必要となる時刻のサンプルのみを補間
するよう構成した。第６の発明は、第１乃至第５の発明
において、前記インタポレータの後段にディジタルフィ
ルタを有し、該ディジタルフィルタの出力が、本タイミ
ング同期回路の出力となると共に、前記タイミング誤差
検出回路に供給されるように構成した。第７の発明は、
第１乃至第６の発明において、前記インタポレータが、
近似補間手段として線形補間、放物線補間、又は３次補
間を用いるよう構成した。

【００２１】

【発明の実施の形態】［第１の実施の形態］図１は本発
明のタイミング同期回路の第１の実施の形態のブロック
図である。このタイミング同期回路は、入力端子１０
１，１０２、プレ・インタポレータ１１、インタポレー
タ１２、タイミング誤差検出回路１３、ループフィルタ
１４、制御回路１５、出力端子１６１，１６２を有す
る。ループフィルタ１４は、乗算器１４１，１４２、積
分器１４３、加算器１４４を有する。図７に示したもの
と同じものには同じ符号を付している。

【００２２】入力端子１０１，１０２からはＡ／Ｄ変換
器２４から出力されたディジタル信号のＩ成分とＱ成分
がそれぞれ入力される。プレ・インタポレータ１１は、
そのＩ成分とＱ成分に対して、各サンプルの中間時刻の
サンプル値を補間して、サンプリング速度を２倍に上げ
る。すなわち、入力されたディジタル信号の各サンプル
値に応じた振幅を有し該ディジタル信号のサンプリング
周期と同じ時間間隔で並んだ有限個数の標本化関数から
の影響を加算する。このときの補間方法としては、標本
化関数列を用いた最適に近い方法を用いる。

【００２３】プレ・インタポレータ１１の入力信号と出
力信号をそれぞれx(k)とz(n)で表せば、プレ・インタポ
レータ１１では、次式の補間を行うことになる。但し、
x(k)とz(n)は、各信号のＩ成分又はＱ成分を表してお
り、各信号のＩ成分又はＱ成分に対して独立に成立す
る。 z(2k+1)=C(-M+1)x(k-M+1)+C(-M+2)x(k-M+2)+・・・+C(0)x(k) +C(1)x(k+1)+C(2)x(k+2)+・・・+C(M)x(k+M) (6) z(2k)=x(k) (7) 但し、 C(m)=C(-m+1)=sin[(m-1/2)π]/[(m-1/2)π] (8) である。ｎが奇数のときには(6)式、偶数のときには(7)
式が用いられる。補間のための係数C(m)は、(8)式に示
されるように特定の場合のみ必要になり、予め計算して
記憶しておけばよい。また、Ｍは考慮すべき標本化関数
の長さの２倍を表すものであり、ＱＰＳＫ変調を用いた
場合のＳＥＲ特性のシミュレーション結果によれば、５
程度で十分である。

【００２４】(6)〜(8)式が示すように、プレ・インタポ
レータ１１は、データシンボル速度の1.5〜２倍程度の
サンプリング速度を有するＡ／Ｄ変換器２４の出力信号
より、データシンボル速度の３〜４倍程度のサンプリン
グ速度を有するディジタル信号を生成する機能を有して
いる。このため、インタポレータ１２への入力信号は、
図７に示したインタポレータ３１への入力信号と比べて
２倍のサンプリング速度の信号となる。インタポレータ
１２の機能は、入力信号が２倍の速度であることを除い
て、図７に示したインタポレータ３１の機能と同様であ
る。すなわち、(1)〜(3)式に示した近似的な補間方法を
用いる。

【００２５】インタポレータ１２からの出力信号は、図
７に示した場合と同様に、出力端子１６１，１６２から
出力されると共に、タイミング誤差検出回路１３、ルー
プフィルタ１４、制御回路１５の帰還路を通り、制御回
路１５からインタポレータ１２で補間を行う時刻を表す
信号kとμを出力する。

【００２６】なお、以上の説明では、プレ・インタポレ
ータ１１は各サンプルの中間時刻のサンプル値を補間し
てサンプリング速度を２倍に上げるものとしたが、これ
を、各サンプル期間を３等分した２つの中間時刻のサン
プル値を補間してサンプリング速度を３倍に上げること
もできる。また、同様にして、補間する中間時刻の数を
増やしてサンプリング速度を更に上げることもできる。
但し、補間する中間時刻の数を増やすことは、プレ・イ
ンタポレータ１１の処理量を増やすことになるため、タ
イミング同期回路の全体に要求される性能を考慮して、
インタポレータ１２の補間方法とも合わせて、最適な方
法を決める必要がある。

【００２７】図２はプレ・インタポレータ１１の構成例
を示すブロック図である。プレ・インタポレータ１１は
２つのＦＩＲ型ディジタルフィルタで構成することがで
き、入力端子４０，４１、遅延器４２０〜４２８，４３
０〜４３８、乗算器４４０〜４４９，４５０〜４５９、
加算器４６，４７、出力端子４８，４９を有する。入力
端子４０、遅延器４２０〜４２８、乗算器４４０〜４４
９、加算器４６、出力端子４８によりＩ成分に対するデ
ィジタルフィルタを構成し、入力端子４１、遅延器４３
０〜４３８、乗算器４５０〜４５９、加算器４７、出力
端子４９によりＱ成分に対するディジタルを構成する。
この図２では、例として、Ｍ＝５である１０タップのデ
ィジタルフィルタの場合を示している。

【００２８】信号のＩ成分とＱ成分に対する各ディジタ
ルフィルタの動作は同様であるため、信号のＩ成分に対
するディジタルフィルタを代表して動作を詳細に説明す
る。プレ・インタポレータ１１への入力信号のＩ成分
は、入力端子４０から遅延器４２０へ入力される。遅延
器４２０はＡ／Ｄ変換器２４からの次の出力サンプルが
入力信号として遅延器４２０に入るのと同時に記憶して
いた信号を出力し、この出力が遅延器４２１へ入る。遅
延器４２１も遅延器４２０と同じ遅延時間を有してお
り、以下同様にして、Ａ／Ｄ変換器２４のサンプリング
速度に合わせて信号が次々と遅延器４２８まで送られ
る。このため、遅延器４２０〜４２８は９段のシフトレ
ジスタで構成することができる。そして、入力端子４０
と各遅延器４２０〜４２８からの出力信号は、乗算器４
４０〜４４９において、それぞれ乗算重みC(-4)，C(-
3)，C(-2)，・・・，C(5)を乗算され、さらに各乗算器
４４０〜４４９の出力が加算器４６で加え合わされてか
ら、出力端子４８に出力される。乗算重みC(-4)，C(-
3)，C(-2)，・・・，C(5)は、(8)式で表されるが、先に
説明したように定数である。

【００２９】［第２の実施の形態］図３は本発明のタイ
ミング同期回路の第２の実施の形態を示すブロック図で
ある。図３において、５１はプレ・インタポレータ、５
２はインタポレータ、５３は制御回路であり、その他の
図１と同じ構成要素には同じ符号を付している。

【００３０】このタイミング同期回路は、制御回路５３
からプレ・インタポレータ５１への動作を制御するため
の信号パスａを設けている点が、図１に示したタイミン
グ同期回路と異なっている。たとえば、ディジタル衛星
テレビ放送のような用途においては、送信されるデータ
シンボル速度を変えることができ、受信機でも、それに
応じて動作を適応する必要がある。従って、ある場合に
はきわめて高速なデータシンボル速度に対応する必要が
あっても、別の場合には、比較的低速なデータシンボル
速度になることもあり得る。しかし、受信機において、
Ａ／Ｄ変換器２４のサンプリング速度を適応的に変える
ことは、それに付随してＬＰＦ２３の特性を変える必要
があり、できれば行いたくない。このため、Ａ／Ｄ変換
器２４のサンプリング速度は、高速のデータシンボル速
度に対応した速さで、常に行うことになる。低速なデー
タシンボル速度においては、このＡ／Ｄ変換器２４のサ
ンプリング速度は十分に速いものとなり、それゆえ、敢
えてプレ・インタポレータ１１において信号のサンプリ
ング速度を上げる必要が無くなる。

【００３１】そこで、図３に示したタイミング同期回路
では、データシンボル速度に応じて、制御回路５３は、
プレ・インタポレータ５１における補間動作の要否を判
断する。プレ・インタポレータ５１における補間が必要
ない場合、プレ・インタポレータ５１は何もせずに信号
を通過させる。インタポレータ５２は、制御回路５３か
らの信号で入力される信号のサンプリング速度を知り、
制御回路５３からの補間を行う時刻を示す信号kとμに
基づき補間を行う。

【００３２】［第３の実施の形態］図４は本発明のタイ
ミング同期回路２５の第３の実施の形態を示すブロック
図である。図１に示したものと同じ構成要素には同じ符
号を付している。図４のタイミング同期回路は、図１に
示したタイミング同期回路におけるプレ・インタポレー
タ１１とインタポレータ１２を１つのインタポレータ６
１で実現したものである。そして、インタポレータ６１
は、標本化関数補間部６１１と近似補間部６１２とを有
する。

【００３３】Ａ／Ｄ変換器２４のサンプリング速度がデ
ータシンボル速度に対して比較的速い場合や、プレ・イ
ンタポレータ１１において補間する中間時刻の数を多く
設定した場合、インタポレータ１２における補間のため
には、プレ・インタポレータ１１で補間した全ての信号
が必要にならないことがある。このような場合、プレ・
インタポレータ１１において、全ての中間時刻を補間す
る必要はない。図４に示したタイミング同期回路は、こ
のような場合に、効率よく処理を行うことができる。

【００３４】インタポレータ６１において、標本化関数
補間部６１１は、制御回路１５からの信号kに基づき、
近似補間部６１２で補間のために必要となるkの前後の
時刻においてのみ補間を行い、その信号を近似補間部６
１２に出力する。図４における他のブロックの動作は、
図１におけるものと同様である。

【００３５】［第４の実施の形態］図５は本発明のタイ
ミング同期回路２５の第４の実施の形態を示すブロック
図である。図５において、７１はディジタルフィルタで
あり、図１と同じ構成要素には同じ符号を付している。

【００３６】図６に示したディジタル通信用受信機で
は、ＬＰＦ２３は受信信号に対するマッチドフィルタと
しての機能も併せ持つものとしていたが、マッチドフィ
ルタ機能を精度良く実現するためには、これをディジタ
ルフィルタとして構成することが多い。図５のタイミン
グ同期回路において、ディジタルフィルタ７１は、デー
タシンボル速度の２倍のサンプリング速度を有するマッ
チドフィルタである。

【００３７】［その他の実施の形態］以上、４つのタイ
ミング同期回路の実施の形態について説明したが、本発
明は、上述したような実施の形態に限定されるものでは
なく、他にも、本発明の主旨を逸脱しない範囲で、様々
な変形実施可能であることは勿論である。

【００３８】

【発明の効果】以上から本発明によれば、タイミング同
期回路の入力信号のサンプリング速度がデータシンボル
速度の1.5〜２倍程度に低くなっても、プレ・インタポ
レータによってインタポレータへの入力信号のサンプリ
ング速度を上げることができるため、インタポレータで
の近似補間の精度を向上することができ、それゆえ、Ｓ
ＥＲ特性に代表される通信性能の劣化を小さく抑えるこ
とができる。また、このプレ・インタポレータは、１０
タップ程度のＦＩＲ型ディジタルフィルタにより構成で
きるので、比較的小さい処理量又はハードウエア規模で
済む。

【図面の簡単な説明】

【図１】本発明のタイミング同期回路の第１の実施の
形態を示すブロック図である。

【図２】図１に示したタイミング同期回路のプレ・イ
ンタポレータの構成を示すブロック図である。

【図３】本発明のタイミング同期回路の第２の実施の
形態を示すブロック図である。

【図４】本発明のタイミング同期回路の第３の実施の
形態を示すブロック図である。

【図５】本発明のタイミング同期回路の第４の実施の
形態を示すブロック図である。

【図６】従来の典型的なディジタル通信用受信機の構
成を示すブロック図である。

【図７】従来のタイミング同期回路の構成を示すブロ
ック図である。

【符号の説明】

１０１，１０２：入力端子、１１：プレ・インタポレー
タ、１２：インタポレータ、１３：タイミング誤差検出
回路、１４：ループフィルタ、１４１，１４２：乗算
器、１４３：積分器、１４４：加算器、１５：制御回
路、１６１，１６２：出力端子、２０：受信端子、２
１：復調器、２１１：９０度移相器、２１２，２１３：
乗算器、２２：発振器、２３：低域通過フィルタ、２
４：アナログ／ディジタル変換器、２５：タイミング同
期回路、２６：判定回路、２７：出力端子、３１：イン
タポレータ、４０，４１：入力端子、４２０〜４２８，
４３０〜４３８：遅延器、４４０〜４４９，４５０〜４
５９：乗算器、４６，４７：加算器、４８，４９：出力
端子、５１：プレ・インタポレータ、５２：インタポレ
ータ、５３：制御回路、６１：インタポレータ、６１
１：標本化関数補間部、６１２：近似補間部、７１：デ
ィジタルフィルタ。

Claims

【特許請求の範囲】

【請求項１】入力されたディジタル信号の各サンプル値
に応じた振幅を有し該ディジタル信号のサンプリング周
期と同じ時間間隔で並んだ有限個数の標本化関数からの
影響を加算することにより、前記各サンプルの中間時刻
のサンプル値を補間して、前記ディジタル信号の２倍の
サンプリング速度のディジタル信号を生成するプレ・イ
ンタポレータと、該プレ・インタポレータの出力から所望の時刻のサンプ
ルの値を近似補間して出力するインタポレータと、該インタポレータの出力を基に、前記入力されたディジ
タル信号に含まれているデータシンボルのタイミングと
前記インタポレータの出力のタイミングとのずれを検出
するタイミング誤差検出回路と、該タイミング誤差検出回路の出力を平滑化するループフ
ィルタと、該ループフィルタの出力から前記インタポレータで補間
すべき前記所望の時刻を表す指標を求め、これを前記イ
ンタポレータに供給する制御回路と、を具備することを特徴とするタイミング同期回路。
【請求項２】前記プレ・インタポレータが、ＦＩＲ型デ
ィジタルフィルタで構成されていることを特徴とする請
求項１に記載のタイミング同期回路。
【請求項３】前記プレ・インタポレータを、入力された
ディジタル信号の各サンプルの期間を３つ又はそれ以上
の整数で等分した２又はそれ以上の数の中間時刻のサン
プル値を補間して、前記ディジタル信号の３倍又はそれ
以上の整数倍のサンプリング速度のディジタル信号を生
成する別のプレ・インタポレータに置換したことを特徴
とする請求項１に記載のタイミング同期回路。
【請求項４】前記制御回路が、前記所望の時刻を表す指
標を前記インタポレータに供給すると共に、入力された
ディジタル信号に含まれているデータシンボルの速度に
応じて、前記プレ・インタポレータと前記インタポレー
タに対して補間の要否を示す信号を供給し、前記プレ・インタポレータは、該補間の要否を示す信号
に従って補間の実行又は不実行を切り替え、前記プレ・インタポレータは、前記プレ・インタポレー
タにおける補間の有無により変わる入力速度に適応して
近似補間を行うことを特徴とする請求項１又は３に記載
のタイミング同期回路。
【請求項５】前記制御回路からの前記所望の時刻を表す
指標に基づき、前記のプレ・インタポレータが前記イン
タポレータで必要となる時刻のサンプルのみを補間する
ことを特徴とする請求項１又は３に記載のタイミング同
期回路。
【請求項６】前記インタポレータの後段にディジタルフ
ィルタを有し、該ディジタルフィルタの出力が、本タイ
ミング同期回路の出力となると共に、前記タイミング誤
差検出回路に供給されることを特徴とする請求項１乃至
５に記載のタイミング同期回路。
【請求項７】前記インタポレータが、近似補間手段とし
て線形補間、放物線補間、又は３次補間を用いることを
特徴とする請求項１乃至６に記載のタイミング同期回
路。