JPH10163205A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163205A JPH10163205A JP33282796A JP33282796A JPH10163205A JP H10163205 A JPH10163205 A JP H10163205A JP 33282796 A JP33282796 A JP 33282796A JP 33282796 A JP33282796 A JP 33282796A JP H10163205 A JPH10163205 A JP H10163205A
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- insulating layer
- wiring pattern
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Abstract
(57)【要約】
【課題】 パタンルールとその粗密度、チップの大小に
影響されない平坦化手法を提供することであり、かつロ
ーコスト、高歩留まりの技術を開発すること。 【解決手段】 機械化学研磨法（ＣＭＰ）を用いて基板
上に形成した半導体装置の配線層を平坦化する半導体装
置の製造方法において、基板上に形成した配線パタンの
密集度に応じて、前記配線パタン上に形成する埋め込み
絶縁層の膜厚を変えること。
影響されない平坦化手法を提供することであり、かつロ
ーコスト、高歩留まりの技術を開発すること。 【解決手段】 機械化学研磨法（ＣＭＰ）を用いて基板
上に形成した半導体装置の配線層を平坦化する半導体装
置の製造方法において、基板上に形成した配線パタンの
密集度に応じて、前記配線パタン上に形成する埋め込み
絶縁層の膜厚を変えること。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法の内、多層配線の形成法に関するものであり、
特に微細かつ層数の多い配線層を大型チップ上で完全平
坦化させる方法を提供するものである。
製造方法の内、多層配線の形成法に関するものであり、
特に微細かつ層数の多い配線層を大型チップ上で完全平
坦化させる方法を提供するものである。
【０００２】
【従来の技術】従来のチップレベルのグローバル（完
全）平坦化を行う手法としては、ブロックレジストによ
るエッチバック法が主として用いられていた。この方法
は、導体配線層を形成した後、埋め込み絶縁層を形成
し、さらに導体配線層の無い溝部分にのみ導体配線層と
ほぼ同等の厚さのレジスト（ブロックレジスト）を形成
し、この上に再度レジストを形成し平坦にした後、埋め
込み絶縁層とレジスト層がほぼ同一の速度となる条件下
でリアクティブイオンエッチング法により導体配線層の
上部が露出もしくは若干残留するまでエッチバックする
事によりグローバル平坦化を実現させる方法である。こ
の方法はプロセス的には煩雑であるが、確実に配線を平
坦にするということでは有効な手法であり、これを繰り
返すことによって平坦な多層配線を実現できる。また、
最近開発された機械化学研磨法（ＣＭＰ）もグローバル
平坦化を実現させる有効な手法であり、この場合、埋め
込み絶縁層形成後にＣＭＰを行えば平坦化が完了し、こ
れを繰り返すことにより、上記エッチバック法と同様に
平坦な多層配線が実現できる。
全）平坦化を行う手法としては、ブロックレジストによ
るエッチバック法が主として用いられていた。この方法
は、導体配線層を形成した後、埋め込み絶縁層を形成
し、さらに導体配線層の無い溝部分にのみ導体配線層と
ほぼ同等の厚さのレジスト（ブロックレジスト）を形成
し、この上に再度レジストを形成し平坦にした後、埋め
込み絶縁層とレジスト層がほぼ同一の速度となる条件下
でリアクティブイオンエッチング法により導体配線層の
上部が露出もしくは若干残留するまでエッチバックする
事によりグローバル平坦化を実現させる方法である。こ
の方法はプロセス的には煩雑であるが、確実に配線を平
坦にするということでは有効な手法であり、これを繰り
返すことによって平坦な多層配線を実現できる。また、
最近開発された機械化学研磨法（ＣＭＰ）もグローバル
平坦化を実現させる有効な手法であり、この場合、埋め
込み絶縁層形成後にＣＭＰを行えば平坦化が完了し、こ
れを繰り返すことにより、上記エッチバック法と同様に
平坦な多層配線が実現できる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
二つのグローバル平坦化手法は以下の様な問題点を有し
ており改善が必要である。第一に示したブロックレジス
トとエッチバックによる手法では、まず、ブロックレジ
ストの高さレベルがパタンの粗密と幅の大小によって変
化する事であり、完全にレベリングされたグローバル平
坦化を実現させるにはルール上の制約があり、特に１μ
ｍ以下の微細なパタンでは困難になる。また、レジスト
と埋め込み絶縁層とのエッチバックでは、等速条件を維
持することが極めて困難であり、等速条件が得られなく
なると平坦性は劣化する。以上の他、プロセス的に煩雑
で工程数が多いことから、プロセスコストが高く、歩留
まりの低下を生じることから、特殊なデバイス以外には
適用が困難であるなどの問題がある。
二つのグローバル平坦化手法は以下の様な問題点を有し
ており改善が必要である。第一に示したブロックレジス
トとエッチバックによる手法では、まず、ブロックレジ
ストの高さレベルがパタンの粗密と幅の大小によって変
化する事であり、完全にレベリングされたグローバル平
坦化を実現させるにはルール上の制約があり、特に１μ
ｍ以下の微細なパタンでは困難になる。また、レジスト
と埋め込み絶縁層とのエッチバックでは、等速条件を維
持することが極めて困難であり、等速条件が得られなく
なると平坦性は劣化する。以上の他、プロセス的に煩雑
で工程数が多いことから、プロセスコストが高く、歩留
まりの低下を生じることから、特殊なデバイス以外には
適用が困難であるなどの問題がある。
【０００４】第二のＣＭＰによる手法では、上記のコス
ト的な問題点は少ないが、ＣＭＰの原理に基づくパタン
の粗密度の影響が大きく、特に３ｍｍ角以上の大型チッ
プにおいて、ＣＭＰ後の残膜厚に大きな差異を生じてし
まい、次工程のヴィア開口時に、エッチング不良を生じ
る問題があった。ＣＭＰの原理は、プレストンの式によ
り規定される。即ち、研磨速度＝定数（研磨部材、被研
磨材料によって決定されるもの）×研磨圧力×相対移動
速度÷研磨面積率（単位面積当たりの突起部の面積、単
位面積は通常１〜２ｍｍ角）である。定常状態でＣＭＰ
を行っている場合、研磨面積率以外は一定であるので、
研磨速度は局部的な面積率の違いによって差異を生じ
る。研磨面積率の高い部分は低速度、研磨面積率の低い
部分は高速度で研磨が進行する。
ト的な問題点は少ないが、ＣＭＰの原理に基づくパタン
の粗密度の影響が大きく、特に３ｍｍ角以上の大型チッ
プにおいて、ＣＭＰ後の残膜厚に大きな差異を生じてし
まい、次工程のヴィア開口時に、エッチング不良を生じ
る問題があった。ＣＭＰの原理は、プレストンの式によ
り規定される。即ち、研磨速度＝定数（研磨部材、被研
磨材料によって決定されるもの）×研磨圧力×相対移動
速度÷研磨面積率（単位面積当たりの突起部の面積、単
位面積は通常１〜２ｍｍ角）である。定常状態でＣＭＰ
を行っている場合、研磨面積率以外は一定であるので、
研磨速度は局部的な面積率の違いによって差異を生じ
る。研磨面積率の高い部分は低速度、研磨面積率の低い
部分は高速度で研磨が進行する。
【０００５】図４（ａ）は、配線パタンが微細かつ孤立
している領域Ａと、配線パタンが微細かつ密集している
領域Ｂ（密集端）及び領域Ｃ（密集中央）に、同じ厚さ
の埋め込み絶縁層を形成した状態を示す断面図、図４
（ｂ）は、ＣＭＰにより平坦化を行った状態を示す断面
図である。これより、均一に埋め込み絶縁層を形成しＣ
ＭＰを行うと、研磨面積率の低い孤立パタン部は研磨が
速く進行し、研磨面積率の高い密集パタン中央部分は研
磨が遅く進行するため、ＣＭＰ後の残膜厚に大きな差異
が生じ、グローバル平坦化が図れないことを示す。ま
た、密集パタン端部においては、膜厚が徐々に変化する
事を示す。この状況は、次工程のヴィアホール形成にお
いて、ヴィア深さが大きく異なることを意味し、ヴィア
加工条件の設定が困難となる。また、この状況下で多層
化を進めると、チップ内の表面レベル差が拡大し、グロ
ーバルな平坦化を実現出来ない問題があった。以上よ
り、解決すべき課題は、パタンルールとその粗密度、チ
ップの大小に影響されない平坦化手法を見いだすことで
あり、かつローコスト、高歩留まりの技術を開発する事
にある。
している領域Ａと、配線パタンが微細かつ密集している
領域Ｂ（密集端）及び領域Ｃ（密集中央）に、同じ厚さ
の埋め込み絶縁層を形成した状態を示す断面図、図４
（ｂ）は、ＣＭＰにより平坦化を行った状態を示す断面
図である。これより、均一に埋め込み絶縁層を形成しＣ
ＭＰを行うと、研磨面積率の低い孤立パタン部は研磨が
速く進行し、研磨面積率の高い密集パタン中央部分は研
磨が遅く進行するため、ＣＭＰ後の残膜厚に大きな差異
が生じ、グローバル平坦化が図れないことを示す。ま
た、密集パタン端部においては、膜厚が徐々に変化する
事を示す。この状況は、次工程のヴィアホール形成にお
いて、ヴィア深さが大きく異なることを意味し、ヴィア
加工条件の設定が困難となる。また、この状況下で多層
化を進めると、チップ内の表面レベル差が拡大し、グロ
ーバルな平坦化を実現出来ない問題があった。以上よ
り、解決すべき課題は、パタンルールとその粗密度、チ
ップの大小に影響されない平坦化手法を見いだすことで
あり、かつローコスト、高歩留まりの技術を開発する事
にある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、機械化学研磨法（ＣＭＰ）を用いて基板上
に形成した半導体装置の配線層を平坦化する半導体装置
の製造方法において、基板上に形成した配線パタンの密
集度に応じて、前記配線パタン上に形成する埋め込み絶
縁層の膜厚を変える半導体装置の製造方法を発明の特徴
とするものである。換言すれば、本発明の基本技術はＣ
ＭＰを用い、この欠点であるパタン粗密度の影響を、埋
め込み絶縁層の膜厚を局部的に変化させて吸収し、ＣＭ
Ｐ後の埋め込み絶縁層の残膜厚を一定にさせるものであ
る。
め本発明は、機械化学研磨法（ＣＭＰ）を用いて基板上
に形成した半導体装置の配線層を平坦化する半導体装置
の製造方法において、基板上に形成した配線パタンの密
集度に応じて、前記配線パタン上に形成する埋め込み絶
縁層の膜厚を変える半導体装置の製造方法を発明の特徴
とするものである。換言すれば、本発明の基本技術はＣ
ＭＰを用い、この欠点であるパタン粗密度の影響を、埋
め込み絶縁層の膜厚を局部的に変化させて吸収し、ＣＭ
Ｐ後の埋め込み絶縁層の残膜厚を一定にさせるものであ
る。
【０００７】
【発明の実施の形態】埋め込み絶縁層を堆積するＣＶＤ
技術において、ガスの供給量が微細パタンの密集度によ
って変化する、すなわち供給不足の状態で行い、微細パ
タンの密集度が高い部分ほど薄くなるように設定する。
これによって、ＣＭＰ時に研磨速度の低下する研磨面積
率の高い密集領域において、埋め込み絶縁層の残膜厚が
厚くならないようにし、グローバル平坦化を実現させ
る。
技術において、ガスの供給量が微細パタンの密集度によ
って変化する、すなわち供給不足の状態で行い、微細パ
タンの密集度が高い部分ほど薄くなるように設定する。
これによって、ＣＭＰ時に研磨速度の低下する研磨面積
率の高い密集領域において、埋め込み絶縁層の残膜厚が
厚くならないようにし、グローバル平坦化を実現させ
る。
【０００８】
【実施例】以下、図面を用いて本発明の実施の形態を詳
細に説明する。図１は、本発明の実施の形態を示す断面
図である。図１（ａ）は、埋め込み絶縁層形成後、図１
（ｂ）は機械・化学的研磨（ＣＭＰ）法で平坦化を完了
させた状態を示す。図１（ａ）は、配線パタン、たとえ
ばＡｌ合金配線１を配線ピッチ１．４μｍ、配線幅０．
８μｍで形成した後、埋め込み絶縁層２をＴＥＯＳとＯ
3 を原料とする常圧ＣＶＤ法により４００℃で形成す
る。なお等方的な被覆形状とするために、ＰおよびＢを
ドープしてＢＰＳＧ膜としている。このようなＣＶＤに
おいて、ガスの供給量を微細な配線パタン部で不足する
ように設定する事によって密集度に依存した堆積膜厚差
を生み出すことができ、密集配線中央領域Ｃの膜厚を孤
立配線領域Ａや密集配線端部領域Ｂに比べて、約３０％
薄膜化出来る。次に図１（ｂ）に示す様にＣＭＰを行う
ことによって、孤立と密集部とがほぼ同一の残膜厚で平
坦化が完了する。ＣＭＰの条件は、たとえば研磨パッド
ＩＣ１４００（ロデール社製スタックドパッド）、研磨
剤ＩＬＤ１３００（ロデール社製シリカ系アンモニアベ
ース）、研磨圧力２１０ｇ／ｃｍ2 、研磨定盤回転数４
５ｒｐｍとする事で、上記の平坦化が実現できる。この
時のＢＰＳＧ膜の平坦部での研磨速度は０．４μｍ／ｍ
ｉｎが得られる。図１（ａ）において、配線段差量ｄ0
＝０．７μｍ、埋め込み絶縁層となるＢＰＳＧ膜ｄ1 を
２μｍの厚さに堆積させた場合の例を示す。ＢＰＳＧ膜
堆積後の孤立部分の研磨面積率が１０％、密集配線部分
の研磨面積率が１００％と最も極端な場合の例をプレス
トンの式に基づき計算する。なお研磨面積率とは、配線
パタン上に埋め込み絶縁層を堆積した状態での面積率を
指す。この時孤立部分の膜厚ｄ1 は２μｍの厚さである
が、密集部分の膜厚ｄ2 は３０％薄膜化するため１．４
μｍの厚さとなる。ＣＭＰ後の密集配線上の残留ＢＰＳ
Ｇ膜の膜厚を０．２μｍとすると、研磨量１．２μｍで
研磨速度が０．４μｍ／ｍｉｎであるから３ｍｉｎの研
磨時間となる。この時間で孤立部分の研磨の進行を計算
すると、配線段差がなくなるまでは、孤立部分の研磨面
積率が１０％であるので、研磨速度は４μｍ／ｍｉｎと
なり０．１７５分で段差がなくなる。段差がなくなった
後は０．４μｍ／ｍｉｎの速度で２．８２５分研磨を行
うことになり、１．１３μｍ分研磨され、孤立部分のＢ
ＰＳＧ残膜量は０．１７μｍとなる。即ち孤立部分と密
集部分との膜厚差は、僅か０．０３μｍと極めて小さく
なり、グローバル平坦化が実現出来る。ちなみに、孤立
と密集部ともに同一の膜厚に堆積した場合は、約０．６
μｍの大きな膜厚差を生じてしまう。
細に説明する。図１は、本発明の実施の形態を示す断面
図である。図１（ａ）は、埋め込み絶縁層形成後、図１
（ｂ）は機械・化学的研磨（ＣＭＰ）法で平坦化を完了
させた状態を示す。図１（ａ）は、配線パタン、たとえ
ばＡｌ合金配線１を配線ピッチ１．４μｍ、配線幅０．
８μｍで形成した後、埋め込み絶縁層２をＴＥＯＳとＯ
3 を原料とする常圧ＣＶＤ法により４００℃で形成す
る。なお等方的な被覆形状とするために、ＰおよびＢを
ドープしてＢＰＳＧ膜としている。このようなＣＶＤに
おいて、ガスの供給量を微細な配線パタン部で不足する
ように設定する事によって密集度に依存した堆積膜厚差
を生み出すことができ、密集配線中央領域Ｃの膜厚を孤
立配線領域Ａや密集配線端部領域Ｂに比べて、約３０％
薄膜化出来る。次に図１（ｂ）に示す様にＣＭＰを行う
ことによって、孤立と密集部とがほぼ同一の残膜厚で平
坦化が完了する。ＣＭＰの条件は、たとえば研磨パッド
ＩＣ１４００（ロデール社製スタックドパッド）、研磨
剤ＩＬＤ１３００（ロデール社製シリカ系アンモニアベ
ース）、研磨圧力２１０ｇ／ｃｍ2 、研磨定盤回転数４
５ｒｐｍとする事で、上記の平坦化が実現できる。この
時のＢＰＳＧ膜の平坦部での研磨速度は０．４μｍ／ｍ
ｉｎが得られる。図１（ａ）において、配線段差量ｄ0
＝０．７μｍ、埋め込み絶縁層となるＢＰＳＧ膜ｄ1 を
２μｍの厚さに堆積させた場合の例を示す。ＢＰＳＧ膜
堆積後の孤立部分の研磨面積率が１０％、密集配線部分
の研磨面積率が１００％と最も極端な場合の例をプレス
トンの式に基づき計算する。なお研磨面積率とは、配線
パタン上に埋め込み絶縁層を堆積した状態での面積率を
指す。この時孤立部分の膜厚ｄ1 は２μｍの厚さである
が、密集部分の膜厚ｄ2 は３０％薄膜化するため１．４
μｍの厚さとなる。ＣＭＰ後の密集配線上の残留ＢＰＳ
Ｇ膜の膜厚を０．２μｍとすると、研磨量１．２μｍで
研磨速度が０．４μｍ／ｍｉｎであるから３ｍｉｎの研
磨時間となる。この時間で孤立部分の研磨の進行を計算
すると、配線段差がなくなるまでは、孤立部分の研磨面
積率が１０％であるので、研磨速度は４μｍ／ｍｉｎと
なり０．１７５分で段差がなくなる。段差がなくなった
後は０．４μｍ／ｍｉｎの速度で２．８２５分研磨を行
うことになり、１．１３μｍ分研磨され、孤立部分のＢ
ＰＳＧ残膜量は０．１７μｍとなる。即ち孤立部分と密
集部分との膜厚差は、僅か０．０３μｍと極めて小さく
なり、グローバル平坦化が実現出来る。ちなみに、孤立
と密集部ともに同一の膜厚に堆積した場合は、約０．６
μｍの大きな膜厚差を生じてしまう。
【０００９】図２は、本発明のメモリＬＳＩに適用した
結果である。チップエリア４ｍｍ角でその中の２．５ｍ
ｍ角が密集パタンとなっている場合で、密集部の配線面
積率は４０％、埋め込み膜（ＢＰＳＧ）を堆積した後の
研磨面積率はほぼ１００％である。ＢＰＳＧ膜厚は平坦
部で１．１５μｍであり、密集配線部で０．９５μｍと
約２０％薄膜化させている。この状態でＣＭＰを行う
と、発明者らの推奨する条件である３ｐｓｉ（２１０ｇ
／ｃｍ2 ）、４５ｒｐｍの場合、ほぼ平坦になることを
示す。
結果である。チップエリア４ｍｍ角でその中の２．５ｍ
ｍ角が密集パタンとなっている場合で、密集部の配線面
積率は４０％、埋め込み膜（ＢＰＳＧ）を堆積した後の
研磨面積率はほぼ１００％である。ＢＰＳＧ膜厚は平坦
部で１．１５μｍであり、密集配線部で０．９５μｍと
約２０％薄膜化させている。この状態でＣＭＰを行う
と、発明者らの推奨する条件である３ｐｓｉ（２１０ｇ
／ｃｍ2 ）、４５ｒｐｍの場合、ほぼ平坦になることを
示す。
【００１０】図３は、ロジックＬＳＩに適用した結果で
あり、チップエリア１０ｍｍ角でその中の８ｍｍ角が密
集パタンとなっている場合で、密集部の配線面積率は３
０％、ＢＰＳＧを堆積した後の研磨面積率は８０％であ
る。ＢＰＳＧ膜厚は平坦部で１．１５μｍであり、密集
配線部で０．８μｍと約３０％薄膜化させている。この
場合、ＣＭＰ後においてほぼ完全な平坦化が図れている
ことを示す。以上図２および図３で示した様に、密集部
での埋め込み膜厚を孤立部に比べて薄膜化した状況下で
ＣＭＰを行うことによって、ほぼ完全に平坦化できるこ
とが明らかである。なお本発明の適用は、配線ピッチ１
〜２μｍ、配線幅０．５〜１μｍで、このルールの適用
領域が２ｍｍ角以上となるＬＳＩチップ上の場合に有効
となる。本発明の実施の形態の中では、常圧ＣＶＤで形
成したＢＰＳＧ膜を対象に説明したが、減圧ＣＶＤ等を
用いても、またドーピングをしないＮＳＧ膜において
も、埋め込み絶縁層の堆積時に、密集部分が孤立部分に
比べて３０％程度薄膜化する条件下で埋め込み絶縁層の
堆積を行えば、同様のグローバル平坦化が実現出来る。
あり、チップエリア１０ｍｍ角でその中の８ｍｍ角が密
集パタンとなっている場合で、密集部の配線面積率は３
０％、ＢＰＳＧを堆積した後の研磨面積率は８０％であ
る。ＢＰＳＧ膜厚は平坦部で１．１５μｍであり、密集
配線部で０．８μｍと約３０％薄膜化させている。この
場合、ＣＭＰ後においてほぼ完全な平坦化が図れている
ことを示す。以上図２および図３で示した様に、密集部
での埋め込み膜厚を孤立部に比べて薄膜化した状況下で
ＣＭＰを行うことによって、ほぼ完全に平坦化できるこ
とが明らかである。なお本発明の適用は、配線ピッチ１
〜２μｍ、配線幅０．５〜１μｍで、このルールの適用
領域が２ｍｍ角以上となるＬＳＩチップ上の場合に有効
となる。本発明の実施の形態の中では、常圧ＣＶＤで形
成したＢＰＳＧ膜を対象に説明したが、減圧ＣＶＤ等を
用いても、またドーピングをしないＮＳＧ膜において
も、埋め込み絶縁層の堆積時に、密集部分が孤立部分に
比べて３０％程度薄膜化する条件下で埋め込み絶縁層の
堆積を行えば、同様のグローバル平坦化が実現出来る。
【００１１】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法を用いれば、配線設計上の制約を設けるこ
となく、自由に設計された粗密の差が大きい配線パタン
の平坦化を均一に行うことが出来、これを多層にして
も、グローバル平坦性が確保される。これによって多層
配線におけるヴィアホール特性の安定化と高歩留まり化
が実現するとともに、配線メタル層の高信頼化を達成さ
せる効果がある。また、グローバル平坦化が実現出来る
ことから、配線の微細化と高密度化を進展させることが
可能となり、半導体装置の著しい高集積化を実現させる
効果がある。
置の製造方法を用いれば、配線設計上の制約を設けるこ
となく、自由に設計された粗密の差が大きい配線パタン
の平坦化を均一に行うことが出来、これを多層にして
も、グローバル平坦性が確保される。これによって多層
配線におけるヴィアホール特性の安定化と高歩留まり化
が実現するとともに、配線メタル層の高信頼化を達成さ
せる効果がある。また、グローバル平坦化が実現出来る
ことから、配線の微細化と高密度化を進展させることが
可能となり、半導体装置の著しい高集積化を実現させる
効果がある。
【図１】本発明の実施形態で例示した、半導体装置の製
造方法による配線平坦化の模式断面図を示す。
造方法による配線平坦化の模式断面図を示す。
【図２】本発明の実施形態で例示した条件下で、４ｍｍ
角のメモリ−チップの微細配線段差をＣＭＰで平坦化し
た時の特性図を示す。
角のメモリ−チップの微細配線段差をＣＭＰで平坦化し
た時の特性図を示す。
【図３】本発明の実施形態で例示した条件下で、１０ｍ
ｍ角のロジックチップの微細配線段差をＣＭＰで平坦化
した時の特性図を示す。
ｍ角のロジックチップの微細配線段差をＣＭＰで平坦化
した時の特性図を示す。
【図４】従来の配線平坦化の断面模式図を示す。
１ 配線層 ２ 埋め込み絶縁層（ＢＰＳＧ層） ３ ＣＭＰ後完全平坦化されたＢＰＳＧ層 ４ ＣＭＰ後膜厚差の生じたＢＰＳＧ層
Claims (3)
- 【請求項１】 機械化学研磨法（ＣＭＰ）を用いて基板
上に形成した半導体装置の配線層を平坦化する半導体装
置の製造方法において、基板上に形成した配線パタンの
密集度に応じて、前記配線パタン上に形成する埋め込み
絶縁層の膜厚を変えることを特徴とする半導体装置の製
造方法。 - 【請求項２】 請求項１において、半導体装置の配線パ
タン密度が高いほど配線パタン上に形成する埋め込み絶
縁層の膜厚を薄く形成することを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１において、埋め込み絶縁層の形
成をＣＶＤ法により行うことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33282796A JPH10163205A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33282796A JPH10163205A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163205A true JPH10163205A (ja) | 1998-06-19 |
Family
ID=18259252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33282796A Pending JPH10163205A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163205A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7316972B2 (en) | 2002-08-30 | 2008-01-08 | Matsushita Electric Industrial Co., Ltd. | Contact hole formation method |
-
1996
- 1996-11-27 JP JP33282796A patent/JPH10163205A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7316972B2 (en) | 2002-08-30 | 2008-01-08 | Matsushita Electric Industrial Co., Ltd. | Contact hole formation method |
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