JPH10154105A - メモリチップをテストする方法 - Google Patents
メモリチップをテストする方法Info
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- JPH10154105A JPH10154105A JP9313078A JP31307897A JPH10154105A JP H10154105 A JPH10154105 A JP H10154105A JP 9313078 A JP9313078 A JP 9313078A JP 31307897 A JP31307897 A JP 31307897A JP H10154105 A JPH10154105 A JP H10154105A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 セルフィールドに分割されたメモリチップの
テストをリアルタイム条件を遵守しながらコンピュータ
の動作中に行えるようにする。 【解決手段】 第１の行領域が選び出され、その内容が
アプリケーションプログラムによって占有されているな
らば、それを別の空いた行領域へコピーしなおし、プロ
グラムのアドレッシングが変更される。第１の行領域に
おけるすべてのセルフィールドに対し Franklin-Test
が実行される。行領域から２つのセルフィールドが選び
出され、任意の一方のセル行に対し Nair-Test が実行
される。すべての可能な組み合わせをテストするため、
Nair-Test が繰り返される。選び出された第１の行領域
に制限されて、任意のセル列に対し Nair-Test が実行
される。個々のステップは、メモリチップのすべての行
領域に対して実行される。
テストをリアルタイム条件を遵守しながらコンピュータ
の動作中に行えるようにする。 【解決手段】 第１の行領域が選び出され、その内容が
アプリケーションプログラムによって占有されているな
らば、それを別の空いた行領域へコピーしなおし、プロ
グラムのアドレッシングが変更される。第１の行領域に
おけるすべてのセルフィールドに対し Franklin-Test
が実行される。行領域から２つのセルフィールドが選び
出され、任意の一方のセル行に対し Nair-Test が実行
される。すべての可能な組み合わせをテストするため、
Nair-Test が繰り返される。選び出された第１の行領域
に制限されて、任意のセル列に対し Nair-Test が実行
される。個々のステップは、メモリチップのすべての行
領域に対して実行される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリチップがマ
トリックス状に行領域と列領域とに分割されており、こ
れらの領域はそれぞれ少なくとも１つのセルフィールド
を有しており、１つのセル行により行領域における個々
の行が定められ、１つのセル列により列領域における個
々の列が定められている、リアルタイム条件を遵守しな
がらコンピュータの動作中、複数のセルフィールドに分
割されたメモリチップをテストする方法に関する。
トリックス状に行領域と列領域とに分割されており、こ
れらの領域はそれぞれ少なくとも１つのセルフィールド
を有しており、１つのセル行により行領域における個々
の行が定められ、１つのセル列により列領域における個
々の列が定められている、リアルタイム条件を遵守しな
がらコンピュータの動作中、複数のセルフィールドに分
割されたメモリチップをテストする方法に関する。
【０００２】
【従来の技術】コンピュータは今日、所定のタイムイン
ターバル内での応答を必要とする適用分野において使用
されることが多い。ここではリアルタイムシステムにつ
いて述べる。この場合、コンピュータを”組込みシステ
ム（Embedded System）”としてアプリケーションに統
合させることもできるし、あるいはたとえばメモリプロ
グラミング可能なコントローラないしは自動化コンピュ
ータとしてそれとは別個に実現させることもできる。こ
の種のアプリケーションでは中断することのない動作が
要求される（高度に利用可能なシステムまたはＨシステ
ム、H-Systeme）。
ターバル内での応答を必要とする適用分野において使用
されることが多い。ここではリアルタイムシステムにつ
いて述べる。この場合、コンピュータを”組込みシステ
ム（Embedded System）”としてアプリケーションに統
合させることもできるし、あるいはたとえばメモリプロ
グラミング可能なコントローラないしは自動化コンピュ
ータとしてそれとは別個に実現させることもできる。こ
の種のアプリケーションでは中断することのない動作が
要求される（高度に利用可能なシステムまたはＨシステ
ム、H-Systeme）。
【０００３】また、他の適用事例においては障害発生
時、被制御施設が安全性の面で危険な状態に陥って人間
の命や高価なものが危険に晒されたりしてはならない
（障害に対して安全なシステムまたはＦシステム、F-Sy
stem）。さらに、これら両方の要求が同時に課される可
能性もある（Ｈ＋Ｆシステム、H+F-System）。
時、被制御施設が安全性の面で危険な状態に陥って人間
の命や高価なものが危険に晒されたりしてはならない
（障害に対して安全なシステムまたはＦシステム、F-Sy
stem）。さらに、これら両方の要求が同時に課される可
能性もある（Ｈ＋Ｆシステム、H+F-System）。
【０００４】上述の３つの動作モードすべてにおいて必
要とされるのは、コンピュータが動作中にセルフテスト
を行えることである。これにより障害の発生個所を特定
することができ、システムの障害状態を引き起こす前に
すでに障害のあるコンポーネントを場合によっては識別
することができる。最も危険の多いコンピュータコンポ
ーネントは、多数のトランジスタにより構成されている
コンポーネントつまりメモリ、プロセッサおよび周辺機
器ロジックである。
要とされるのは、コンピュータが動作中にセルフテスト
を行えることである。これにより障害の発生個所を特定
することができ、システムの障害状態を引き起こす前に
すでに障害のあるコンポーネントを場合によっては識別
することができる。最も危険の多いコンピュータコンポ
ーネントは、多数のトランジスタにより構成されている
コンポーネントつまりメモリ、プロセッサおよび周辺機
器ロジックである。
【０００５】本発明は、メモリコンポーネントのテスト
に係わるものである。大きい容量のＭＢｙｔｅのメモリ
の搭載されるコンピュータの場合、メモリに最も多くの
トランジスタが含まれており、したがってメモリは一番
重要な被検査コンポーネントである。
に係わるものである。大きい容量のＭＢｙｔｅのメモリ
の搭載されるコンピュータの場合、メモリに最も多くの
トランジスタが含まれており、したがってメモリは一番
重要な被検査コンポーネントである。
【０００６】この場合、３つの論理的な故障の分類に分
けられる：縮退故障（Stuck-at fault）、結合故障（Co
upling fault）、パターン依存故障（Pattern-sensitiv
e fault） ［文献１］。これらの故障の検出率に応じ
て、メモリテストに対し特定の有効性が割り当てられ
る。テストにおける高い有効性を達成するためには、す
べての縮退故障、大部分の結合故障および多くのパター
ン依存故障を識別しなければならない。
けられる：縮退故障（Stuck-at fault）、結合故障（Co
upling fault）、パターン依存故障（Pattern-sensitiv
e fault） ［文献１］。これらの故障の検出率に応じ
て、メモリテストに対し特定の有効性が割り当てられ
る。テストにおける高い有効性を達成するためには、す
べての縮退故障、大部分の結合故障および多くのパター
ン依存故障を識別しなければならない。
【０００７】複雑さの最も僅かなテストつまりは最短実
行時間のテストは Nair, Thatte, Abraham によるテス
ト略して Nair-Test であることが知られている［文献
２］。
行時間のテストは Nair, Thatte, Abraham によるテス
ト略して Nair-Test であることが知られている［文献
２］。
【０００８】また、Franklin-Test ［文献３］も知られ
ており、かなり複雑であり高度にコンポーネントが集積
されている場合、このテストによって Nair-Test より
もいっそう良好に重要なパターン依存故障が検出され
る。この Franklin-Test は Nair-Test の論理的な拡張
とみなすことができる。それというのもこのテストによ
り任意の３重の故障が見つけ出され、他方、Nair-Test
により関与するすべてのメモリセルが分離しているよう
な３重の故障だけが検出されるからである。したがって
Franklin-Test も Nair-Test と同様、おおいに効果的
であるとみなすことができる。これら３つのテストに共
通しているのは、チップ上の物理的なセル配置構成に関
する情報を必要としないことである。この場合、適正な
実施のためには通常のメーカ情報で十分である。
ており、かなり複雑であり高度にコンポーネントが集積
されている場合、このテストによって Nair-Test より
もいっそう良好に重要なパターン依存故障が検出され
る。この Franklin-Test は Nair-Test の論理的な拡張
とみなすことができる。それというのもこのテストによ
り任意の３重の故障が見つけ出され、他方、Nair-Test
により関与するすべてのメモリセルが分離しているよう
な３重の故障だけが検出されるからである。したがって
Franklin-Test も Nair-Test と同様、おおいに効果的
であるとみなすことができる。これら３つのテストに共
通しているのは、チップ上の物理的なセル配置構成に関
する情報を必要としないことである。この場合、適正な
実施のためには通常のメーカ情報で十分である。
【０００９】また、［文献４］によれば動作中にメモリ
チップをテストする方法が知られており、この方法は
[文献４]においてリアルタイムデータ保護処理と呼ばれ
ている。
チップをテストする方法が知られており、この方法は
[文献４]においてリアルタイムデータ保護処理と呼ばれ
ている。
【００１０】さらに［文献５］によれば、複数のセルフ
ィールドに区分けされたメモリチップのテスト方法が公
知である（文献中の請求項９参照）。この公知の方法の
メモリチップは、マトリックス状に複数の行領域と列領
域に区分されている（請求項１，９；図１参照）。
ィールドに区分けされたメモリチップのテスト方法が公
知である（文献中の請求項９参照）。この公知の方法の
メモリチップは、マトリックス状に複数の行領域と列領
域に区分されている（請求項１，９；図１参照）。
【００１１】
【発明が解決しようとする課題】本発明が基礎とする問
題点は、システムの応答能力（典型的には数ｍｓ）が制
限されないようにするためには、リアルタイム条件のも
とで動作中のメモリチップのテストを中断可能にしなけ
ればならないことである（その際、高い有効性のテスト
であることが重要）。有効性の高い公知のメモリテスト
はこのような特性を備えておらず、このためリアルタイ
ムコンピュータにおいては起動時テストとしてしか利用
できない。動作中は有効性の低いテストで甘んじてい
る。この場合、そのようなテストにより所定のタイムス
ロット内でそれぞれ１つの小さいメモリ領域が検査され
る。その間はいかなる中断も許されず、つまりコンピュ
ータの割込みメカニズムはオフにされている。
題点は、システムの応答能力（典型的には数ｍｓ）が制
限されないようにするためには、リアルタイム条件のも
とで動作中のメモリチップのテストを中断可能にしなけ
ればならないことである（その際、高い有効性のテスト
であることが重要）。有効性の高い公知のメモリテスト
はこのような特性を備えておらず、このためリアルタイ
ムコンピュータにおいては起動時テストとしてしか利用
できない。動作中は有効性の低いテストで甘んじてい
る。この場合、そのようなテストにより所定のタイムス
ロット内でそれぞれ１つの小さいメモリ領域が検査され
る。その間はいかなる中断も許されず、つまりコンピュ
ータの割込みメカニズムはオフにされている。
【００１２】したがって本発明の課題は、上述の問題点
を解決することにある。
を解決することにある。
【００１３】
【課題を解決するための手段】本発明によればこの課題
は、ａ）第１の行領域を選び出すステップと、ｂ）該第
１の行領域の内容がアプリケーションプログラムにより
占有されているならば、その内容を他の空いている第２
の行領域へコピーし、それに応じて該第２の行領域に対
しアプリケーションプログラムのアドレッシングを変更
するステップと、ｃ）前記第１の行領域におけるすべて
のセルフィールドに対しそれぞれ Franklintest を実行
するステップと、ｄ）前記行領域から２つのセルフィー
ルドを選び出すステップと、ｅ）選び出された両方のセ
ルフィールドにおける１つの任意のセル行に対し Nair-
Test を実行するステップと、ｆ）セルフィールドによ
るすべての可能な２つの組み合わせを巡ってしまうま
で、ステップｄ）からステップｅ）を繰り返すステップ
と、ｇ）選び出された前記第１の行領域に制限して、Na
ir-Test を１つの任意のセル列に対して実行するステッ
プと、ｈ）メモリチップのすべての行領域に対しステッ
プｂ）からｇ）を実行するステップと、ｉ）１対の行領
域を選び出すステップと、ｊ）該１対の行領域のうちの
一方または両方の行領域がアプリケーションプログラム
により占有されているならば、その一方の行領域または
それら両方の行領域の内容を１つまたは２つの空いてい
る行領域へコピーしなおし、それに応じてコピーしなお
された各行領域に対しアプリケーションプログラムのア
ドレッシングを変更するステップと、ｋ）選び出された
行領域からそれぞれ１つの任意のセル列を選択するステ
ップと、ｌ）選び出された両方のセル列に対し Nair-Te
st を実行するステップと、ｍ）行領域によるすべての
可能な２つの組み合わせを巡ってしまうまで、ステップ
ｊ）からステップｌ）を行領域の他の対を用いて実行す
るステップ、とを有することを特徴とする、メモリチッ
プをテストする方法により解決される。
は、ａ）第１の行領域を選び出すステップと、ｂ）該第
１の行領域の内容がアプリケーションプログラムにより
占有されているならば、その内容を他の空いている第２
の行領域へコピーし、それに応じて該第２の行領域に対
しアプリケーションプログラムのアドレッシングを変更
するステップと、ｃ）前記第１の行領域におけるすべて
のセルフィールドに対しそれぞれ Franklintest を実行
するステップと、ｄ）前記行領域から２つのセルフィー
ルドを選び出すステップと、ｅ）選び出された両方のセ
ルフィールドにおける１つの任意のセル行に対し Nair-
Test を実行するステップと、ｆ）セルフィールドによ
るすべての可能な２つの組み合わせを巡ってしまうま
で、ステップｄ）からステップｅ）を繰り返すステップ
と、ｇ）選び出された前記第１の行領域に制限して、Na
ir-Test を１つの任意のセル列に対して実行するステッ
プと、ｈ）メモリチップのすべての行領域に対しステッ
プｂ）からｇ）を実行するステップと、ｉ）１対の行領
域を選び出すステップと、ｊ）該１対の行領域のうちの
一方または両方の行領域がアプリケーションプログラム
により占有されているならば、その一方の行領域または
それら両方の行領域の内容を１つまたは２つの空いてい
る行領域へコピーしなおし、それに応じてコピーしなお
された各行領域に対しアプリケーションプログラムのア
ドレッシングを変更するステップと、ｋ）選び出された
行領域からそれぞれ１つの任意のセル列を選択するステ
ップと、ｌ）選び出された両方のセル列に対し Nair-Te
st を実行するステップと、ｍ）行領域によるすべての
可能な２つの組み合わせを巡ってしまうまで、ステップ
ｊ）からステップｌ）を行領域の他の対を用いて実行す
るステップ、とを有することを特徴とする、メモリチッ
プをテストする方法により解決される。
【００１４】
【発明の実施の形態】本発明によれば、セルフィールド
に分割されたメモリチップのテストをリアルタイム条件
を遵守しながらコンピュータの動作中に行えるようにな
る。この場合、テストの中断を可能にしながら高度な有
効性が保証される。
に分割されたメモリチップのテストをリアルタイム条件
を遵守しながらコンピュータの動作中に行えるようにな
る。この場合、テストの中断を可能にしながら高度な有
効性が保証される。
【００１５】メモリチップは、マトリックス状に配置さ
れた個々のセルフィールドに分割できる。このマトリッ
クスは行領域と列領域に分割され、それらは少なくとも
１つのセルフィールドをそれぞれ有している。１つのセ
ル行は行領域における個々の行により定められており、
１つのセル列は列領域における個々の列により定められ
ている。
れた個々のセルフィールドに分割できる。このマトリッ
クスは行領域と列領域に分割され、それらは少なくとも
１つのセルフィールドをそれぞれ有している。１つのセ
ル行は行領域における個々の行により定められており、
１つのセル列は列領域における個々の列により定められ
ている。
【００１６】メモリチップをテストする方法は以下のよ
うに構成されている：第１の行領域が選び出される。こ
の第１の行領域の内容がアプリケーションプログラムに
よって占有されている場合には、その内容を別の空いた
第２の行領域へコピーしなおす必要があり、それに応じ
てアプリケーションプログラムのアドレッシングを第２
の行領域に関して変更する必要がある。第１の行領域に
おけるすべてのセルフィールドに対しそれぞれ Frankli
n-Test が実行される。さらに、行領域から２つのセル
フィールドが選び出される。選び出されたそれら２つの
セルフィールドのうち任意の一方のセル行に対し Nair-
Test が実行される。セルフィールドによるすべての可
能な２つの組み合わせをテストする目的で、それぞれ別
のセルフィールド対を用いて最後のステップの Nair-Te
st が繰り返される。選び出された第１の行領域に制限
されて、任意のセル列に対し Nair-Testが実行される。
既述の方法における個々のステップは、メモリチップの
すべての行領域に対して実行される。
うに構成されている：第１の行領域が選び出される。こ
の第１の行領域の内容がアプリケーションプログラムに
よって占有されている場合には、その内容を別の空いた
第２の行領域へコピーしなおす必要があり、それに応じ
てアプリケーションプログラムのアドレッシングを第２
の行領域に関して変更する必要がある。第１の行領域に
おけるすべてのセルフィールドに対しそれぞれ Frankli
n-Test が実行される。さらに、行領域から２つのセル
フィールドが選び出される。選び出されたそれら２つの
セルフィールドのうち任意の一方のセル行に対し Nair-
Test が実行される。セルフィールドによるすべての可
能な２つの組み合わせをテストする目的で、それぞれ別
のセルフィールド対を用いて最後のステップの Nair-Te
st が繰り返される。選び出された第１の行領域に制限
されて、任意のセル列に対し Nair-Testが実行される。
既述の方法における個々のステップは、メモリチップの
すべての行領域に対して実行される。
【００１７】この方法の第２の部分は以下の通りであ
る：一対の行領域が選び出される。それら行領域の一方
または両方の行領域がアプリケーションプログラムによ
り占有されている場合、一方の行領域または両方の行領
域の内容が１つまたは２つの空いた行領域へコピーしな
おされ、それに応じてコピーしなおされた行領域に対し
アプリケーションプログラムのアドレッシングが変更さ
れる。選び出された両方の行領域から、それぞれ１つの
任意のセル列が選択される。選び出された両方のセル列
に対し Nair-Test が実行される。この第２の部分の個
々のステップは、行領域によるすべての可能な２つの組
み合わせを巡ってしまうまで、別の行領域対を用いて実
行される。
る：一対の行領域が選び出される。それら行領域の一方
または両方の行領域がアプリケーションプログラムによ
り占有されている場合、一方の行領域または両方の行領
域の内容が１つまたは２つの空いた行領域へコピーしな
おされ、それに応じてコピーしなおされた行領域に対し
アプリケーションプログラムのアドレッシングが変更さ
れる。選び出された両方の行領域から、それぞれ１つの
任意のセル列が選択される。選び出された両方のセル列
に対し Nair-Test が実行される。この第２の部分の個
々のステップは、行領域によるすべての可能な２つの組
み合わせを巡ってしまうまで、別の行領域対を用いて実
行される。
【００１８】この方法の第１の部分における Franklin-
Test により、隣り合うセルの結合に起因して生じるダ
イナミックなパターン依存故障についてテストされる。
この故障は、論理アドレスによるセルの物理的な割り当
てが既知でなくても、Franklin-Test により識別され
る。この方法の第１の部分および第２の部分の Nair-Te
st により、スタティックな故障（短絡）およびライン
間の結合についてテストされる。
Test により、隣り合うセルの結合に起因して生じるダ
イナミックなパターン依存故障についてテストされる。
この故障は、論理アドレスによるセルの物理的な割り当
てが既知でなくても、Franklin-Test により識別され
る。この方法の第１の部分および第２の部分の Nair-Te
st により、スタティックな故障（短絡）およびライン
間の結合についてテストされる。
【００１９】Nair-Test の実行中、割り込みを許可しな
いのが有利である。Nair-Test が排他的に実行されれ
ば、メインメモリアクセスによる副作用を排除すること
ができる。
いのが有利である。Nair-Test が排他的に実行されれ
ば、メインメモリアクセスによる副作用を排除すること
ができる。
【００２０】さらに有利であるのは、メモリ全体におけ
る複数のメモリチップをパラレルなテストにより同時に
検査することである。この目的で、すべてのメモリチッ
プに同じデータが書き込まれ、すべてのメモリチップか
ら同じデータが読み出される。
る複数のメモリチップをパラレルなテストにより同時に
検査することである。この目的で、すべてのメモリチッ
プに同じデータが書き込まれ、すべてのメモリチップか
ら同じデータが読み出される。
【００２１】さらに有利であるのは、ＥＤＣメカニズム
を利用可能なコンピュータシステムにおいて、メモリ故
障が補正されたか否かをＥＤＣコントローラの問い合わ
せにより調べること、および必要に応じて故障のタイプ
を類別することである。故障の再現性という前提条件の
もとで、縮退故障、結合故障およびパターン依存故障を
区別することができる。縮退故障の類別は、セルがそれ
にダイレクトに書き込まれたものとは別の値を有すると
きに発生する。他の２つの故障つまり結合故障とパター
ン依存故障は、請求項１記載の方法に従って検出され
る。
を利用可能なコンピュータシステムにおいて、メモリ故
障が補正されたか否かをＥＤＣコントローラの問い合わ
せにより調べること、および必要に応じて故障のタイプ
を類別することである。故障の再現性という前提条件の
もとで、縮退故障、結合故障およびパターン依存故障を
区別することができる。縮退故障の類別は、セルがそれ
にダイレクトに書き込まれたものとは別の値を有すると
きに発生する。他の２つの故障つまり結合故障とパター
ン依存故障は、請求項１記載の方法に従って検出され
る。
【００２２】従属請求項には本発明による方法の有利な
実施形態が示されている。
実施形態が示されている。
【００２３】次に、実施例に基づき本発明について詳細
に説明する。
に説明する。
【００２４】
【実施例】図１には、メモリチップＳＣの実現可能な物
理的構造が示されている。この場合、セルフィールドＺ
Ｆはマトリクス状に行領域ＺＢと列領域ＳＢに配列され
ている。１つのセル行ＺＺは行領域ＺＢにおける個々の
行により定められ、１つのセル列ＺＳは列領域ＳＢにお
ける個々の列により定められている。また、個々のセル
フィールドＺＦはフィールド幅ＦＢ ｎ とフィールド高
さＦＨ ｍ を有している。さらに、行ラインＺＺＬと列
ラインＳＺＬが設けられている。
理的構造が示されている。この場合、セルフィールドＺ
Ｆはマトリクス状に行領域ＺＢと列領域ＳＢに配列され
ている。１つのセル行ＺＺは行領域ＺＢにおける個々の
行により定められ、１つのセル列ＺＳは列領域ＳＢにお
ける個々の列により定められている。また、個々のセル
フィールドＺＦはフィールド幅ＦＢ ｎ とフィールド高
さＦＨ ｍ を有している。さらに、行ラインＺＺＬと列
ラインＳＺＬが設けられている。
【００２５】図２には、本発明による方法の個々のステ
ップが示されている。有効性の高いメモリテストのため
に重要であるのは、隣り合う各セルの結合に起因して生
じるダイナミックなパターン依存故障（Pattern-sensit
ive fault ）と、各ライン間の結合に起因して生じるス
タティックな故障とを識別することである。リアルタイ
ム条件のもとで動作中に有効性の高いメモリテストを実
施できるようにするために２段階の方法が設けられ、ま
ずはじめにダイナミックなパターン依存故障が調べら
れ、次に１つの行領域における列ラインおよび／または
行ラインにより引き起こされるスタティックな故障が調
べられ、これはすべての行領域に対しインタラクティブ
に実行され、第２のステップにおいて行領域による可能
なすべての２つの組み合わせに関して、自身の行領域に
おける行ラインが他の行ラインに対してテストされる。
次に、図２にも記載されているこの方法について詳しく
説明する。
ップが示されている。有効性の高いメモリテストのため
に重要であるのは、隣り合う各セルの結合に起因して生
じるダイナミックなパターン依存故障（Pattern-sensit
ive fault ）と、各ライン間の結合に起因して生じるス
タティックな故障とを識別することである。リアルタイ
ム条件のもとで動作中に有効性の高いメモリテストを実
施できるようにするために２段階の方法が設けられ、ま
ずはじめにダイナミックなパターン依存故障が調べら
れ、次に１つの行領域における列ラインおよび／または
行ラインにより引き起こされるスタティックな故障が調
べられ、これはすべての行領域に対しインタラクティブ
に実行され、第２のステップにおいて行領域による可能
なすべての２つの組み合わせに関して、自身の行領域に
おける行ラインが他の行ラインに対してテストされる。
次に、図２にも記載されているこの方法について詳しく
説明する。
【００２６】まずはじめに、第１の行領域が選び出され
る（図２のステップ２ａ参照）。この第１の行領域の内
容がアプリケーションプログラムにより占有されている
のであれば、その内容が空いている他の行領域にコピー
しなおされる。これに応じて、アプリケーションプログ
ラムのアドレッシングはその行領域に対して変える必要
がある（ステップ２ｂ）。第１の行領域のすべてのセル
フィールドについてそれぞれ Franklin-Test が実行さ
れる（ステップ２ｃ）。その後、行領域から２つのセル
フィールドが選び出される。隣り合うセルフィールドに
おける１つの任意のセル行がそれぞれ選び出される。そ
して各列ライン間の結合がテストされ、このテストは行
領域における各セルフィールドのすべての可能な２つの
組み合わせに対し Nair-Test を実行することにより行
われ、この場合、選択されたセル行においてそれぞれ N
air-Test を実行すれば十分である（ステップ２ｄ）。
また、各行ライン間の結合がテストされ、このテストは
選択された第１の行領域における１つの任意のセル列に
おいて Nair-Test を実行することにより行われる（ス
テップ２ｅ）。その後、行領域のすべてを巡ってしまう
まで別の行領域が選択され、ステップ２ｂへジャンプす
る（ステップ２ｆ）。上述の方法に従ってすべての行領
域が個々にテストされてしまうと、行領域の１つの対が
選択される（ステップ２ｇ）。アプリケーションプログ
ラムが一方の行領域または両方の行領域のメモリを必要
としている場合には、占有されている各行領域を空いて
いる行領域にコピーしなおし、それに応じてアプリケー
ションプログラムのアドレッシングをコピーしなおされ
た各行領域に対して変更する必要がある（ステップ２
ｈ）。次に、選択された両方の行領域からそれぞれ１つ
の任意のセル列が選び出される。そして、選択された両
方のセル列に対し Nair-Test が実行される（ステップ
２ｉ）。このようにして、各行領域間の行ラインに対し
スタティックな故障と各ライン間の結合に関して故障検
査が実行される。行領域による可能なすべての２つの組
み合わせが選択されてしまうまで、行領域による新しい
可能な２つの組み合わせが選び出され（ステップ２
ｊ）、ステップ２ｈへジャンプする。
る（図２のステップ２ａ参照）。この第１の行領域の内
容がアプリケーションプログラムにより占有されている
のであれば、その内容が空いている他の行領域にコピー
しなおされる。これに応じて、アプリケーションプログ
ラムのアドレッシングはその行領域に対して変える必要
がある（ステップ２ｂ）。第１の行領域のすべてのセル
フィールドについてそれぞれ Franklin-Test が実行さ
れる（ステップ２ｃ）。その後、行領域から２つのセル
フィールドが選び出される。隣り合うセルフィールドに
おける１つの任意のセル行がそれぞれ選び出される。そ
して各列ライン間の結合がテストされ、このテストは行
領域における各セルフィールドのすべての可能な２つの
組み合わせに対し Nair-Test を実行することにより行
われ、この場合、選択されたセル行においてそれぞれ N
air-Test を実行すれば十分である（ステップ２ｄ）。
また、各行ライン間の結合がテストされ、このテストは
選択された第１の行領域における１つの任意のセル列に
おいて Nair-Test を実行することにより行われる（ス
テップ２ｅ）。その後、行領域のすべてを巡ってしまう
まで別の行領域が選択され、ステップ２ｂへジャンプす
る（ステップ２ｆ）。上述の方法に従ってすべての行領
域が個々にテストされてしまうと、行領域の１つの対が
選択される（ステップ２ｇ）。アプリケーションプログ
ラムが一方の行領域または両方の行領域のメモリを必要
としている場合には、占有されている各行領域を空いて
いる行領域にコピーしなおし、それに応じてアプリケー
ションプログラムのアドレッシングをコピーしなおされ
た各行領域に対して変更する必要がある（ステップ２
ｈ）。次に、選択された両方の行領域からそれぞれ１つ
の任意のセル列が選び出される。そして、選択された両
方のセル列に対し Nair-Test が実行される（ステップ
２ｉ）。このようにして、各行領域間の行ラインに対し
スタティックな故障と各ライン間の結合に関して故障検
査が実行される。行領域による可能なすべての２つの組
み合わせが選択されてしまうまで、行領域による新しい
可能な２つの組み合わせが選び出され（ステップ２
ｊ）、ステップ２ｈへジャンプする。
【００２７】Franklin-Test は Nair-Test よりも複雑
なものであり、そのために高度なコンポーネントの集積
である場合に重要なパターン依存故障がいっそう良好に
検出される。Franklin-Test は Nair-Test の論理的な
拡張である。それというのもこれにより任意の３重の故
障が見つけ出され、他方、Nair-Test によれば関与する
すべてのメモリセルが分離しているような３重の故障だ
けが検出されるからである。本発明の方法によればメモ
リテストはコンピュータの動作中、リアルタイム条件の
もとで実行しようというものであるので、複雑な Frank
lin-Test は個々のセルフィールドに対してのみ適用さ
れる。そこにおいてダイナミックなパターン依存故障が
検出される。スタティックな故障（短絡）と各ライン間
の結合は、本発明の方法においては Nair-Test により
識別される。Franklin-Test がかなり複雑であることに
基づく所要時間を是認できるならば、スタティックな故
障を検出するために Franklin-Test を使用することも
できる。
なものであり、そのために高度なコンポーネントの集積
である場合に重要なパターン依存故障がいっそう良好に
検出される。Franklin-Test は Nair-Test の論理的な
拡張である。それというのもこれにより任意の３重の故
障が見つけ出され、他方、Nair-Test によれば関与する
すべてのメモリセルが分離しているような３重の故障だ
けが検出されるからである。本発明の方法によればメモ
リテストはコンピュータの動作中、リアルタイム条件の
もとで実行しようというものであるので、複雑な Frank
lin-Test は個々のセルフィールドに対してのみ適用さ
れる。そこにおいてダイナミックなパターン依存故障が
検出される。スタティックな故障（短絡）と各ライン間
の結合は、本発明の方法においては Nair-Test により
識別される。Franklin-Test がかなり複雑であることに
基づく所要時間を是認できるならば、スタティックな故
障を検出するために Franklin-Test を使用することも
できる。
【００２８】本出願においては以下の刊行物を引用し
た： [1] DIN V VDE 0801/A1: 1994-10. Grundsaetze fuer R
echner in Systemen mitSicherheitsaufgaben. [2] R.Nair, S.M.Thatte, J.A.Abraham, Efficient Alo
grithms for Testing Semiconductor Random-Access Me
mories. IEEE Trans. on Comp. C-27,6 (1978) 572-57
6. [3] M.Franklin, K.K.Saluja, Hypergraph Coloring an
d Reconfigured RAM Testing. IEEE Trans. on Comp. 4
3,6 (1994) 725-736.M.Franklin, K.K.Saluja, An Algo
rithm to Test Reconfigured RAMs. 7th Intl. Conf.on
VLSI Design, Calcutta, India, 5-8 Jan.1994, Comp.
Soc.Press (1994) 359-364. [4] D. Rhein, H. Freitag: Mikroelektronische Speic
her, Springer-Verlag Wien, New York 1992. [5] Duetsche Patentschrift 40 11 987 C2
た： [1] DIN V VDE 0801/A1: 1994-10. Grundsaetze fuer R
echner in Systemen mitSicherheitsaufgaben. [2] R.Nair, S.M.Thatte, J.A.Abraham, Efficient Alo
grithms for Testing Semiconductor Random-Access Me
mories. IEEE Trans. on Comp. C-27,6 (1978) 572-57
6. [3] M.Franklin, K.K.Saluja, Hypergraph Coloring an
d Reconfigured RAM Testing. IEEE Trans. on Comp. 4
3,6 (1994) 725-736.M.Franklin, K.K.Saluja, An Algo
rithm to Test Reconfigured RAMs. 7th Intl. Conf.on
VLSI Design, Calcutta, India, 5-8 Jan.1994, Comp.
Soc.Press (1994) 359-364. [4] D. Rhein, H. Freitag: Mikroelektronische Speic
her, Springer-Verlag Wien, New York 1992. [5] Duetsche Patentschrift 40 11 987 C2
【図１】メモリチップの物理的な構造を示す図である。
【図２】個々のステップを示すフローチャートである。
ＳＣ メモリチップ ＺＦ セルフィールド ＺＺ セル行 ＺＢ 行領域 ＦＨ フィールド高さ ＺＳ セル列 ＦＢ フィールド幅 ＳＢ 列領域 ＺＺＬ 行ライン ＳＺＬ 列ライン
Claims (4)
- 【請求項１】 メモリチップ（ＳＣ）がマトリックス状
に行領域（ＺＢ）と列領域（ＳＢ）とに分割されてお
り、これらの領域はそれぞれ少なくとも１つのセルフィ
ールド（ＺＦ）を有しており、１つのセル行（ＺＺ）に
より行領域における個々の行が定められ、１つのセル列
（ＺＳ）により列領域（ＳＢ）における個々の列が定め
られている、 リアルタイム条件を遵守しながらコンピュータの動作
中、複数のセルフィールド（ＺＦ）に分割されたメモリ
チップをテストする方法において、 ａ）第１の行領域（ＺＢ）を選び出すステップと、 ｂ）該第１の行領域の内容がアプリケーションプログラ
ムにより占有されているならば、その内容を他の空いて
いる第２の行領域へコピーし、それに応じて該第２の行
領域に対しアプリケーションプログラムのアドレッシン
グを変更するステップと、 ｃ）前記第１の行領域（ＺＢ）におけるすべてのセルフ
ィールド（ＺＦ）に対しそれぞれ Franklintest を実行
するステップと、 ｄ）前記行領域（ＺＢ）から２つのセルフィールドを選
び出すステップと、 ｅ）選び出された両方のセルフィールドにおける１つの
任意のセル行（ＺＺ）に対し Nair-Test を実行するス
テップと、 ｆ）セルフィールドによるすべての可能な２つの組み合
わせを巡ってしまうまで、ステップｄ）からステップ
ｅ）を繰り返すステップと、 ｇ）選び出された前記第１の行領域に制限して、Nair-T
est を１つの任意のセル列（ＺＳ）に対して実行するス
テップと、 ｈ）メモリチップ（ＳＣ）のすべての行領域に対しステ
ップｂ）からｇ）を実行するステップと、 ｉ）１対の行領域を選び出すステップと、 ｊ）該１対の行領域のうちの一方または両方の行領域が
アプリケーションプログラムにより占有されているなら
ば、その一方の行領域またはそれら両方の行領域の内容
を１つまたは２つの空いている行領域へコピーしなお
し、それに応じてコピーしなおされた各行領域に対しア
プリケーションプログラムのアドレッシングを変更する
ステップと、 ｋ）選び出された行領域からそれぞれ１つの任意のセル
列を選択するステップと、 ｌ）選び出された両方のセル列に対し Nair-Test を実
行するステップと、 ｍ）行領域によるすべての可能な２つの組み合わせを巡
ってしまうまで、ステップｊ）からステップｌ）を行領
域の他の対を用いて実行するステップ、とを有すること
を特徴とする、メモリチップをテストする方法。 - 【請求項２】 Nair-Test の実行中は割り込みを許可し
ない、請求項１記載の方法。 - 【請求項３】 すべてのメモリチップへ同じデータを書
き込み、すべてのメモリチップから同じデータを読み出
すことにより、メモリ全体における複数のメモリチップ
をパラレルなテストによって同時に検査する、請求項１
または２記載の方法。 - 【請求項４】 ＥＤＣメカニズムを利用可能なコンピュ
ータシステムにおける故障を類別するため請求項１，２
または３記載の方法を使用する方法において、 ＥＤＣコントローラの問い合わせにより故障の発生をマ
ークして該故障を類別し、故障再現性の前提条件のもと
で、セルがダイレクトにそこに書き込まれたものとは異
なる値を有するときは縮退故障、 請求項１のステップｅ）〜ｇ）ないしステップｌ）〜
ｍ）により故障が検出されたときには結合故障、 請求項１のステップｃ）により故障が検出されたときに
はパターン依存故障として区別することを特徴とする方
法。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19647159.1 | 1996-11-14 | ||
| DE19647159A DE19647159A1 (de) | 1996-11-14 | 1996-11-14 | Verfahren zum Testen eines in Zellenfelder unterteilten Speicherchips im laufenden Betrieb eines Rechners unter Einhaltung von Echtzeitbedingungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154105A true JPH10154105A (ja) | 1998-06-09 |
| JP3181869B2 JP3181869B2 (ja) | 2001-07-03 |
Family
ID=7811715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31307897A Expired - Fee Related JP3181869B2 (ja) | 1996-11-14 | 1997-11-14 | メモリチップをテストする方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5937367A (ja) |
| EP (1) | EP0843317B1 (ja) |
| JP (1) | JP3181869B2 (ja) |
| KR (1) | KR100435092B1 (ja) |
| CN (1) | CN1078719C (ja) |
| DE (2) | DE19647159A1 (ja) |
| TW (1) | TW466500B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9009549B2 (en) | 2011-02-18 | 2015-04-14 | Mitsubishi Electric Corporation | Memory diagnostic apparatus and memory diagnostic method and program |
| US10438679B2 (en) | 2015-03-10 | 2019-10-08 | Mitsubishi Electric Corporation | Memory diagnosis apparatus and memory diagnosis program |
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| JP3578638B2 (ja) * | 1998-08-25 | 2004-10-20 | 株式会社日立ユニシアオートモティブ | マイコン用メモリの診断装置 |
| US6434503B1 (en) | 1999-12-30 | 2002-08-13 | Infineon Technologies Richmond, Lp | Automated creation of specific test programs from complex test programs |
| US6963813B1 (en) | 2000-09-13 | 2005-11-08 | Dieter Rathei | Method and apparatus for fast automated failure classification for semiconductor wafers |
| CN100419668C (zh) * | 2003-05-23 | 2008-09-17 | 日本电信电话株式会社 | 并行处理设备和并行处理方法 |
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| CN100372315C (zh) * | 2005-02-06 | 2008-02-27 | 华为技术有限公司 | 耦合故障通道的定位方法和多通道设备的检测方法 |
| CN100337213C (zh) * | 2005-07-28 | 2007-09-12 | 深圳兆日技术有限公司 | 一种安全芯片在dos下的功能检测实现方法 |
| DE102008010233A1 (de) * | 2008-02-21 | 2009-08-27 | Robert Bosch Gmbh | Anordnung zur Überprüfung eines Programmspeichers einer Recheneinheit |
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| DE3530257A1 (de) * | 1985-08-23 | 1987-03-05 | Siemens Ag | Verfahren zur pruefung eines schreib-lese-speichers waehrend seines betriebs |
| DE3817857A1 (de) * | 1988-05-26 | 1988-12-29 | Cordell Steve | Verfahren zur selbstpruefung eines random access memory (ram) einer schaltung |
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1996
- 1996-11-14 DE DE19647159A patent/DE19647159A1/de not_active Withdrawn
-
1997
- 1997-09-09 EP EP97115648A patent/EP0843317B1/de not_active Expired - Lifetime
- 1997-09-09 DE DE59709613T patent/DE59709613D1/de not_active Expired - Fee Related
- 1997-10-08 TW TW086114735A patent/TW466500B/zh not_active IP Right Cessation
- 1997-11-04 US US08/963,590 patent/US5937367A/en not_active Expired - Lifetime
- 1997-11-14 JP JP31307897A patent/JP3181869B2/ja not_active Expired - Fee Related
- 1997-11-14 CN CN97122491A patent/CN1078719C/zh not_active Expired - Fee Related
- 1997-11-14 KR KR1019970059914A patent/KR100435092B1/ko not_active IP Right Cessation
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| EP0843317A2 (de) | 1998-05-20 |
| CN1191346A (zh) | 1998-08-26 |
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| US5937367A (en) | 1999-08-10 |
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