JPH10144893A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】大規模回路を搭載し同時動作させた場合でも動
作ノイズによる誤動作を抑圧した高集積度のゲートアレ
イ型の半導体集積回路装置を提供する。 【解決手段】トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の各
々が、各々のドレイン及びソースを並列接続しゲート幅
を２分割した１／２Ｗｐ，１／２Ｗｎの分割トランジス
タＰ１Ａ，Ｐ１Ｂ、Ｐ２Ａ，Ｐ２Ｂ、Ｎ１Ａ，Ｎ１Ｂ、
Ｎ２Ａ，Ｎ２Ｂから成る。トランジスタＰ１Ａ，Ｐ１Ｂ
及びＰ２Ａ，Ｐ２Ｂのゲート間をそれぞれ接続する抵抗
ＲＰ１，ＲＰ２、トランジスタＮ１Ａ，Ｎ１Ｂ及びＮ２
Ａ，Ｎ２Ｂのゲート間をそれぞれ接続する抵抗ＲＮ１，
ＲＮ２を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にＣＭＯＳ型の基本セルから成る高集積度の
ゲートアレイ型の半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、この種のゲートアレイ方式の半導
体集積回路装置は、コンピュータ支援設計・製造（ＣＡ
Ｄ，ＣＡＭ）技術の適用により、短納期かつ低コストで
設計及び製造できるので、パソコン、通信機器、家電製
品等に用いられる多品種少量生産の半導体集積回路装置
として広く使用されるようになってきている。

【０００３】また、製造プロセスの微細化・高集積度化
が進み、特にゲート長が０．５μｍ（０．５μｍルー
ル）以下のゲートアレイ型半導体集積回路装置では、搭
載回路規模が５００Ｋゲートを超え、動作周波数も１５
０ＭＨｚ以上となってきている。これらの大規模回路は
高速動作のために、ＰＬＬやクロック・ツリー・シンセ
シスの技術を用いて数十ピコ秒の精度で同期動作をする
回路構成となっている。そのため、回路規模の拡大・高
速化によって、同時動作するトランジスタ数が増大し、
その結果生じるノイズによって回路が誤動作してしまう
という問題が生じている。

【０００４】一般的なこの種の従来の第１の半導体集積
回路装置の半導体チップ上の内部領域内に並べて形成さ
れた複数のＣＭＯＳ型の基本セルの１つをレイアウト平
面図で示す図４（Ａ）を参照すると、この従来の第１の
半導体集積回路装置のＣＭＯＳ型基本セルは、Ｐ型拡散
領域（Ｐ型領域）１と、Ｎ型拡散領域（Ｎ型領域）２と
を含み、Ｐ型領域１に形成されそれぞれ同一のゲート幅
Ｗｐとゲート長Ｗｌが２個のＰチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２と、同様にＮ型領域２に形成されチャ
ネル幅Ｗｎとチャネル長が同一の２個のＮチャネル型Ｍ
ＯＳトランジスタＮ１，Ｎ２とにより構成されている。

【０００５】Ｐ型領域１内にＰチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２のソ−ス／ドレイン（トランジスタ）
領域を含み、Ｎ型領域２内にＮチャネル型ＭＯＳトラン
ジスタＮ１，Ｎ２のトランジスタ領域を含む。

【０００６】Ｐ，Ｎ各チャネル型ＭＯＳトランジスタＰ
１，Ｎ１の組及びＰ２，Ｎ２の組はそれぞれポリシリコ
ンで形成した共通のゲ−ト電極（ポリシリゲート）ＧＣ
１，ＧＣ２を有して構成される。

【０００７】また、このレイアウト平面図には、設計支
援用に基本セルの各部の位置座標である配線格子（×
印）を指示する横方向の格子Ｋ１〜Ｋ１２と縦方向の格
子ＫＡ〜ＫＣを示す。公知のようにこの種の半導体集積
回路装置では、全ての配線をこれらの格子に沿って配設
する。

【０００８】この基本セルの回路構成を回路図で示す図
４（Ｂ）を参照すると、トランジスタＰ１，Ｐ２はソー
ス同志が共通接続されこの共通接続点にソース端子ＳＰ
が接続され、各々のドレインがそれぞれ端子ＤＰ１，Ｄ
Ｐ２に接続される。トランジスタＮ１，Ｎ２はソース同
志が共通接続され、この共通接続点にソース端子ＳＮが
接続され、各々のドレインがそれぞれ端子ＤＮ１，ＤＮ
２に接続される。トランジスタＰ１，Ｎ１の各々のゲー
ト端子同志及びトランジスタＰ２，Ｎ２の各々のゲート
端子同志はそれぞれ共通接続されそれぞれゲート電極Ｇ
Ｃ１，ＧＣ２上のゲート端子Ｇ１，Ｇ２に接続される。

【０００９】この基本セルを縦横に敷詰めることによ
り、ゲートアレイ型の半導体集積回路装置の下地を構成
する。

【００１０】次に、図４の基本セルで構成したインバー
タ回路のレイアウト図とその回路構成及び等価回路をそ
れぞれ示す図５（Ａ），（Ｂ），（Ｃ）を参照すると、
この図では説明の便宜上トランジスタＰ１，Ｎ１のみか
ら成る１つのインバータ回路Ｉ１の構成を示す。この回
路は電源ＶＤＤ及び接地ＧＮＤ用のアルミニュームの配
線Ｗ１，Ｗ３の各々を格子ＫＢ−Ｋ３（ＫＢとＫ３の交
点の×を示す）及び格子ＫＢ−Ｋ１０の各々に配設され
それぞれ電極ＳＰ，ＳＮに対応するコンタクトＣ１，Ｃ
２に接続し、出力用の配線Ｗ３を格子ＫＡ−Ｋ５，ＫＡ
−Ｋ８の各々に配設されそれぞれ電極ＤＰ１，ＤＮ１に
対応するコンタクトＣ３，Ｃ４に接続してこのコンタク
トＣ３を出力端子ＴＯとし、入力用の配線Ｗ４により格
子ＫＡ−Ｋ６に配設した入力端子ＴＩに対応するコンタ
クトＣ５と格子ＫＡ−Ｋ７で電極Ｇ１対応のゲート電極
ＧＣ１とを接続する。

【００１１】次に、図５を参照して、従来の半導体集積
回路装置の動作について説明すると、まず、入力端子Ｔ
ＩのレベルがＬレベルからＨレベルに変化した場合は、
トランジスタＰ１が遮断状態にトランジスタＮ１が導通
状態にそれぞれ変化し、出力端子ＴＯのレベルは、Ｈレ
ベルからＬレベルに変化する。逆に、入力端子ＴＩのレ
ベルがＨレベルからＬレベルに変化した場合は、トラン
ジスタＰ１が遮断状態から導通状態にトランジスタＮ１
が導通状態から遮断状態にそれぞれ変化し、出力端子Ｔ
Ｏのレベルは、ＬレベルからＨレベルに変化する。

【００１２】これらの動作の瞬間にはインバータ回路Ｉ
１の入力端子ＴＩはＨ，Ｌのいずれのレベルでもない中
間レベルになるため、電源ＶＤＤから接地ＧＮＤにわず
かな瞬間電流が流れ、ノイズ発生要因となる。これはイ
ンバータ回路に限らず、この基本セルで構成するＮＡＮ
Ｄ回路やＮＯＲ回路等の全ての論理回路において同様で
ある。

【００１３】上述したように、ゲートアレイ型の半導体
集積回路装置は、これらインバータ回路やＮＡＮＤ回路
やＯＲ回路等の基本回路を敷き詰めたの下地回路上に構
成し、これらを組合わせることで一つのＬＳＩを構成す
る。したがって、上述した０．５μｍルール以下で搭載
回路規模が５００Ｋゲートを超え動作周波数も１５０Ｍ
Ｈｚ以上の大規模回路は、高集積度化・高速化によっ
て、同時動作するトランジスタ数が増大し、その結果生
じる上記ノイズによって回路が誤動作してしまうという
問題が生じている。

【００１４】一方、従来の０．８μｍルール以上で中集
積度の一般的なゲートアレイ型半導体集積回路装置にお
いても、ＬＳＩ外部への信号を出力するサイズの大きい
外部出力バッファの同時動作によるノイズ発生の問題が
ある。その対策として特開平３−２９０７２１号公報
（文献１）及び特開平４−２４９４２１号公報（文献
２）記載の従来の第２の半導体集積回路装置は、遅延回
路等を用いて複数の外部出力バッファの動作タイミング
をずらし、同時動作を回避するものである。

【００１５】また、特開平平１−１１９０５１号公報
（文献３）記載の従来の第３の半導体集積回路装置は、
同時動作するトランジスタの回路定数を変化させて動作
のタイミングをずらすことにより同時動作を回避するも
ので、下地が固定されるゲートアレイ型半導体集積回路
装置では、トランジスタのソース・ドレインのコンタク
トの配置及び数を変化させることで実現している。

【００１６】

【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路装置は、大規模回路が同時動作すること
により、多数のトランジスタが同時動作する瞬間に流れ
る大電流に起因するノイズが発生し、回路が誤動作して
しまうという欠点があった。

【００１７】遅延回路の追加により出力バッファの動作
タイミングをずらすことにより、上記欠点の緩和を図っ
た従来の第２の半導体集積回路装置は、原回路の規模が
大きくそれにさらに上記付加回路を追加することは回路
規模をさらに増大させ非現実的であるので、適用困難で
あるという欠点があった。

【００１８】また、トランジスタのソース・ドレインの
コンタクトの配置及び数を変化させることにより動作タ
イミングをずらして上記欠点の緩和を図った従来の第３
の半導体集積回路装置は、本発明対象である０．５μｍ
（以下）ルールの大規模ゲートアレイのプロセスでは、
高速化のためトランジスタのソース・ドレインをシリサ
イド化しており、コンタクトの数・配置でのトランジス
タ定数の変化はほとんどないため適用が不可能であると
いう欠点があった。

【００１９】本発明の目的は、大規模回路を搭載し同時
動作させた場合でも動作ノイズによる誤動作を抑圧した
高集積度のゲートアレイ型の半導体集積回路装置を提供
することにある。

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
装置は、第１の導電型の拡散領域に形成された第１のト
ランジスタ領域を共有し第１のゲート幅の第１の導電型
の第１，第２のトランジスタと、前記第１のトランジス
タ領域に隣接して配置し第２の導電型の拡散領域に形成
された第２のトランジスタ領域を共有し前記第１のゲー
ト幅の第２の導電型の第３，第４のトランジスタと、ポ
リシリコンで形成され前記第１のトランジスタと前記第
３のトランジスタとの共通の第１のゲート電極と、前記
第２のトランジスタと前記第４のトランジスタとの共通
の第２のゲート電極とを有するＣＭＯＳ型基本セルを複
数個配列して構成したゲートアレイ方式の半導体集積回
路装置において、前記第１，第２，第３及び第４のトラ
ンジスタの各々が、各々のドレイン及びソースを並列接
続し前記第１のゲート幅をＮ分割した第２のゲート幅の
第１〜第Ｎの分割トランジスタから成り、前記第１〜第
Ｎの分割トランジスタの各々のゲート間を順次接続する
第１〜第Ｎ−１の抵抗素子を備えて構成されている。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態をの半
導体集積回路装置の基本セルの１つをレイアウト平面図
で示す図１（Ａ）を参照すると、この図に示す本実施の
形態の半導体集積回路装置の基本セルは、Ｐ型拡散領域
（Ｐ型領域）１と、Ｎ型拡散領域（Ｎ型領域）２とを含
み、Ｐ型領域１に形成され従来と同一のゲート長Ｗｌで
従来の１／２のゲート幅Ｗｐ／２の４個のＰチャネル型
ＭＯＳトランジスタＰ１Ａ，Ｐ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ
と、同様にＮ型領域２に形成されゲート幅Ｗｎ／４の４
個のＮチャネル型ＭＯＳトランジスタＮ１Ａ，Ｎ１Ｂ，
Ｎ２Ａ，Ｎ２Ｂとにより構成されている。

【００２２】Ｐ型領域１内にＰチャネル型ＭＯＳトラン
ジスタＰ１Ａ，Ｐ１Ｂ，Ｐ２Ａ，Ｐ２Ｂのソ−ス／ドレ
イン（トランジスタ）領域を含み、Ｎ型領域２内にＮチ
ャネル型ＭＯＳトランジスタＮ１Ａ，Ｎ１Ｂ，Ｎ２Ａ，
Ｎ２Ｂのトランジスタ領域を含む。

【００２３】Ｐ，Ｎ各チャネル型ＭＯＳトランジスタＰ
１Ａ，Ｐ１Ｂ，Ｎ１Ａ，Ｎ１Ｂの組及びＰ２Ａ，Ｐ２
Ｂ，Ｎ２Ａ，Ｎ２Ｂの組はそれぞれポリシリコンで形成
した共通のゲ−ト電極（ポリシリゲート）ＧＣ１Ａ，Ｇ
Ｃ２Ａを有して構成される。上述のように、ゲート幅を
２分割する、すなわちトランジスタを折り返すレイアウ
トとし、その折り返し部分で生じるゲート電極ＧＣ１
Ａ，ＧＣ２Ａの各々の冗長部分を抵抗ＲＰ１，ＲＰ２，
ＲＮ１，ＲＮ２としている。

【００２４】また、このレイアウト平面図には、従来と
同様に、設計支援用に基本セルの各部の位置座標である
配線格子（×印）を指示する横方向の格子Ｋ１〜Ｋ６と
縦方向の格子ＫＡ〜ＫＥを示す。

【００２５】この基本セルの回路構成を回路図で示す図
１（Ｂ）を参照すると、トランジスタＰ１Ａ，Ｐ１Ｂは
ドレイン同志が共通接続されこの共通接続点にドレイン
端子ＤＰ１が接続され、トランジスタＰ１Ａのソースが
ソース端子ＳＰ１に接続される。トランジスタＰ２Ａ，
Ｐ２Ｂはドレイン同志が共通接続されこの共通接続点に
ドレイン端子ＤＰ２が接続され、トランジスタＰ２Ａの
ソースがソース端子ＳＰ２に接続される。トランジスタ
Ｐ１Ｂ，Ｐ２Ｂはソース同志が共通接続されこの共通接
続点にソース端子ＳＰが接続される。トランジスタＮ１
Ａ，Ｎ１Ｂはドレイン同志が共通接続されこの共通接続
点にドレイン端子ＤＮ１が接続され、トランジスタＮ１
Ａのソースがソース端子ＳＮ１に接続される。トランジ
スタＮ２Ａ，Ｎ２Ｂはドレイン同志が共通接続されこの
共通接続点にドレイン端子ＤＮ２が接続され、トランジ
スタＮ２Ａのソースがソース端子ＳＮ２に接続される。
トランジスタＮ１Ｂ，Ｎ２Ｂはソース同志が共通接続さ
れこの共通接続点にソース端子ＳＮが接続される。

【００２６】トランジスタＰ１Ａ，Ｎ１Ａの各々のゲー
ト端子同志及びトランジスタＰ２Ａ，Ｎ２Ａの各々のゲ
ート端子同志はそれぞれ共通接続されそれぞれゲート電
極ＧＣ１Ａ，ＧＣ２Ａ上のゲート端子Ｇ１，Ｇ２に接続
される。

【００２７】次に、図１の基本セルで構成したインバー
タ回路のレイアウト図とその回路構成及び等価回路をそ
れぞれ示す図２（Ａ），（Ｂ），（Ｃ）を参照すると、
この図では説明の便宜上トランジスタＰ１Ａ，Ｐ１Ｂ，
Ｎ１Ａ，Ｎ１Ｂのみから成る１つのインバータ回路Ｉ２
の構成を示す。この回路は電源ＶＤＤのアルミニューム
の配線Ｗ１を格子ＫＡ−Ｋ１及び格子ＫＣ−Ｋ１の各々
に配設されそれぞれ電極ＳＰ１，ＳＰに対応するコンタ
クトＣ１Ａ，Ｃ１Ｂに接続し、接地ＧＮＤ用の配線Ｗ３
を格子ＫＡ−Ｋ６及び格子ＫＣ−Ｋ６の各々に配設され
電極ＳＮ１，ＳＮに対応するコンタクトＣ２Ａ，Ｃ２Ｂ
に接続し、出力用の配線Ｗ３を格子ＫＢ−Ｋ２，ＫＢ−
Ｋ５の各々に配設されそれぞれ電極ＤＰ１，ＤＮ１に対
応するコンタクトＣ３，Ｃ４に接続してこのコンタクト
Ｃ３を出力端子ＴＯとし、入力用の配線Ｗ４により格子
ＫＡ−Ｋ３に配設した入力端子ＴＩに対応するコンタク
トＣ５と格子ＫＡ−Ｋ４で電極Ｇ１対応のゲート電極Ｇ
Ｃ１Ａとを接続する。

【００２８】すなわち、トランジスタＰ１Ａ，Ｐ１Ｂ及
びトランジスタＮ１Ａ，Ｎ１Ｂの各々の組はそれぞれド
レイン，ソース同志が並列接続し、ゲート同志が抵抗Ｒ
Ｐ１及びＲＮ１をそれぞれ介して並列接続している。し
たがって、静的状態の等価のトランジスタ能力はゲート
幅がＷｐ／２と１／２であるのにも拘らず従来のトラン
ジスタＰ１，Ｎ１と同一となる。

【００２９】次に、図２を参照して本実施の形態の動作
について説明すると、入力端子ＴＩのレベルがＬレベル
からＨレベルに変化した場合は、まず、トランジスタＰ
１Ａが遮断状態にトランジスタＮ１Ａが導通状態にそれ
ぞれ変化し、同時に端子ＴＩのレベル変化が抵抗ＲＰ
１，ＲＮ１を経由してトランジスタＰ１Ｂ，Ｎ１Ｂに伝
達しこれら抵抗とトランジスタの入力容量を含む寄生容
量によりわずかに遅れてこれらトランジスタＰ１Ｂが遮
断状態にトランジスタＮ１Ｂが導通状態にそれぞれ変化
することにより出力端子ＴＯのレベルは、Ｈレベルから
Ｌレベルに変化する。逆に、入力端子ＴＩのレベルがＨ
レベルからＬレベルに変化した場合は、トランジスタＰ
１Ａが遮断状態から導通状態にトランジスタＮ１Ａが導
通状態から遮断状態にそれぞれ変化するとともに抵抗Ｒ
Ｐ１，ＲＮ１によりわずかに遅れてトランジスタＰ１Ｂ
が導通状態にトランジスタＮ１Ｂが遮断状態にそれぞれ
変化し、出力端子ＴＯのレベルは、ＬレベルからＨレベ
ルに変化する。

【００３０】このように、個々のトランジスタのゲート
幅は従来の基本セルのトランジスタのゲート幅の１／２
となっていれため、各トランジスタの動作時の状態遷移
により流れる瞬間電流は小さくなる。すなわち、従来の
１個分のトランジスタが２分割されてその各々が時間的
なずれをもって動作することにより瞬間電流が流れるタ
イミングが分散されるため、時間的な電流ピークが小さ
くなり、これにより生じるノイズも低減する。一方、静
的な電流能力は従来と同等であるので、回路の駆動能力
は同等の水準を保持でき、したがって、従来の回路にそ
のまま置換することが可能である。

【００３１】また、上述のように、この基本セルのレイ
アウトでは、トランジスタを折り返すレイアウトとし、
その折り返し部分で生じるゲート電極の冗長部分を折り
返したトランジスタのゲート入力遅延用の抵抗としてい
るため、面積的に従来の基本セルに比べても大きくなら
ず、高集積の阻害要因にはならない。

【００３２】次に、本発明の第２の実施の形態の基本セ
ルを平面図で示す図３を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、ゲート幅を１／
４Ｗｐ，１／４Ｗｎとし、基本セルの分割数を増やし４
分割とし、従来のトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２
の各々に対応するトランジスタＰ１Ａ，Ｐ１Ｂ，Ｐ１
Ｃ，Ｐ１Ｄ，Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃ，Ｐ２Ｄ及びトラ
ンジスタＮ１Ａ，Ｎ１Ｂ，Ｎ１Ｃ，Ｎ１Ｄ，Ｎ２Ａ，Ｎ
２Ｂ，Ｎ２Ｃ，Ｎ２Ｄを備えることである。

【００３３】これに対応してトランジスタＰ１Ａ，Ｐ１
Ｂの各々のゲート間，Ｐ１Ｂ，Ｐ１Ｃの各々のゲート間
及びトランジスタＰ１Ｃ，Ｐ１Ｄの各々のゲート間にそ
れぞれ抵抗ＲＰ１Ａ，ＲＰ１Ｂ，ＲＰ１Ｃを、トランジ
スタＰ２Ａ，Ｐ２Ｂの各々のゲート間，トランジスタＰ
２Ｂ，Ｐ２Ｃの各々のゲート間及びトランジスタＰ２
Ｃ，Ｐ２Ｄの各々のゲート間にそれぞれ抵抗ＲＰ２Ａ，
ＲＰ２Ｂ，ＲＰ２Ｃを備える。同様に、トランジスタＮ
１Ａ，Ｎ１Ｂの各々のゲート間，トランジスタＮ１Ｂ，
Ｎ１Ｃの各々のゲート間及びトランジスタＮ１Ｃ，Ｎ１
Ｄの各々のゲート間にそれぞれ抵抗ＲＮ１Ａ，ＲＮ１
Ｂ，ＲＮ１Ｃを、トランジスタＮ２Ａ，Ｎ２Ｂの各々の
ゲート間，トランジスタＮ２Ｂ，Ｎ２Ｃの各々のゲート
間及びトランジスタＮ２Ｃ，Ｎ２Ｄの各々のゲート間に
それぞれ抵抗ＲＮ２Ａ，ＲＮ２Ｂ，ＲＮ２Ｃを備える。

【００３４】本実施の形態は第１の実施の形態に比較し
て同一能力の回路の場合は面積的にはやや大きくなる
が、瞬間電流がさらに分散されるため、今後一層増加す
る傾向にある同時動作によるこの種のノイズ低減には一
層優れている。

【００３５】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、基本セル内の各トランジスタのゲート幅
をＮ分割し、一方のゲートに遅延回路として動作する抵
抗を付加して各回路の１個分のトランジスタの各々に対
応する１／ＮサイズのトランジスタＮ個が相互に時間ず
れを有して動作することにより、レベル遷移動作時の瞬
間電流値が低減され、大規模回路の同時動作による誤動
作要因を抑圧できるという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施の形
態を示す平面図及び回路図である。

【図２】本実施の形態の半導体集積回路装置で構成した
インバータ回路の一例を示す平面図とその回路図及び等
価回路を示す回路図である。

【図３】本発明の半導体集積回路装置の第２の実施の形
態を示す平面図である。

【図４】従来の半導体集積回路装置の一例を示す平面図
及び回路図である。

【図５】従来の半導体集積回路装置で構成したインバー
タ回路の一例を示す平面図とその回路図及び等価回路を
示す回路図である。

【符号の説明】

１ Ｐ型領域 ２ Ｎ型領域 Ｎ１，Ｎ２，Ｎ１Ａ，Ｎ１Ｂ，Ｎ１Ｃ，Ｎ１Ｄ，Ｎ２
Ａ，Ｎ２Ｂ，Ｎ２Ｃ，Ｎ２Ｄ，Ｐ１，Ｐ２，Ｐ１Ａ，Ｐ
１Ｂ，Ｐ１Ｃ，Ｐ１Ｄ，Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃ，Ｐ２
Ｄ トランジスタ Ｃ１〜Ｃ５ コンタクト ＧＣ１，ＧＣ２，ＧＣ１Ａ，ＧＣ２Ａ，ＧＣ１Ｂ，ＧＣ
２Ｂ ゲート電極 ＲＮ１，ＲＮ２，ＲＰ１，ＲＰ２，ＲＮ１Ａ，ＲＮ１
Ｂ，ＲＮ２Ａ，ＲＮ２Ｂ，ＲＰ１Ａ，ＲＰ１Ｂ，ＲＰ２
Ａ，ＲＰ２Ｂ 抵抗 Ｗ１〜Ｗ４ 配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の導電型の拡散領域に形成された第
   １のトランジスタ領域を共有し第１のゲート幅の第１の
   導電型の第１，第２のトランジスタと、前記第１のトラ
   ンジスタ領域に隣接して配置し第２の導電型の拡散領域
   に形成された第２のトランジスタ領域を共有し前記第１
   のゲート幅の第２の導電型の第３，第４のトランジスタ
   と、ポリシリコンで形成され前記第１のトランジスタと
   前記第３のトランジスタとの共通の第１のゲート電極
   と、前記第２のトランジスタと前記第４のトランジスタ
   との共通の第２のゲート電極とを有するＣＭＯＳ型基本
   セルを複数個配列して構成したゲートアレイ方式の半導
   体集積回路装置において、 前記第１，第２，第３及び第４のトランジスタの各々
   が、各々のドレイン及びソースを並列接続し前記第１の
   ゲート幅をＮ分割した第２のゲート幅の第１〜第Ｎの分
   割トランジスタから成り、 前記第１〜第Ｎの分割トランジスタの各々のゲート間を
   順次接続する第１〜第Ｎ−１の抵抗素子を備えることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１〜第Ｎ−１の抵抗素子が、前記
   第１，第２のゲート電極の前記Ｎ分割後の前記拡散領域
   範囲外の領域に形成することを特徴とする請求項１記載
   の半導体集積回路装置。
3. 【請求項３】 前記Ｎが２であり、前記第１，第２，第
   ３及び第４のトランジスタの各々が、各々のドレイン及
   びソースを並列接続し前記第１のゲート幅を２分割した
   第２のゲート幅の第１，第２の分割トランジスタから成
   り、 前記第１，第２の分割トランジスタの各々のゲート間を
   接続する前記第１の抵抗素子を備え、 前記第１のトランジスタの前記第１の分割トランジスタ
   のゲートと前記第３のトランジスタの前記第１の分割ト
   ランジスタのゲートとを共通接続して第１の入力端子を
   構成し、前記２のトランジスタの前記第１の分割トラン
   ジスタのゲートと前記第４のトランジスタの前記第１の
   分割トランジスタのゲートとを共通接続して第２の入力
   端子を構成することを特徴とする請求項１記載の半導体
   集積回路装置。
4. 【請求項４】 前記Ｎが４であることを特徴とする請求
   項１記載の半導体集積回路装置。