JPH10135832A - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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- JPH10135832A JPH10135832A JP28495796A JP28495796A JPH10135832A JP H10135832 A JPH10135832 A JP H10135832A JP 28495796 A JP28495796 A JP 28495796A JP 28495796 A JP28495796 A JP 28495796A JP H10135832 A JPH10135832 A JP H10135832A
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Abstract
(57)【要約】
【課題】 本発明は、ドループレートが小さく、かつア
クイジション時間が短い高速なサンプル・ホールド回路
を提供する。 【解決手段】 入力電圧の近傍電圧を出力するＤ／Ａコ
ンバータと、該Ｄ／Ａコンバータの出力電圧と、入力電
圧との差を出力する減算器と、該減算器の出力電圧をサ
ンプル・ホールドするサンプル・ホールド手段と、該サ
ンプル・ホールド手段のホールド電圧と、前記Ｄ／Ａコ
ンバータの出力電圧とを加算する加算器による解決手
段。
クイジション時間が短い高速なサンプル・ホールド回路
を提供する。 【解決手段】 入力電圧の近傍電圧を出力するＤ／Ａコ
ンバータと、該Ｄ／Ａコンバータの出力電圧と、入力電
圧との差を出力する減算器と、該減算器の出力電圧をサ
ンプル・ホールドするサンプル・ホールド手段と、該サ
ンプル・ホールド手段のホールド電圧と、前記Ｄ／Ａコ
ンバータの出力電圧とを加算する加算器による解決手
段。
Description
【０００１】
【発明の属する技術分野】本発明は、低ドループレート
の高速サンプル・ホールド回路に関する。
の高速サンプル・ホールド回路に関する。
【０００２】
【従来の技術】従来技術のサンプル・ホールド回路の例
について、図８〜図１０を参照して説明する。サンプル
・ホールド回路とは、入力のアナログ信号をトラッキン
グ（追従）し、ホールドコマンドが与えられると、ホー
ルドコマンドが実行された瞬間の入力信号の電圧を保持
し、アナログ記憶装置の機能をはたす回路である。
について、図８〜図１０を参照して説明する。サンプル
・ホールド回路とは、入力のアナログ信号をトラッキン
グ（追従）し、ホールドコマンドが与えられると、ホー
ルドコマンドが実行された瞬間の入力信号の電圧を保持
し、アナログ記憶装置の機能をはたす回路である。
【０００３】図８に示すように、従来のサンプル・ホー
ルド回路の構成は、ボルテージフォロワの入力バッファ
１１と、出力バッファ１２と、サンプル・ホールド信号
（以下Ｓ／Ｈ信号と記す）によりＯＮ／ＯＦＦされるス
イッチＳ１と、ホールドコンデンサＣ１とで構成してい
る。現実のサンプル・ホールド回路においては、ホール
ドコンデンサＣ１と直列に数百オームの直列抵抗Ｒ１が
挿入されているし、また、ホールドコンデンサＣ１と並
列にリーク電流による高抵抗値の並列抵抗Ｒ３が等価的
に接続されているとみなせる。
ルド回路の構成は、ボルテージフォロワの入力バッファ
１１と、出力バッファ１２と、サンプル・ホールド信号
（以下Ｓ／Ｈ信号と記す）によりＯＮ／ＯＦＦされるス
イッチＳ１と、ホールドコンデンサＣ１とで構成してい
る。現実のサンプル・ホールド回路においては、ホール
ドコンデンサＣ１と直列に数百オームの直列抵抗Ｒ１が
挿入されているし、また、ホールドコンデンサＣ１と並
列にリーク電流による高抵抗値の並列抵抗Ｒ３が等価的
に接続されているとみなせる。
【０００４】図８において、Ｓ／Ｈ信号によりスイッチ
Ｓ１をＯＮにしてサンプルモードにすると、出力電圧Ｖ
１はｔ＝Ｒ１・Ｃ１の時定数で充電される、図９に示す
充電電圧であり、アクイジション時間ｔ１における出力
電圧Ｖ１は下記式（１）となる。アクイジション時間と
は、いったんサンプル・コマンドが与えられてから、新
しい入力電圧を、必要とする誤差範囲の電圧として獲得
するのに要する最長時間のことをいう。ここで、入力電
圧をＶｉとし、許容誤差電圧はΔＶ１とする。 Ｖ１＝Ｖｉ−ΔＶ１ ・・・・（１）
Ｓ１をＯＮにしてサンプルモードにすると、出力電圧Ｖ
１はｔ＝Ｒ１・Ｃ１の時定数で充電される、図９に示す
充電電圧であり、アクイジション時間ｔ１における出力
電圧Ｖ１は下記式（１）となる。アクイジション時間と
は、いったんサンプル・コマンドが与えられてから、新
しい入力電圧を、必要とする誤差範囲の電圧として獲得
するのに要する最長時間のことをいう。ここで、入力電
圧をＶｉとし、許容誤差電圧はΔＶ１とする。 Ｖ１＝Ｖｉ−ΔＶ１ ・・・・（１）
【０００５】次に、図８に示すスイッチＳ１をＯＦＦに
してホールドモ−ドにすると、ｔ＝Ｒ３・Ｃ１の時定数
で図９に示すようにホールド電圧が放電して減少し、ｔ
＝ｔ２における出力電圧Ｖ１は下記式（２）となる。こ
こで、ドループレートによるｔ＝ｔ２における減少電圧
をΔＶ２とする。ドループレートとは、ホールドコンデ
ンサからのリーク電流のために放電して出力電圧が減少
するレート（ｄＶ／ｄｔ）をいう。 Ｖ１＝Ｖｉ−ΔＶ１−ΔＶ２ ・・・・（２）
してホールドモ−ドにすると、ｔ＝Ｒ３・Ｃ１の時定数
で図９に示すようにホールド電圧が放電して減少し、ｔ
＝ｔ２における出力電圧Ｖ１は下記式（２）となる。こ
こで、ドループレートによるｔ＝ｔ２における減少電圧
をΔＶ２とする。ドループレートとは、ホールドコンデ
ンサからのリーク電流のために放電して出力電圧が減少
するレート（ｄＶ／ｄｔ）をいう。 Ｖ１＝Ｖｉ−ΔＶ１−ΔＶ２ ・・・・（２）
【０００６】図１０に示すように、サンプル・ホールド
回路において、ホールドコンデンサＣ１の容量Ｃと、ア
クイジション時間ｔ１と、ドループレートとはトレード
オフの関係にある。
回路において、ホールドコンデンサＣ１の容量Ｃと、ア
クイジション時間ｔ１と、ドループレートとはトレード
オフの関係にある。
【０００７】即ち、トレードオフの関係とは、ホールド
コンデンサＣ１の容量Ｃが小さいとき、アクイジション
時間ｔ１は短くなり、ドループレートは大きくなるが、
反対に、ホールドコンデンサＣ１の容量Ｃが大きいと
き、アクイジション時間ｔ１は長くなり、ドループレー
トは小さくなることをいう。
コンデンサＣ１の容量Ｃが小さいとき、アクイジション
時間ｔ１は短くなり、ドループレートは大きくなるが、
反対に、ホールドコンデンサＣ１の容量Ｃが大きいと
き、アクイジション時間ｔ１は長くなり、ドループレー
トは小さくなることをいう。
【０００８】例えば、図１０に示すＡ点のように、ドル
ープレートが小さく、かつアクイジション時間ｔ１が短
い高速なサンプル・ホールド回路は実現できなかった。
ープレートが小さく、かつアクイジション時間ｔ１が短
い高速なサンプル・ホールド回路は実現できなかった。
【０００９】従って、ドループレートが大きいと、ホー
ルド時間を長くする必要のある場合に、誤差電圧ΔＶ２
が大きくなる。例えば、スペクトラムアナライザにおい
て、サンプル・ホールド回路の出力電圧を掃引の制御電
圧に使用した場合、信号表示レベルの周波数ドリフトと
して観測され測定誤差の原因となる。
ルド時間を長くする必要のある場合に、誤差電圧ΔＶ２
が大きくなる。例えば、スペクトラムアナライザにおい
て、サンプル・ホールド回路の出力電圧を掃引の制御電
圧に使用した場合、信号表示レベルの周波数ドリフトと
して観測され測定誤差の原因となる。
【００１０】
【発明が解決しようとする課題】上記説明のように、ド
ループレートが小さく、かつアクイジション時間ｔ１が
短い高速なサンプル・ホールド回路は実現が困難であっ
た。また、ホールド時間を長くした場合に、ドループレ
ートによるホールド電圧の減少が大きくなる実用上の不
便があった。そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、ドループレートが小さく、
かつアクイジション時間が短い高速サンプル・ホールド
回路を提供することにある。
ループレートが小さく、かつアクイジション時間ｔ１が
短い高速なサンプル・ホールド回路は実現が困難であっ
た。また、ホールド時間を長くした場合に、ドループレ
ートによるホールド電圧の減少が大きくなる実用上の不
便があった。そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、ドループレートが小さく、
かつアクイジション時間が短い高速サンプル・ホールド
回路を提供することにある。
【００１１】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた本発明の第１は、入力電圧の近傍電圧を
出力するＤ／Ａコンバータと、該Ｄ／Ａコンバータの出
力電圧と、入力電圧との差を出力する減算器と、該減算
器の出力電圧をサンプル・ホールドするサンプル・ホー
ルド手段と、該サンプル・ホールド手段のホールド電圧
と、前記Ｄ／Ａコンバータの出力電圧とを加算する加算
器と、を具備していることを特徴としたサンプル・ホー
ルド回路を要旨としている。
ためになされた本発明の第１は、入力電圧の近傍電圧を
出力するＤ／Ａコンバータと、該Ｄ／Ａコンバータの出
力電圧と、入力電圧との差を出力する減算器と、該減算
器の出力電圧をサンプル・ホールドするサンプル・ホー
ルド手段と、該サンプル・ホールド手段のホールド電圧
と、前記Ｄ／Ａコンバータの出力電圧とを加算する加算
器と、を具備していることを特徴としたサンプル・ホー
ルド回路を要旨としている。
【００１２】また、上記目的を達成するためになされた
本発明の第２は、入力電圧をサンプル・ホールドする第
１のサンプル・ホールド手段と、該第１のサンプル・ホ
ールド手段のホールド電圧を受けて、Ａ／Ｄ変換してホ
ールド電圧に近いＤ／Ａ出力電圧を出力するＡ／Ｄコン
バータと、該Ａ／ＤコンバータからのＤ／Ａ出力電圧
と、前記第１のサンプル・ホールド手段の出力電圧との
差を出力する減算器と、該減算器の出力電圧をサンプル
・ホールドする第２のサンプル・ホールド手段と、該第
２のサンプル・ホールド手段のホールド電圧と、前記Ａ
／ＤコンバータのＤ／Ａ出力電圧とを加算する加算器
と、該加算器の出力と、前記第１のサンプル・ホールド
手段の出力とを切り換えて出力するスイッチ手段と、を
具備していることを特徴としたサンプル・ホールド回路
を要旨としている。
本発明の第２は、入力電圧をサンプル・ホールドする第
１のサンプル・ホールド手段と、該第１のサンプル・ホ
ールド手段のホールド電圧を受けて、Ａ／Ｄ変換してホ
ールド電圧に近いＤ／Ａ出力電圧を出力するＡ／Ｄコン
バータと、該Ａ／ＤコンバータからのＤ／Ａ出力電圧
と、前記第１のサンプル・ホールド手段の出力電圧との
差を出力する減算器と、該減算器の出力電圧をサンプル
・ホールドする第２のサンプル・ホールド手段と、該第
２のサンプル・ホールド手段のホールド電圧と、前記Ａ
／ＤコンバータのＤ／Ａ出力電圧とを加算する加算器
と、該加算器の出力と、前記第１のサンプル・ホールド
手段の出力とを切り換えて出力するスイッチ手段と、を
具備していることを特徴としたサンプル・ホールド回路
を要旨としている。
【００１３】さらに、上記目的を達成するためになされ
た本発明の第３は、本発明の第２に記載の、入力電圧に
対応したアナログ出力電圧が取り出しできるＡ／Ｄコン
バータは、Ａ／ＤコンバータとＤ／Ａコンバータとで構
成したサンプル・ホールド回路を要旨としている。
た本発明の第３は、本発明の第２に記載の、入力電圧に
対応したアナログ出力電圧が取り出しできるＡ／Ｄコン
バータは、Ａ／ＤコンバータとＤ／Ａコンバータとで構
成したサンプル・ホールド回路を要旨としている。
【００１４】
【発明の実施の形態】本発明の実施の形態は、図１を参
照して説明する。図１に示すように、基本構成は、減算
器４１と、サンプル・ホールド手段２２と、基準電圧を
ＶｒとするＤ／Ａコンバータ３４と、加算器４２とで構
成される。サンプル・ホールド手段２２は、従来技術で
説明したサンプル・ホールド回路と同様のものが使用で
きる。
照して説明する。図１に示すように、基本構成は、減算
器４１と、サンプル・ホールド手段２２と、基準電圧を
ＶｒとするＤ／Ａコンバータ３４と、加算器４２とで構
成される。サンプル・ホールド手段２２は、従来技術で
説明したサンプル・ホールド回路と同様のものが使用で
きる。
【００１５】一般に、サンプル・ホールド回路のドルー
プレートによる、ホールドモードのある時間における電
圧の放電電圧の絶対値は、サンプリングされた入力電圧
に比例して大きくなる。そこで、本発明の基本構成とし
ては、入力電圧に追従した電圧を発生するＤ／Ａコンバ
ータを設け、この電圧で減算して微小電圧に変換し、そ
の微小電圧をサンプル・ホールド手段でサンプル・ホー
ルドして、そのホールド電圧と前記Ｄ／Ａコンバータの
電圧を加算器で加算して復元出力している。以下、本発
明の基本構成の動作を具体的な数値例で説明する。
プレートによる、ホールドモードのある時間における電
圧の放電電圧の絶対値は、サンプリングされた入力電圧
に比例して大きくなる。そこで、本発明の基本構成とし
ては、入力電圧に追従した電圧を発生するＤ／Ａコンバ
ータを設け、この電圧で減算して微小電圧に変換し、そ
の微小電圧をサンプル・ホールド手段でサンプル・ホー
ルドして、そのホールド電圧と前記Ｄ／Ａコンバータの
電圧を加算器で加算して復元出力している。以下、本発
明の基本構成の動作を具体的な数値例で説明する。
【００１６】ここで、入力電圧をＶ１＝２Ｖとして、基
準電圧Ｖｒ＝１０Ｖとする。そして、例えば８ビットの
Ｄ／Ａコンバータ３４を使用して、入力電圧に近傍の出
力電圧Ｖ２＝２．０１３５Ｖを発生させる。
準電圧Ｖｒ＝１０Ｖとする。そして、例えば８ビットの
Ｄ／Ａコンバータ３４を使用して、入力電圧に近傍の出
力電圧Ｖ２＝２．０１３５Ｖを発生させる。
【００１７】入力電圧Ｖ１からＤ／Ａコンバータ３４の
出力電圧Ｖ２を減算器４１で減算した出力電圧Ｖ３は、
下記式（３）となる。 Ｖ３＝Ｖ１−Ｖ２＝−０．０３１５Ｖ ・・・・（３）
出力電圧Ｖ２を減算器４１で減算した出力電圧Ｖ３は、
下記式（３）となる。 Ｖ３＝Ｖ１−Ｖ２＝−０．０３１５Ｖ ・・・・（３）
【００１８】サンプル・ホールド手段２２のホールド電
圧Ｖ４は、ドループレートによる減少電圧ΔＶ３は入力
電圧Ｖ３が小さく、Ｖ１≫ΔＶ３なので、下記式（４）
となる。 Ｖ４≒Ｖ３＝−０．０３１５Ｖ ・・・・（４）
圧Ｖ４は、ドループレートによる減少電圧ΔＶ３は入力
電圧Ｖ３が小さく、Ｖ１≫ΔＶ３なので、下記式（４）
となる。 Ｖ４≒Ｖ３＝−０．０３１５Ｖ ・・・・（４）
【００１９】サンプル・ホールド手段２２の出力電圧Ｖ
４と、Ｄ／Ａコンバータ３４の出力電圧Ｖ２とを加算器
４２で加算した出力電圧Ｖ５は、下記式（５）となる。 Ｖ５＝Ｖ４＋Ｖ２≒Ｖ３＋Ｖ２ ＝−０．０３１５Ｖ＋２．０１３５Ｖ＝２Ｖ ・・・・（５）
４と、Ｄ／Ａコンバータ３４の出力電圧Ｖ２とを加算器
４２で加算した出力電圧Ｖ５は、下記式（５）となる。 Ｖ５＝Ｖ４＋Ｖ２≒Ｖ３＋Ｖ２ ＝−０．０３１５Ｖ＋２．０１３５Ｖ＝２Ｖ ・・・・（５）
【００２０】従って、このサンプル・ホールド回路で
は、サンプル・ホールドする電圧を入力電圧に比して微
小電圧にしているので、サンプル・ホールド手段でのド
ループレートによる減少電圧を相対的に低くでき、結果
として低ドループレートのサンプル・ホールド回路とな
る。
は、サンプル・ホールドする電圧を入力電圧に比して微
小電圧にしているので、サンプル・ホールド手段でのド
ループレートによる減少電圧を相対的に低くでき、結果
として低ドループレートのサンプル・ホールド回路とな
る。
【００２１】
（実施例１）本発明の実施例１について、図２〜図６を
参照して説明する。本発明の構成は、図２に示すよう
に、サンプル・ホールド手段２１、２２と、逐次比較型
Ａ／Ｄコンバータ３０と、減算器４１と、加算器４２
と、スイッチＳ４とで構成される。
参照して説明する。本発明の構成は、図２に示すよう
に、サンプル・ホールド手段２１、２２と、逐次比較型
Ａ／Ｄコンバータ３０と、減算器４１と、加算器４２
と、スイッチＳ４とで構成される。
【００２２】サンプル・ホールド手段２１、２２は、従
来技術で説明したサンプル・ホールド回路と同様のもの
である。
来技術で説明したサンプル・ホールド回路と同様のもの
である。
【００２３】逐次比較型Ａ／Ｄコンバータ３０は、例え
ば、８ビット分解能のＤ／Ａ出力電圧が取り出せ、かつ
高速動作を可能とする逐次比較型のＡ／Ｄコンバータを
使用している。減算器４１は、２つの入力電圧の差を出
力する減算回路で構成される。また、加算器４２は、２
つの入力電圧の和を出力する加算回路で構成される。
ば、８ビット分解能のＤ／Ａ出力電圧が取り出せ、かつ
高速動作を可能とする逐次比較型のＡ／Ｄコンバータを
使用している。減算器４１は、２つの入力電圧の差を出
力する減算回路で構成される。また、加算器４２は、２
つの入力電圧の和を出力する加算回路で構成される。
【００２４】スイッチＳ４は、外部制御信号により、Ｏ
Ｎ／ＯＦＦが高速にできる半導体スイッチを使用する。
Ｎ／ＯＦＦが高速にできる半導体スイッチを使用する。
【００２５】以下、図２に示す本発明のサンプル・ホー
ルド回路の動作について、箇条書きで説明する。但し、
そのサンプル・ホールド回路のタイミングチャートは図
３に示す。また、図２におけるＶ１の電圧特性を図４
に、Ｖ４の電圧特性を図５に、Ｖｏの電圧特性を図６に
示す。
ルド回路の動作について、箇条書きで説明する。但し、
そのサンプル・ホールド回路のタイミングチャートは図
３に示す。また、図２におけるＶ１の電圧特性を図４
に、Ｖ４の電圧特性を図５に、Ｖｏの電圧特性を図６に
示す。
【００２６】（１）Ｓ／Ｈ信号がホールドモードからサ
ンプルモードに切り換わる時間をｔ＝０とする。
ンプルモードに切り換わる時間をｔ＝０とする。
【００２７】（２）ｔ＝０において、Ｓ／Ｈ信号によ
り、サンプル・ホールド手段２１のスイッチＳ１をＯＮ
にし、サンプリングを開始する。
り、サンプル・ホールド手段２１のスイッチＳ１をＯＮ
にし、サンプリングを開始する。
【００２８】（３）またｔ＝０において、逐次比較型Ａ
／Ｄコンバータ３０のコントロール信号によりスイッチ
Ｓ４をＦＡＳＴ側にする。
／Ｄコンバータ３０のコントロール信号によりスイッチ
Ｓ４をＦＡＳＴ側にする。
【００２９】（４）サンプル・ホールド手段２１のアク
イジションの完了する時間を、ｔ＝ｔ１とする。
イジションの完了する時間を、ｔ＝ｔ１とする。
【００３０】（５）ｔ＝ｔ１で、サンプル・ホールド手
段２１のスイッチＳ１をＯＦＦにしてホールドを開始す
る。このとき、図４に示すようにサンプル・ホールド手
段２１の出力電圧Ｖ１＝Ｖｉ−ΔＶ１となる。ここで、
Ｖｉは入力電圧で、ΔＶ１はホールドしたときの許容誤
差電圧である。
段２１のスイッチＳ１をＯＦＦにしてホールドを開始す
る。このとき、図４に示すようにサンプル・ホールド手
段２１の出力電圧Ｖ１＝Ｖｉ−ΔＶ１となる。ここで、
Ｖｉは入力電圧で、ΔＶ１はホールドしたときの許容誤
差電圧である。
【００３１】（６）また、ｔ＝ｔ１で、逐次比較型Ａ／
Ｄコンバータ３０のスイッチＳ２をＯＮにして、図３に
示すように入力電圧Ｖ１のサンプリングを開始する。
Ｄコンバータ３０のスイッチＳ２をＯＮにして、図３に
示すように入力電圧Ｖ１のサンプリングを開始する。
【００３２】（７）逐次比較型Ａ／Ｄコンバータ３０に
おいて、入力電圧Ｖ１をサンプリングしたあと、逐次Ａ
／Ｄ変換して、Ｄ／Ａコンバータ３４から出力電圧Ｖ２
が減算器４１と加算器４２とに出力される。
おいて、入力電圧Ｖ１をサンプリングしたあと、逐次Ａ
／Ｄ変換して、Ｄ／Ａコンバータ３４から出力電圧Ｖ２
が減算器４１と加算器４２とに出力される。
【００３３】（８）減算器４１の出力電圧Ｖ３＝Ｖ１−
Ｖ２である。この出力電圧Ｖ３は、Ｄ／Ａコンバータ３
４の１ＬＳＢ未満の微小アナログ電圧である。ここでＶ
２は、逐次比較型Ａ／Ｄコンバータ３０内部の８ビット
分解能Ｄ／Ａコンバータ３４の出力電圧である。
Ｖ２である。この出力電圧Ｖ３は、Ｄ／Ａコンバータ３
４の１ＬＳＢ未満の微小アナログ電圧である。ここでＶ
２は、逐次比較型Ａ／Ｄコンバータ３０内部の８ビット
分解能Ｄ／Ａコンバータ３４の出力電圧である。
【００３４】（９）逐次Ａ／Ｄ変換が終了して、Ｄ／Ａ
コンバータ３０のコントロールよりＥＯＣ（ end of co
nversion）の信号を発生する時間を、ｔ＝ｔ４とする。
コンバータ３０のコントロールよりＥＯＣ（ end of co
nversion）の信号を発生する時間を、ｔ＝ｔ４とする。
【００３５】（１０）ｔ＝ｔ４で、ＥＯＣの信号を受け
て、サンプル・ホールド手段２２のスイッチＳ３をＯＮ
にして、減算器４１の微小出力電圧Ｖ３のサンプリング
を開始する。
て、サンプル・ホールド手段２２のスイッチＳ３をＯＮ
にして、減算器４１の微小出力電圧Ｖ３のサンプリング
を開始する。
【００３６】（１１）サンプル・ホールド手段２２のア
クイジションが完了して、Ｄ／Ａコンバータ３０のコン
トロール５０よりホールドに切り換える信号を発生する
時間を、ｔ＝ｔ３とする。
クイジションが完了して、Ｄ／Ａコンバータ３０のコン
トロール５０よりホールドに切り換える信号を発生する
時間を、ｔ＝ｔ３とする。
【００３７】（１１）図３に示すように、ｔ＝ｔ３で、
スイッチＳ３をＯＦＦにしてホールドを開始する。この
とき、サンプル・ホールド手段２２の出力電圧Ｖ４＝Ｖ
３−ΔＶ４となる。また、このとき加算器４２の出力電
圧Ｖ５＝Ｖ４＋Ｖ２となる。ここで、ΔＶ４は、ホール
ドしたときの許容誤差電圧である。
スイッチＳ３をＯＦＦにしてホールドを開始する。この
とき、サンプル・ホールド手段２２の出力電圧Ｖ４＝Ｖ
３−ΔＶ４となる。また、このとき加算器４２の出力電
圧Ｖ５＝Ｖ４＋Ｖ２となる。ここで、ΔＶ４は、ホール
ドしたときの許容誤差電圧である。
【００３８】（１３）一方、図６に示すように、ｔ＝ｔ
３で、サンプル・ホールド手段２１の出力電圧Ｖ１はＶ
ｏでありＶｏ＝Ｖ１−ΔＶ１−ΔＶ５となる。
３で、サンプル・ホールド手段２１の出力電圧Ｖ１はＶ
ｏでありＶｏ＝Ｖ１−ΔＶ１−ΔＶ５となる。
【００３９】（１３）また、ｔ＝ｔ３で、スイッチＳ４
をＦＡＳＴからＳＬＯＷに切り換える。そして、加算器
４２の出力電圧Ｖ５が出力電圧となる。
をＦＡＳＴからＳＬＯＷに切り換える。そして、加算器
４２の出力電圧Ｖ５が出力電圧となる。
【００４０】（１４）ｔ＝ｔ２で、サンプル・ホールド
を完了する。このとき、図６に示すように、スイッチＳ
４の出力電圧Ｖｏ＝Ｖ１−ΔＶ１−ΔＶ５−ΔＶ３とな
る。ここで、サンプル・ホールド手段２１、２２とのド
ループレートによる減少電圧は、ΔＶ５と、ΔＶ３であ
る。
を完了する。このとき、図６に示すように、スイッチＳ
４の出力電圧Ｖｏ＝Ｖ１−ΔＶ１−ΔＶ５−ΔＶ３とな
る。ここで、サンプル・ホールド手段２１、２２とのド
ループレートによる減少電圧は、ΔＶ５と、ΔＶ３であ
る。
【００４１】（１５）ｔ＝ｔ２で、サンプル・ホールド
手段２１、２２はリセットされて出力電圧は０Ｖとな
る。そして、（１）の項目にもどりサンプル・ホールド
動作を繰り返す。
手段２１、２２はリセットされて出力電圧は０Ｖとな
る。そして、（１）の項目にもどりサンプル・ホールド
動作を繰り返す。
【００４２】本発明のサンプル・ホールド回路におい
て、ＦＡＳＴからＳＬＯＷに切り換える手段スイッチＳ
４を設けているのは、Ｄ／Ａコンバータ３０と、サンプ
ル・ホールド手段２２がサンプリングが完了するまでは
ＦＡＳＴ側に切り換えて、サンプル・ホールド手段２１
側を出力させる為である。
て、ＦＡＳＴからＳＬＯＷに切り換える手段スイッチＳ
４を設けているのは、Ｄ／Ａコンバータ３０と、サンプ
ル・ホールド手段２２がサンプリングが完了するまでは
ＦＡＳＴ側に切り換えて、サンプル・ホールド手段２１
側を出力させる為である。
【００４３】次に、本発明のサンプル・ホールド回路に
よるドループレートを小さくして、時間ｔ２におけるホ
ールド電圧の減少電圧が大幅に小さくなる説明を以下に
する。
よるドループレートを小さくして、時間ｔ２におけるホ
ールド電圧の減少電圧が大幅に小さくなる説明を以下に
する。
【００４４】サンプル・ホールド手段２１の出力電圧Ｖ
１と、逐次比較型Ａ／Ｄコンバータ３０内部のＤ／Ａコ
ンバータ３４が出力する電圧との差電圧Ｖ３は、１ＬＳ
Ｂ未満の微小電圧であり、Ｄ／Ａコンバータ３４の分解
能で決まる。例えば、n ビットの分解能であれば、その
最大差電圧をＶ３max とすれば、下記式（６）となる。 Ｖ３max ＝Ｖr ／２ｎ ・・・・（６）
１と、逐次比較型Ａ／Ｄコンバータ３０内部のＤ／Ａコ
ンバータ３４が出力する電圧との差電圧Ｖ３は、１ＬＳ
Ｂ未満の微小電圧であり、Ｄ／Ａコンバータ３４の分解
能で決まる。例えば、n ビットの分解能であれば、その
最大差電圧をＶ３max とすれば、下記式（６）となる。 Ｖ３max ＝Ｖr ／２ｎ ・・・・（６）
【００４５】サンプル・ホールド手段２１の出力電圧Ｖ
１の最大値Ｖ１max ＝Ｖr とすると、（６）式は下記式
（７）となる。 Ｖ３max ＝Ｖ１max ／２ｎ ・・・・（７）
１の最大値Ｖ１max ＝Ｖr とすると、（６）式は下記式
（７）となる。 Ｖ３max ＝Ｖ１max ／２ｎ ・・・・（７）
【００４６】また、簡単のために、サンプル・ホールド
手段２１、２２のドループレートが同じになるように、
Ｃ１＝Ｃ２、Ｒ３＝Ｒ４、Ｒ１＝Ｒ２とする。また、サ
ンプル・ホールド手段２１、２２のサンプル時間に対し
て、サンプル・ホールド手段２２のホールド時間は十分
長く設定すれば、ｔ１≪ｔ２、ｔ３≪ｔ２となる。
手段２１、２２のドループレートが同じになるように、
Ｃ１＝Ｃ２、Ｒ３＝Ｒ４、Ｒ１＝Ｒ２とする。また、サ
ンプル・ホールド手段２１、２２のサンプル時間に対し
て、サンプル・ホールド手段２２のホールド時間は十分
長く設定すれば、ｔ１≪ｔ２、ｔ３≪ｔ２となる。
【００４７】さらに、逐次比較型Ａ／Ｄコンバータ３０
のサンプルして変換する時間（ｔ４−１）は、サンプル
・ホールド手段２１、２２のサンプル時間（ｔ１、ｔ３
−ｔ４）よりも数百分の１以下の高速のものを使用す
る。
のサンプルして変換する時間（ｔ４−１）は、サンプル
・ホールド手段２１、２２のサンプル時間（ｔ１、ｔ３
−ｔ４）よりも数百分の１以下の高速のものを使用す
る。
【００４８】従って、サンプル・ホールド手段２１のド
ループレートによる、時間ｔ３における減少電圧ΔＶ５
は、時間ｔ２における減少電圧ΔＶ２に比較して十分小
さくできる。
ループレートによる、時間ｔ３における減少電圧ΔＶ５
は、時間ｔ２における減少電圧ΔＶ２に比較して十分小
さくできる。
【００４９】一方、サンプル・ホールド手段２１、２２
のドループレートによる減少電圧ΔＶ２、ΔＶ３とは、
Ｖ１max 、Ｖ３max とに比例するから、式（７）より下
記式（８）となる。 ΔＶ３＝ΔＶ２／２ｎ ・・・・（８） 例えば、逐次比較型Ａ／Ｄコンバータ３０内部のＤ／Ａ
コンバータ３４が８ビットとすると、２８ ＝２５６な
ので、ドループレートによる減少電圧ΔＶ３は、ΔＶ２
の２５６分の１に改善される。
のドループレートによる減少電圧ΔＶ２、ΔＶ３とは、
Ｖ１max 、Ｖ３max とに比例するから、式（７）より下
記式（８）となる。 ΔＶ３＝ΔＶ２／２ｎ ・・・・（８） 例えば、逐次比較型Ａ／Ｄコンバータ３０内部のＤ／Ａ
コンバータ３４が８ビットとすると、２８ ＝２５６な
ので、ドループレートによる減少電圧ΔＶ３は、ΔＶ２
の２５６分の１に改善される。
【００５０】従って、本発明によるサンプル・ホールド
回路では、ドループレートによる減少電圧、即ちΔＶ５
とΔＶ３の合計電圧は、従来のサンプル・ホールド回路
によるドループレートによる減少電圧ΔＶ２よりも大幅
に小さくすることができた。
回路では、ドループレートによる減少電圧、即ちΔＶ５
とΔＶ３の合計電圧は、従来のサンプル・ホールド回路
によるドループレートによる減少電圧ΔＶ２よりも大幅
に小さくすることができた。
【００５１】但し、従来のサンプル・ホールド回路１つ
の場合に対しては２倍のアクイジション時間が必要にな
る。
の場合に対しては２倍のアクイジション時間が必要にな
る。
【００５２】そこで、ホールドコンデンサＣ１、Ｃ２の
容量を１／２にすれば、従来のサンプル・ホールド回路
が１つの場合に対して同等のアクイジション時間とする
ことができる。
容量を１／２にすれば、従来のサンプル・ホールド回路
が１つの場合に対して同等のアクイジション時間とする
ことができる。
【００５３】また、このときのホールドコンデンサＣ
１、Ｃ２の容量を１／２にしたことで、ドループレート
による減少電圧の効果は１／２の１２８分の１になる
が、従来に比較すれば大幅に改善される。
１、Ｃ２の容量を１／２にしたことで、ドループレート
による減少電圧の効果は１／２の１２８分の１になる
が、従来に比較すれば大幅に改善される。
【００５４】従って、本発明のサンプル・ホールド回路
は、ホールドコンデンサの容量をさらに小さくすること
で、アクイジション時間をさらに短縮できるので、ドル
ープレートによる減少電圧を小さくした、低ドループレ
ートの高速サンプル・ホールド回路が実現できた。
は、ホールドコンデンサの容量をさらに小さくすること
で、アクイジション時間をさらに短縮できるので、ドル
ープレートによる減少電圧を小さくした、低ドループレ
ートの高速サンプル・ホールド回路が実現できた。
【００５５】ところで、本実施例１では、スイッチＳ４
とスイッチＳ３との制御信号は、逐次比較型Ａ／Ｄコン
バータ３０のコントロール５０により発生させている
が、外部の制御回路から発生させる方式でも同様に実現
できる。また、逐次比較型Ａ／Ｄコンバータ３０は、Ｄ
／Ａ出力が取り出せる他の型式の高速Ａ／Ｄコンバータ
を使用してもよい。
とスイッチＳ３との制御信号は、逐次比較型Ａ／Ｄコン
バータ３０のコントロール５０により発生させている
が、外部の制御回路から発生させる方式でも同様に実現
できる。また、逐次比較型Ａ／Ｄコンバータ３０は、Ｄ
／Ａ出力が取り出せる他の型式の高速Ａ／Ｄコンバータ
を使用してもよい。
【００５６】（実施例２）本発明の実施例２について、
図７を参照して説明する。図７に示すように、本発明の
構成は、サンプル・ホールド手段２１、２２と、Ａ／Ｄ
コンバータ３６と、基準電圧をＶｒとするＤ／Ａコンバ
ータ３５と、減算器４１と、加算器４２と、スイッチＳ
４の構成である。但し、Ｓ／Ｈ信号についての記載を省
略している。
図７を参照して説明する。図７に示すように、本発明の
構成は、サンプル・ホールド手段２１、２２と、Ａ／Ｄ
コンバータ３６と、基準電圧をＶｒとするＤ／Ａコンバ
ータ３５と、減算器４１と、加算器４２と、スイッチＳ
４の構成である。但し、Ｓ／Ｈ信号についての記載を省
略している。
【００５７】実施例２の構成は、実施例１の構成である
アナログ出力が取り出せる高速の逐次比較型Ａ／Ｄコン
バータを、独立したＡ／Ｄコンバータ３６と、基準電圧
をＶｒとするＤ／Ａコンバータ３５との組合せに置き換
えた構成であり、他は実施例１と同じである。従って、
実施例２の動作と効果は、実施例１と同様であるので説
明を省略する。
アナログ出力が取り出せる高速の逐次比較型Ａ／Ｄコン
バータを、独立したＡ／Ｄコンバータ３６と、基準電圧
をＶｒとするＤ／Ａコンバータ３５との組合せに置き換
えた構成であり、他は実施例１と同じである。従って、
実施例２の動作と効果は、実施例１と同様であるので説
明を省略する。
【００５８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ドループレートによる減少電圧を大幅に小さくし、かつ
アクイジション時間が短い高速サンプル・ホールド回路
としたので、ホールド時間を長くする回路に適用するこ
とにより、電気的に安定な性能が得られる効果が大であ
る。
施され、以下に記載されるような効果を奏する。即ち、
ドループレートによる減少電圧を大幅に小さくし、かつ
アクイジション時間が短い高速サンプル・ホールド回路
としたので、ホールド時間を長くする回路に適用するこ
とにより、電気的に安定な性能が得られる効果が大であ
る。
【図１】本発明の基本構成のブロック図である。
【図２】本発明の実施例１のブロック図である。
【図３】本発明の実施例１のタイミングチャートであ
る。
る。
【図４】本発明の実施例１のＶ１の電圧特性である。
【図５】本発明の実施例１のＶ４の電圧特性である。
【図６】本発明の実施例１のＶｏの電圧特性である。
【図７】本発明の実施例２のブロック図である。
【図８】従来のサンプル・ホールド回路図である。
【図９】従来のサンプル・ホールド回路のＶ１の特性図
である。
である。
【図１０】ホールドコンデンサの容量に対する、ドルー
プレートと、アクイジション時間との特性図である。
プレートと、アクイジション時間との特性図である。
１１、１２、１３、１４ バッファ ２１、２２、 サンプル・ホールド手段 ３０ 逐次比較型Ａ／Ｄコンバータ ３１ コンパレータ ３４、３５ Ｄ／Ａコンバータ ３６ Ａ／Ｄコンバータ ４１ 減算器 ４２ 加算器 ５０ コントロール
Claims (3)
- 【請求項１】 入力電圧の近傍電圧を出力するＤ／Ａコ
ンバータと、 該Ｄ／Ａコンバータの出力電圧と、入力電圧との差を出
力する減算器と、 該減算器の出力電圧をサンプル・ホールドするサンプル
・ホールド手段と、 該サンプル・ホールド手段のホールド電圧と、前記Ｄ／
Ａコンバータの出力電圧とを加算する加算器と、 を具備していることを特徴としたサンプル・ホールド回
路。 - 【請求項２】 入力電圧をサンプル・ホールドする第１
のサンプル・ホールド手段と、 該第１のサンプル・ホールド手段のホールド電圧を受け
て、Ａ／Ｄ変換してホールド電圧に近いＤ／Ａ出力電圧
を出力するＡ／Ｄコンバータと、 該Ａ／ＤコンバータからのＤ／Ａ出力電圧と、前記第１
のサンプル・ホールド手段の出力電圧との差を出力する
減算器と、 該減算器の出力電圧をサンプル・ホールドする第２のサ
ンプル・ホールド手段と、 該第２のサンプル・ホールド手段のホールド電圧と、前
記Ａ／ＤコンバータのＤ／Ａ出力電圧とを加算する加算
器と、 該加算器の出力と、前記第１のサンプル・ホールド手段
の出力とを切り換えて出力するスイッチ手段と、 を具備していることを特徴としたサンプル・ホールド回
路。 - 【請求項３】 請求項２に記載の、入力電圧に対応した
アナログ出力電圧が取り出しできるＡ／Ｄコンバータ
は、Ａ／ＤコンバータとＤ／Ａコンバータとで構成した
サンプル・ホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28495796A JPH10135832A (ja) | 1996-10-28 | 1996-10-28 | サンプル・ホールド回路 |
| TW086109331A TW370617B (en) | 1996-10-28 | 1997-07-02 | Sample-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28495796A JPH10135832A (ja) | 1996-10-28 | 1996-10-28 | サンプル・ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135832A true JPH10135832A (ja) | 1998-05-22 |
Family
ID=17685276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28495796A Withdrawn JPH10135832A (ja) | 1996-10-28 | 1996-10-28 | サンプル・ホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10135832A (ja) |
| TW (1) | TW370617B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
-
1996
- 1996-10-28 JP JP28495796A patent/JPH10135832A/ja not_active Withdrawn
-
1997
- 1997-07-02 TW TW086109331A patent/TW370617B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW370617B (en) | 1999-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |