JPH1012743A - インバータ - Google Patents
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- JPH1012743A JPH1012743A JP8162890A JP16289096A JPH1012743A JP H1012743 A JPH1012743 A JP H1012743A JP 8162890 A JP8162890 A JP 8162890A JP 16289096 A JP16289096 A JP 16289096A JP H1012743 A JPH1012743 A JP H1012743A
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】内部の急峻な接合部分に大きな電界が集中する
ことを防止し、ホットエレクトロンの発生を防止して素
子の寿命を長く保持できるようにしたインバータを提供
することを目的とする。 【解決手段】 電源端子間に直列に接続され互いに反
対導電型を有する第１、第２のＭＯＳトランジスタ１
２、１３の間に抵抗素子１５を接続し、前記第１、第２
のＭＯＳトランジスタ１２、１３のゲートにおける入力
電圧と前記第２のＭＯＳトランジスタ１３のドレインと
の間に印加される電位差を低減せしめることを特徴とし
てインバータが構成される。
ことを防止し、ホットエレクトロンの発生を防止して素
子の寿命を長く保持できるようにしたインバータを提供
することを目的とする。 【解決手段】 電源端子間に直列に接続され互いに反
対導電型を有する第１、第２のＭＯＳトランジスタ１
２、１３の間に抵抗素子１５を接続し、前記第１、第２
のＭＯＳトランジスタ１２、１３のゲートにおける入力
電圧と前記第２のＭＯＳトランジスタ１３のドレインと
の間に印加される電位差を低減せしめることを特徴とし
てインバータが構成される。
Description
【０００１】
【発明の属する技術分野】この発明はインバータ、特に
ＣＭＯＳで構成されたインバータに関する。
ＣＭＯＳで構成されたインバータに関する。
【０００２】
【従来の技術】ＣＭＯＳで構成されたインバータは、電
源端子間に直列に接続された２個のＭＯＳトランジスタ
のうちの一方のみが入力信号のレベルに応じてＯＮにな
ることで出力端子に反転信号を得るものである。図４は
従来のＣＭＯＳインバータの回路を示し、入力端子４１
は互いに直列に接続されたＰＭＯＳトランジスタ４２と
ＮＭＯＳトランジスタ４３のゲートに共通に接続され
る。ＰＭＯＳトランジスタ４２のドレインはＶｃｃ電源
に接続され、ＮＭＯＳトランジスタ４３のソースは接地
される。ＰＭＯＳトランジスタ４２のソースとＮＭＯＳ
トランジスタ４３のドレインの接続ノードは出力端子４
４に接続される。
源端子間に直列に接続された２個のＭＯＳトランジスタ
のうちの一方のみが入力信号のレベルに応じてＯＮにな
ることで出力端子に反転信号を得るものである。図４は
従来のＣＭＯＳインバータの回路を示し、入力端子４１
は互いに直列に接続されたＰＭＯＳトランジスタ４２と
ＮＭＯＳトランジスタ４３のゲートに共通に接続され
る。ＰＭＯＳトランジスタ４２のドレインはＶｃｃ電源
に接続され、ＮＭＯＳトランジスタ４３のソースは接地
される。ＰＭＯＳトランジスタ４２のソースとＮＭＯＳ
トランジスタ４３のドレインの接続ノードは出力端子４
４に接続される。
【０００３】
【発明が解決しようとする課題】図４に示した従来のイ
ンバータにおいて、入力端子４１に「０」信号が入力さ
れると、ＰＭＯＳトランジスタ４２がＯＮ，ＮＭＯＳト
ランジスタ４３がＯＦＦとなり、Ｖｃｃ電圧が出力端子
４４に「１」信号として得られる。したがって、ＮＭＯ
Ｓトランジスタ４３のドレインにＶｃｃ電圧が印加され
ることになり、「０」信号に対応する低い電圧が印加さ
れているゲートとの間に高い電位差が生じる。一般にＮ
ＭＯＳトランジスタ４３のドレインは半導体基板との接
合が急峻な部分を含んでいるので、この急峻な接合部分
に電界が集中する。
ンバータにおいて、入力端子４１に「０」信号が入力さ
れると、ＰＭＯＳトランジスタ４２がＯＮ，ＮＭＯＳト
ランジスタ４３がＯＦＦとなり、Ｖｃｃ電圧が出力端子
４４に「１」信号として得られる。したがって、ＮＭＯ
Ｓトランジスタ４３のドレインにＶｃｃ電圧が印加され
ることになり、「０」信号に対応する低い電圧が印加さ
れているゲートとの間に高い電位差が生じる。一般にＮ
ＭＯＳトランジスタ４３のドレインは半導体基板との接
合が急峻な部分を含んでいるので、この急峻な接合部分
に電界が集中する。
【０００４】このようなインバータは単体として形成さ
れることはなく、通常はＬＳＩ装置の入出力バッファと
して一体に半導体基板上に組み込まれた状態で形成され
るので、極めて微細な素子構造を有する。ＬＳＩ装置は
ますます微細化の傾向が強まりつつあるが、電源電圧の
低減化はそれほどは進んでいない。このためＮＭＯＳト
ランジスタ４３のドレインの急峻な接合部分に大きな電
界が集中し、ＮＭＯＳトランジスタ４３がオンになった
ときにこの部分にホットエレクトロンが発生する。この
発生したホットエレクトロンによりＮＭＯＳトランジス
タ４３の特性が変化し、その寿命が短くなることにな
る。
れることはなく、通常はＬＳＩ装置の入出力バッファと
して一体に半導体基板上に組み込まれた状態で形成され
るので、極めて微細な素子構造を有する。ＬＳＩ装置は
ますます微細化の傾向が強まりつつあるが、電源電圧の
低減化はそれほどは進んでいない。このためＮＭＯＳト
ランジスタ４３のドレインの急峻な接合部分に大きな電
界が集中し、ＮＭＯＳトランジスタ４３がオンになった
ときにこの部分にホットエレクトロンが発生する。この
発生したホットエレクトロンによりＮＭＯＳトランジス
タ４３の特性が変化し、その寿命が短くなることにな
る。
【０００５】そこで、この発明は、微細な素子構造を有
する場合でもその動作の過程で内部の急峻な接合部分に
大きな電界が集中することを防止し、ホットエレクトロ
ンの発生を防止して素子の寿命を長く保持できるように
したインバータを提供することを目的とする。
する場合でもその動作の過程で内部の急峻な接合部分に
大きな電界が集中することを防止し、ホットエレクトロ
ンの発生を防止して素子の寿命を長く保持できるように
したインバータを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明のインバータ
は、電源端子間に直列に接続され互いに反対導電型を有
する第１、第２のＭＯＳトランジスタと、この第１、第
２のＭＯＳトランジスタの間に接続された抵抗素子と、
前記第１、第２のＭＯＳトランジスタのゲートに共通に
接続された入力端子と、前記第１のＭＯＳトランジスタ
と抵抗素子との間に接続された出力端子とから構成され
ている。
は、電源端子間に直列に接続され互いに反対導電型を有
する第１、第２のＭＯＳトランジスタと、この第１、第
２のＭＯＳトランジスタの間に接続された抵抗素子と、
前記第１、第２のＭＯＳトランジスタのゲートに共通に
接続された入力端子と、前記第１のＭＯＳトランジスタ
と抵抗素子との間に接続された出力端子とから構成され
ている。
【０００７】上記の構成により、一方のＭＯＳトランジ
スタが導通した場合に出力端子に現れる電源電圧が、抵
抗素子を介して他方のＭＯＳトランジスタに印加される
ため、この抵抗素子における電圧降下によりこの他方の
ＭＯＳトランジスタの内部の急峻な接合部分に大きな電
界が集中することを防止でき、ホットエレクトロンの発
生を抑制して素子の寿命を長く保持できるようにしたイ
ンバータを提供することができる。
スタが導通した場合に出力端子に現れる電源電圧が、抵
抗素子を介して他方のＭＯＳトランジスタに印加される
ため、この抵抗素子における電圧降下によりこの他方の
ＭＯＳトランジスタの内部の急峻な接合部分に大きな電
界が集中することを防止でき、ホットエレクトロンの発
生を抑制して素子の寿命を長く保持できるようにしたイ
ンバータを提供することができる。
【０００８】
【発明の実施の形態】以下、この発明の第１の実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【０００９】図１はこの発明の第１の実施例のＣＭＯＳ
インバータの回路を示し、入力端子１１は後で述べる抵
抗素子１５を介して互いに直列に接続されたＰＭＯＳト
ランジスタ１２とＮＭＯＳトランジスタ１３のゲートに
共通に接続される。ＰＭＯＳトランジスタ１２のドレイ
ンはＶｃｃ電源に接続され、ＮＭＯＳトランジスタ１３
のソースは接地される。ＰＭＯＳトランジスタ１２のソ
ースとＮＭＯＳトランジスタ１３のドレインとの間には
抵抗素子１５が接続され、ＮＭＯＳトランジスタ１３の
ドレインと抵抗素子１５との接続ノードは出力端子１４
に接続される。図１に示したインバータにおいて、入力
端子１１に「０」信号Ｖｉｎが入力されると、ＰＭＯＳ
トランジスタ１２がＯＮ，ＮＭＯＳトランジスタ１３が
ＯＦＦとなり、Ｖｃｃ電圧が出力端子１４に「１」信号
Ｖｏｕｔとして得られる。ここで、このＶｃｃ電圧は抵
抗素子１５を介してＮＭＯＳトランジスタ１３のドレイ
ンに印加されるから、このＭＯＳトランジスタの内部の
急峻な接合部分にＶｃｃ電圧が直接印加されることがな
く、結果的にこの部分に大きな電界が集中することが防
止できる。
インバータの回路を示し、入力端子１１は後で述べる抵
抗素子１５を介して互いに直列に接続されたＰＭＯＳト
ランジスタ１２とＮＭＯＳトランジスタ１３のゲートに
共通に接続される。ＰＭＯＳトランジスタ１２のドレイ
ンはＶｃｃ電源に接続され、ＮＭＯＳトランジスタ１３
のソースは接地される。ＰＭＯＳトランジスタ１２のソ
ースとＮＭＯＳトランジスタ１３のドレインとの間には
抵抗素子１５が接続され、ＮＭＯＳトランジスタ１３の
ドレインと抵抗素子１５との接続ノードは出力端子１４
に接続される。図１に示したインバータにおいて、入力
端子１１に「０」信号Ｖｉｎが入力されると、ＰＭＯＳ
トランジスタ１２がＯＮ，ＮＭＯＳトランジスタ１３が
ＯＦＦとなり、Ｖｃｃ電圧が出力端子１４に「１」信号
Ｖｏｕｔとして得られる。ここで、このＶｃｃ電圧は抵
抗素子１５を介してＮＭＯＳトランジスタ１３のドレイ
ンに印加されるから、このＭＯＳトランジスタの内部の
急峻な接合部分にＶｃｃ電圧が直接印加されることがな
く、結果的にこの部分に大きな電界が集中することが防
止できる。
【００１０】次に、図１のインバータ回路が形成された
半導体装置の表面のパターンおよび内部の構造を図２を
参照して詳細に説明する。図１に示したＰＭＯＳトラン
ジスタ１２は図２（ｂ）に示したように、Ｐ形の半導体
基板２１に形成されたＮ型ウエル２２の表面領域に形成
される。このＰＭＯＳトランジスタ１２はＮ型ウエル２
２の表面領域に形成されたＰ＋型のドレイン領域１２
Ｄ、ソース領域１２Ｓと、ゲート酸化膜１２ｏｘを介し
て形成されたポリシリコンのゲート１２Ｇとを有する。
ドレイン領域１２Ｄ、ソース領域１２Ｓのチャンネルを
挟んで互いに対向する部分には低い不純物濃度のＰ−領
域１２Ｃが一体に形成される。
半導体装置の表面のパターンおよび内部の構造を図２を
参照して詳細に説明する。図１に示したＰＭＯＳトラン
ジスタ１２は図２（ｂ）に示したように、Ｐ形の半導体
基板２１に形成されたＮ型ウエル２２の表面領域に形成
される。このＰＭＯＳトランジスタ１２はＮ型ウエル２
２の表面領域に形成されたＰ＋型のドレイン領域１２
Ｄ、ソース領域１２Ｓと、ゲート酸化膜１２ｏｘを介し
て形成されたポリシリコンのゲート１２Ｇとを有する。
ドレイン領域１２Ｄ、ソース領域１２Ｓのチャンネルを
挟んで互いに対向する部分には低い不純物濃度のＰ−領
域１２Ｃが一体に形成される。
【００１１】Ｐ形の半導体基板２１の表面領域にはＮＭ
ＯＳトランジスタ１３が形成される。このＮＭＯＳトラ
ンジスタ１３は半導体基板２１の表面領域に形成された
Ｎ＋型のドレイン領域１３Ｄ、ソース領域１３Ｓと、ゲ
ート酸化膜１３ｏｘを介して形成されたポリゲート１３
Ｇとを有する。ドレイン領域１３Ｄ、ソース領域１３Ｓ
のチャンネルを挟んで互いに対向する部分には、ＰＭＯ
Ｓトランジスタ１２と同様に、低い不純物濃度のＮ−領
域１３Ｃが一体に形成される。ポリゲート１２Ｇ、１３
Ｇはこれらと一体に形成されたポリ導体Ｐにより共通に
接続される。
ＯＳトランジスタ１３が形成される。このＮＭＯＳトラ
ンジスタ１３は半導体基板２１の表面領域に形成された
Ｎ＋型のドレイン領域１３Ｄ、ソース領域１３Ｓと、ゲ
ート酸化膜１３ｏｘを介して形成されたポリゲート１３
Ｇとを有する。ドレイン領域１３Ｄ、ソース領域１３Ｓ
のチャンネルを挟んで互いに対向する部分には、ＰＭＯ
Ｓトランジスタ１２と同様に、低い不純物濃度のＮ−領
域１３Ｃが一体に形成される。ポリゲート１２Ｇ、１３
Ｇはこれらと一体に形成されたポリ導体Ｐにより共通に
接続される。
【００１２】半導体基板２１とＮ型ウエル２２の界面が
半導体基板２１の表面に露出した部分はフィールド酸化
膜２３によりカバーされ、Ｐ＋型のドレイン領域１２Ｄ
の一端はフィールド酸化膜２４によりカバーされ、Ｎ＋
型のドレイン領域１３Ｄの一端はフィールド酸化膜２５
によりカバーされ、ソース領域１３Ｓの一端はフィール
ド酸化膜２６によりカバーされる。フィールド酸化膜２
３はソース領域１２Ｓの一端まで延長して形成される。
半導体基板２１の表面に露出した部分はフィールド酸化
膜２３によりカバーされ、Ｐ＋型のドレイン領域１２Ｄ
の一端はフィールド酸化膜２４によりカバーされ、Ｎ＋
型のドレイン領域１３Ｄの一端はフィールド酸化膜２５
によりカバーされ、ソース領域１３Ｓの一端はフィール
ド酸化膜２６によりカバーされる。フィールド酸化膜２
３はソース領域１２Ｓの一端まで延長して形成される。
【００１３】更に、二つのフィールド酸化膜２３、２５
の間には、Ｎ＋型の不純物拡散領域１５が図１の抵抗素
子として形成される。この不純物拡散領域１５はＮＭＯ
Ｓトランジスタ１３のドレイン領域１３Ｄ、ソース領域
１３Ｓと同じ不純物の拡散により同時に形成できるの
で、Ｎ＋型の不純物拡散領域１５を図１の抵抗素子とし
て形成するために製造工程数が増加することはない。
の間には、Ｎ＋型の不純物拡散領域１５が図１の抵抗素
子として形成される。この不純物拡散領域１５はＮＭＯ
Ｓトランジスタ１３のドレイン領域１３Ｄ、ソース領域
１３Ｓと同じ不純物の拡散により同時に形成できるの
で、Ｎ＋型の不純物拡散領域１５を図１の抵抗素子とし
て形成するために製造工程数が増加することはない。
【００１４】半導体基板２１とＮ型ウエル２２の表面に
形成されたフィールド酸化膜２３−２６、ゲート１２
Ｇ、１３Ｇ、ポリ導体Ｐおよび抵抗素子用の不純物拡散
領域１５のすべては層間絶縁膜２７によって覆われる。
この層間絶縁膜２７には複数のコンタクト２８ａ，２８
ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆが形成される。コ
ンタクト２８ａはドレイン領域１２Ｄに達し、コンタク
ト２８ｂはソース領域１２Ｓに達し、コンタクト２８
ｃ，２８ｄは不純物拡散領域１５に達し、コンタクト２
８ｅはドレイン領域１３Ｄに達し、コンタクト２８ｆは
ソース領域１３Ｓに達する。コンタクト２８ｇはポリ導
体Ｐに形成され、図１の入力端子１１に接続される。
形成されたフィールド酸化膜２３−２６、ゲート１２
Ｇ、１３Ｇ、ポリ導体Ｐおよび抵抗素子用の不純物拡散
領域１５のすべては層間絶縁膜２７によって覆われる。
この層間絶縁膜２７には複数のコンタクト２８ａ，２８
ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆが形成される。コ
ンタクト２８ａはドレイン領域１２Ｄに達し、コンタク
ト２８ｂはソース領域１２Ｓに達し、コンタクト２８
ｃ，２８ｄは不純物拡散領域１５に達し、コンタクト２
８ｅはドレイン領域１３Ｄに達し、コンタクト２８ｆは
ソース領域１３Ｓに達する。コンタクト２８ｇはポリ導
体Ｐに形成され、図１の入力端子１１に接続される。
【００１５】コンタクト２８ａにはドレイン領域１２Ｄ
に達する金属層２９ａが層間絶縁膜２７上に形成され、
コンタクト２８ｂ，２８ｃの間にはソース領域１２Ｓと
不純物拡散領域１５との間を接続するための金属層２９
ｂが層間絶縁膜２７上に形成され、コンタクト２８ｄ，
２８ｅの間には不純物拡散領域１５とドレイン領域１３
Ｄとの間を接続するための金属層２９ｃが層間絶縁膜２
７上に形成される。金属層２９ａは電源Ｖｃｃに接続さ
れる。さらに、コンタクト２８ｆにはソース領域１３Ｓ
に達する金属層２９ｄが層間絶縁膜２７上に形成され、
この金属層２９ｄの他端は接地導体領域３０に図示しな
いコンタクトを介して接続される。
に達する金属層２９ａが層間絶縁膜２７上に形成され、
コンタクト２８ｂ，２８ｃの間にはソース領域１２Ｓと
不純物拡散領域１５との間を接続するための金属層２９
ｂが層間絶縁膜２７上に形成され、コンタクト２８ｄ，
２８ｅの間には不純物拡散領域１５とドレイン領域１３
Ｄとの間を接続するための金属層２９ｃが層間絶縁膜２
７上に形成される。金属層２９ａは電源Ｖｃｃに接続さ
れる。さらに、コンタクト２８ｆにはソース領域１３Ｓ
に達する金属層２９ｄが層間絶縁膜２７上に形成され、
この金属層２９ｄの他端は接地導体領域３０に図示しな
いコンタクトを介して接続される。
【００１６】このように構成されたインバータにおい
て、論理「０」の入力信号Ｖｉｎがコンタクト２８ｇに
印加されると、この信号がポリ導体Ｐを介してトランジ
スタ１２、１３のゲート１２Ｇ、１３Ｇに供給され、ト
ランジスタ１２が導通状態となる。この結果、電源Ｖｃ
ｃが金属層２９ａ、トランジスタ１２、金属層２９ｂを
介して抵抗素子として機能する不純物拡散領域１５のコ
ンタクト２８ｃに印加される。この不純物拡散領域１５
は抵抗素子として機能するから、ここで所定の電圧降下
が生じ、この降下した電圧が金属層２９ｃを介してトラ
ンジスタ１３のドレイン領域１３Ｄに印加される。
て、論理「０」の入力信号Ｖｉｎがコンタクト２８ｇに
印加されると、この信号がポリ導体Ｐを介してトランジ
スタ１２、１３のゲート１２Ｇ、１３Ｇに供給され、ト
ランジスタ１２が導通状態となる。この結果、電源Ｖｃ
ｃが金属層２９ａ、トランジスタ１２、金属層２９ｂを
介して抵抗素子として機能する不純物拡散領域１５のコ
ンタクト２８ｃに印加される。この不純物拡散領域１５
は抵抗素子として機能するから、ここで所定の電圧降下
が生じ、この降下した電圧が金属層２９ｃを介してトラ
ンジスタ１３のドレイン領域１３Ｄに印加される。
【００１７】このトランジスタ１３のゲート１３Ｇには
ポリ導体Ｐを介して論理「０」の入力信号Ｖｉｎが供給
されているが、ドレイン領域１３Ｄには電源電圧Ｖｃｃ
より所定値だけ低下した電圧が印加されるから、ゲート
１３Ｇとの間の電位差がその分だけ小さくなっており、
ドレイン領域１３Ｄにおける電界の集中が緩和される。
このため、ポリ導体Ｐを介して「１」の入力信号が供給
され、ＮＭＯＳトランジスタ１３がＯＮになっても、こ
の電界の集中に原因するホットキャリアの発生も抑圧さ
れる。これによりＮＭＯＳトランジスタ１３の長寿命化
が達成できる。
ポリ導体Ｐを介して論理「０」の入力信号Ｖｉｎが供給
されているが、ドレイン領域１３Ｄには電源電圧Ｖｃｃ
より所定値だけ低下した電圧が印加されるから、ゲート
１３Ｇとの間の電位差がその分だけ小さくなっており、
ドレイン領域１３Ｄにおける電界の集中が緩和される。
このため、ポリ導体Ｐを介して「１」の入力信号が供給
され、ＮＭＯＳトランジスタ１３がＯＮになっても、こ
の電界の集中に原因するホットキャリアの発生も抑圧さ
れる。これによりＮＭＯＳトランジスタ１３の長寿命化
が達成できる。
【００１８】図３はインバータに用いられるＮＭＯＳト
ランジスタの寿命と電源電圧Ｖｃｃとの関係を示したグ
ラフであるが、電源電圧Ｖｃｃの値が低下するに従って
寿命が飛躍的に長くなることが分かる。
ランジスタの寿命と電源電圧Ｖｃｃとの関係を示したグ
ラフであるが、電源電圧Ｖｃｃの値が低下するに従って
寿命が飛躍的に長くなることが分かる。
【００１９】この実施例の説明では不純物拡散領域１５
を抵抗素子として用いたが、たとえばポリシリコンに不
純物を注入して抵抗素子として用いてもよい。
を抵抗素子として用いたが、たとえばポリシリコンに不
純物を注入して抵抗素子として用いてもよい。
【００２０】
【発明の効果】以上詳述したようにこの発明によれば、
微細な素子構造を有する場合でもその動作の過程で内部
の急峻な接合部分に大きな電界が集中することを防止
し、ホットエレクトロンの発生を防止して素子の寿命を
長く保持できるようにしたインバータを提供することが
できる。
微細な素子構造を有する場合でもその動作の過程で内部
の急峻な接合部分に大きな電界が集中することを防止
し、ホットエレクトロンの発生を防止して素子の寿命を
長く保持できるようにしたインバータを提供することが
できる。
【図１】この発明の一実施例のインバータの回路構成を
示す図。
示す図。
【図２】図１に示したインバータが形成された半導体基
板の平面図および断面図を示す図。
板の平面図および断面図を示す図。
【図３】図１に示したインバータに用いられるＮＭＯＳ
トランジスタの電圧と寿命との関係を示す図。
トランジスタの電圧と寿命との関係を示す図。
【図４】従来のインバータの構成を示す回路図。
１１…入力端子 １２…ＰＭＯＳトランジスタ １３…ＮＭＯＳトランジスタ １４…出力端子 １５…抵抗素子 ２１…半導体基板 ２２…Ｎ−ウエル ２３−２６…フィールドオキサイト ２７…層間絶縁膜 ２８ａ−２８ｇ…コンタクト ２９ａ−２９ｄ…導通層 ３０…接地層。
Claims (5)
- 【請求項１】 電源端子間に直列に接続され互いに反対
導電型を有する第１、第２のＭＯＳトランジスタと、 この第１、第２のＭＯＳトランジスタの間に接続された
抵抗素子と、 前記第１、第２のＭＯＳトランジスタのゲートに共通に
接続された入力端子と、 前記第１のＭＯＳトランジス
タと抵抗素子との間に接続された出力端子とを具備する
ことを特徴とするインバータ。 - 【請求項２】 第１導電型の半導体基板と、 この半導体基板に形成された第２導電型のウエル領域
と、 このウエル領域表面に形成された第１導電型の第１ＭＯ
Ｓトランジスタと、 前記半導体基板の表面領域に形成された第２導電型の第
２ＭＯＳトランジスタと、 前記半導体基板の表面領域に形成された抵抗領域と、 前記第１ＭＯＳトランジスタのソース領域と抵抗領域と
の間および第２ＭＯＳトランジスタのドレイン領域と抵
抗領域との間に夫々形成された第１導電部材と、 前記第１、第２ＭＯＳトランジスタのゲートを共通に接
続する第２導電部材とを具備することを特徴とするイン
バータ。 - 【請求項３】 前記抵抗領域は前記半導体基板の表面領
域に形成された不純物拡散層を含むことを特徴とする請
求項第２項に記載のインバータ。 - 【請求項４】 前記抵抗領域は前記第２ＭＯＳトランジ
スタのソース、ドレインと同じ不純物の拡散層であるこ
とを特徴とする請求項第２項に記載のインバータ。 - 【請求項５】 前記第１導電部材はメタルで形成され、
第２導電部材はポリシリコンで形成されていることを特
徴とする請求項第２項に記載のインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162890A JPH1012743A (ja) | 1996-06-24 | 1996-06-24 | インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162890A JPH1012743A (ja) | 1996-06-24 | 1996-06-24 | インバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012743A true JPH1012743A (ja) | 1998-01-16 |
Family
ID=15763205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162890A Pending JPH1012743A (ja) | 1996-06-24 | 1996-06-24 | インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI496419B (zh) * | 2011-10-12 | 2015-08-11 | Taiwan Semiconductor Mfg Co Ltd | 反相器 |
-
1996
- 1996-06-24 JP JP8162890A patent/JPH1012743A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI496419B (zh) * | 2011-10-12 | 2015-08-11 | Taiwan Semiconductor Mfg Co Ltd | 反相器 |
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