JPH1011021A

JPH1011021A - 全ディジタル表示装置

Info

Publication number: JPH1011021A
Application number: JP9046382A
Authority: JP
Inventors: Robert J Gove; ジェイ．ゴーブロバート; Adam J Kunzman; ジェイ．クンズマンアダム
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-02-29
Filing date: 1997-02-28
Publication date: 1998-01-16
Also published as: EP0793214A1

Abstract

(57)【要約】【課題】ＭＰＥＧ等のデジタル入力に対しても高性能
なビデオ表示を行う。【解決手段】特に先進的テレビ（ＡＴＶ）信号を受取
って解釈するように設計された全ディジタル・テレビ装
置（１０）を説明した。装置（１０）が、圧縮解除を行
うためのマルチプロセッサ装置（１２）及びスケーリン
グのための直列ビデオ・プロセッサ（１３）を使う。画
質装置（１４）が色空間の変換及びガンマ補正解除を実
施する。ビット平面バッファがビット平面データのフォ
ーマットを定めて記憶する。表示装置は３つの空間光変
調器（ＳＬＭ）（１６）であり、その各々が赤、緑又は
青の像を発生する。全色の全体的に動きのある表示のた
めに、これらの像が光学装置（１７）によって組合わさ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は像表示装置、さらに具
体的に言えば、先進的テレビ信号、即ち、標準精細度テ
レビ（ＳＤＴＶ）又は高精細度テレビ（ＨＤＴＶ）信号
から像を表示するディジタル像表示装置に関する。

【０００２】

【従来の技術及び課題】陰極線管（ＣＲＴ）を使った表
示装置の代りとして、空間光変調器（ＳＬＭ）を基本と
するビデオ表示装置が次第に使われるようになった。Ｓ
ＬＭ装置は、ＣＲＴ装置のかさ並びに電力消費を伴なわ
ずに、高い解像度の表示をする。これは全ディジタルで
あって、処理も表示もディジタルである。言いかえる
と、ディジタル入力信号を受取ることができ、又はアナ
ログ信号を受取ってディジタル化することができ、その
後のデータの処理及び表示がディジタル形式で行われ
る。

【０００３】ディジタル形マイクロミラー装置（ＤＭ
Ｄ）は、ＳＬＭの１形式であって、投影表示用に使うこ
とができる。ＤＭＤは微小機械式表示素子のアレイをも
っており、その各々が電子信号を用いて個別にアドレス
可能な小さな鏡を持っている。そのアドレス信号の状態
に応じて、各々の鏡が傾き、鏡が光を像平面に反射した
り、しなかったりする。鏡は、それが作る像の画素に対
応して「画素」と呼ばれる場合が多いが、これは「表示
素子」と呼ぶほうが正しい。一般的に、画素データの表
示が、表示素子に接続されたメモリ・セルにロードする
ことによって行なわれる。各々のメモリ・セルが、表示
素子のオンまたはオフ状態を表わす一つのデータ・ビッ
トを受取る。表示素子は、制御された表示時間の間、そ
のオンまたはオフ状態を保つことができる。

【０００４】この他のＳＬＭも同様な原理で動作し、表
示素子のアレイが同時に光を放出または反射することが
できるようにして、スクリーンを走査するのではなく、
表示素子をアドレスすることによって完全な像が発生さ
れるようになっている。ＳＬＭの別の例は、個別に駆動
される表示素子を持つ液晶表示装置（ＬＣＤ）である。
全ての形式のＳＬＭに対し、動きの表示は、充分に速い
速度でＳＬＭのメモリ・セルにあるデータを更新するこ
とによって行われる。白（オン）及び黒（オフ）の間の
中間レベルの照明を達成するため、パルス幅変調（ＰＷ
Ｍ）方式が使われる。基本的なＰＷＭ方式は、最初に、
像を視聴者に呈示する速度を決定することを含む。これ
によってフレーム速度とそれに対応するフレーム期間が
定まる。例えば、標準テレビ方式では、像が毎秒３０フ
レームで伝送され、各々のフレームは約３３．３ミリ秒
の間持続する。次に各々の画素に対する強度の分解能を
定める。簡単な例で、ｎビットの分解能を想定すると、
フレーム時間が（２ｎ−１）個の等しい時間スライスに
分割される。フレーム期間が３３．３ミリ秒で、強度の
値がｎビットで表わされる場合、時間スライスは３３．
３／（２ｎ−１）ミリ秒である。

【０００５】こういう時間を定めたら、各フレームの各
々の画素に対し、画素の強度を量子化する。即ち、黒は
時間スライスが０であり、ＬＳＢによって表わされる強
度レベルは時間スライスが１であり、最大輝度は（２ｎ
−１）個の時間スライスになる。各々の画素の量子化さ
れた強度が、フレーム期間中のそのオン時間を決定す
る。従って、フレーム期間の間、量子化された値が０よ
り大きい各々の画素は、その強度に対応する時間スライ
スの数の間だけ、オンである。視聴者の目が画素の輝度
を積分して、像があたかもアナログ・レベルの光で発生
されたのと同じように見える。

【０００６】ＳＬＭをアドレスするためには、ＰＷＭで
はデータを「ビット平面」のフォーマットにすることを
必要とする。各々のビット平面が、強度の値のビットの
重みに対応する。すなわち、各々の画素の強度がｎビッ
トの値によって表わされる場合、データの各フレームは
ｎ個のビット平面を持っている。各々のビット平面が各
々の表示素子に対して０または１の値を有する。前段で
述べたＰＷＭの例では、あるフレームの間、各々のビッ
ト平面が別々にロードされ、表示素子はそれに関連した
ビット平面の値に従ってアドレスされる。例えば、各々
の画素のＬＳＢを表わすビット平面は、一つの時間スラ
イスの間表示され、これに対してＭＳＢを表わすビット
平面は２ｎ／２個の時間スライスの間表示される。

【０００７】ＤＭＤに基づくディジタル表示装置が、米
国特許第５，０７９，５４４号、「標準形独立ディジタ
ル化ビデオ装置」明細書、継続中の米国特許出願番号第
０８／１４７，２４９号、「ディジタル・テレビ方式」
明細書、及び米国特許第５，４５２，０２４号、「ＤＭ
Ｄ表示装置」明細書に更に詳しく記載されている。この
各々の特許又は特許出願はテキサス・インスツルメンツ
・インコーポレイテッド社に譲渡されている。

【０００８】最近、先進的テレビ（ＡＴＶ）に対する基
準が開発され、その伝送信号が圧縮されたディジタル・
データで構成され、その圧縮解除がテレビ受像機で行な
われる。ＡＴＶは標準精細度テレビ（ＳＤＴＶ）及び高
精細度テレビ（ＨＤＴＶ）の両方を含む。ＳＤＴＶは、
今日のアナログ・テレビ信号をディジタル版にしたもの
に相当し、飛越し形フォーマット及び４：３の縦横比を
特徴とする。ＳＤＴＶに比べて、ＨＤＴＶはさらに高い
フレーム解像度、順次形フォーマット及び１６：９の縦
横比を特徴とする。ＳＤＴＶ及びＨＤＴＶの両方の特性
はＤＭＤ技術と両立性を持ち、適当に構成されたＤＭＤ
を基本とする装置は、ＨＤＴＶの帯域幅の条件を満たす
ことができる。

【０００９】

【課題を解決するための手段及び作用】この発明の一つ
の面は、圧縮ビデオ・データを伝える入力信号に基づい
て像を表示する全ディジタル表示装置である。この信号
はＳＴＶおよびＨＴＴＶの両方の信号を含む。信号イン
ターフェースが入力信号を受取り、それを画素データの
ビット・ストリームに変換する。マルチプロセッサ装置
がこの画素データを受取り、種々の処理タスクを行う。
このタスクは表示モードに応じて変化する。マルチプロ
セッサ装置は、マスタ・プロセッサと、並列に動作し得
るディジタル信号プロセッサとをもつ単一の装置であ
る。マルチプロセッサ装置の主な処理機能は画素データ
の圧縮解除である。スケーリング・プロセッサが圧縮解
除画素データを受取り、所望の表示解像度に合せてそれ
を垂直方向に、水平方向に、または両方向にスケールを
定める。この後、画質装置が処理済み画素データを受取
り、それが既にＲＧＢデータでなければ、その色空間を
変換すると共に、ガンマー補正解除があれば、それを反
転し、こうして表示可能画素データを作る。ビット平面
バッファが、表示可能画素データをビット平面フォーマ
ットにするフォーマット回路を持つと共に、データを記
憶するメモリ・セルを持っている。これがビット平面フ
ォーマットのデータを三つの空間光変調器（ＳＬＭ）に
送り出し、これらの変調器が異なる色の像を同時に発生
し、それらの像が組み合わされて全色の像を表示する。
この他の実施例は、カラー・ホイールを介して異なる色
の像を逐次的に発生する１個のＳＬＭか、または同時お
よび逐次的な像の組み合せを発生する多数のＳＬＭのい
ずれかを用いる。

【００１０】この発明の利点は、鮮鋭で、明瞭で、色が
正確で、安定な雑音のないビデオを作ることである。装
置はディジタル半導体技術に全面的に基づいている。Ｍ
ＰＥＧを基本としたディジタル・ビデオのような更に先
進的なディジタル入力が出てきた時、この装置は、帯域
幅の条件を満たすことができる点で、ぬきんでている。
帯域幅の条件に必要なように、複雑な処理タスクもマル
チプロセッサ装置内で割当てることができる。さらに、
データは画質装置の中でも並列処理のためにチャンネル
に分割してからビット平面バッファに送ることができ
る。

【００１１】

【実施例】

装置の概説図１はこの発明の全ディジタル像表示装置１０を示す。
表示装置１０が信号インターフェース１１、マルチプロ
セッサ装置１２、直列ビデオ・プロセッサ１３、画質装
置１４、ビット・フレーム・バッファ１５、空間光変調
器（ＳＬＭ）１６、光学装置１７及びタイミング装置１
８で構成されている。以下の説明は、主にマルチプロセ
ッサ装置１２、直列ビデオ・プロセッサ１３、種々の表
示モードで高い解像度の表示をするため、帯域幅の条件
を満たすための装置１０の形式をとりあげる。マルチプ
ロセッサ装置１２がＭＩＭＤ（多重命令多重データ）処
理を行い、これに対して直列ビデオ・プロセッサ１３が
ＳＩＭＤ（単一命令多重データ）処理を行い、画素処理
のタスクが両者の間で割当てられる。

【００１２】信号インターフェース１１が、提案されて
いる高精細度の先進的テレビ基準によって作られた変調
されたディジタル・ビット・ストリームのようなディジ
タル入力信号を受取る。信号インターフェース３１が入
力信号を復調してバッファ作用をし、圧縮画素データを
作る。ＭＰＵ１２が入力信号の解釈を行って、オージ
オおよびタイミング信号を発生する。信号インターフェ
ース１１は、こういうタスクを行うための適当なフィル
タおよびメモリを持っている。信号インターフェース１
１に対する像データは、ビデオ・データに対するテレビ
・チューナー又はＣＤ−ＲＯＭ駆動装置、ディスクまた
はグラフィック・データの回路網を含む多数の源から来
るものであってよい。

【００１３】装置１０は、標準テレビ（ＳＴＶ）または
高精細度テレビ（ＨＤＴＶ）信号を含めて、任意の一つ
の先進的テレビ（ＡＴＶ）信号に対して構成することが
できる。さらに、装置１０は、異なるフォーマットを持
つ２つ又はさらに多くの入力信号の間で選択できるよう
に構成することもできる。装置１０が異なるフォーマッ
トを持つ入力信号を受取るようにする場合、信号インタ
ーフェース１１が、それらのプロセッサによって適当な
プロフラミングが実行されるように、入力信号のフォー
マットを示す制御信号をＭＰＵ１２及びＳＶＰ１３
に供給する。このような制御信号を発生する手段が、継
続中の米国特許出願第０８／３３３，２００号、「多重
フォーマット・テレビジョン・アーキテクチュアー」
（テキサス・インスツルメンツ・インコーポレイテッド
社に譲渡されている）明細書に記載されている。

【００１４】マルチプロセッサ装置（ＭＰＵ）１２が信
号インターフェース１１からデータを受取る。このデー
タは、ビデオ、オージオ又はグラフィック情報を含んで
いてよいデータ・パケットのビット・ストリームであ
る。後で図２について説明するが、ＭＰＵ１２がデー
タの圧縮解除をする。これは、入力信号が飛越し形フォ
ーマットである場合の順次走査への変換のように、入力
信号に適切なこの他のタスクをも実施することができ
る。ＭＰＵ１２は、対話形テレビの用途のための「上
流側」信号をも作ることができる。適当なＭＰＵ１２
の一例は、テキサス・インスツルメンツ・インコーポレ
イテッド社によって製造されるＴＭＳ３２０Ｃ８０Ｍ
ＶＰ（多重メディア・ビデオ・プロセッサ）である。

【００１５】処理メモリ１２ａが、ＭＰＵ１２による
処理のために必要な時、画素データを記憶する。先入れ
先出し（ＦＩＦＯ）メモリ１２ｂが、ＳＶＰの入力構造
に対処するために、ＭＰＵ１２から直列ビデオ・プロ
セッサ（ＳＶＰ）１３へのデータのバッファ作用をす
る。

【００１６】直列ビデオ・プロセッサ（ＳＶＰ）１３
が、ＭＰＵ１２からの画素データを受取り、表示のた
めに画素データを調製するのに必要な処理を完了する。
後で図１３について説明するが、ＳＶＰ１３によって
行なわれる処理は、水平および垂直のスケーリングを含
む。スケーリングは、像の解像度を変更する過程であ
り、水平スケーリングは一行にある有効な画素の数を変
更し、垂直スケーリングはフレームあたりの有効な行の
数を変更する。ＳＶＰ１３に適切な装置の例は、いず
れもテキサス・インスツルメンツ・インコーポレイテッ
ド社によって製造されたＳＶＰＴＭＣ５７１０２およ
びＴＭＣ５７１１０である。

【００１７】画質装置（ＰＱＵ）１４がＳＶＰ１３か
ら、圧縮解除されると共にスケールを定められた画素デ
ータを受取り、色空間の変換およびガンマ補正解除のよ
うなタスクを実施する。色空間の変換は、色差（ＹＵ
Ｖ）データをＲＧＢデータに変換する。データは、送信
の時にビデオ信号に対して施されたガンマ補正の効果を
除くことにより、ＲＧＢデータを直線的にするガンマ補
正解除過程をも受ける。ＰＱＵ１４は、表示用の画素
のビットの奥行を、送信された信号の画素のビットの奥
行より小さくすべき時に、誤差の拡散をも実施すること
ができる。ビット平面バッファ１５がＰＱＵ１４から
処理済み画素データを受取る。これは、データを「ビッ
ト平面」フォーマットにし、これらのビット平面を一度
に１つずつ、ＳＬＭ１６に送り出す。明細書の冒頭に
述べたように、ビット平面フォーマットにより、一度に
１つのデータ・ビットの値に応答して、ＳＬＭ１６の
各々の表示素子をターンオンまたはターンオフすること
ができる。後で図５について説明するが、このフォーマ
ット作用がビット平面バッファ１５に付設するハードウ
エアによって行われる。

【００１８】典型的な表示装置１０では、ビット平面バ
ッファ１５は「２重バッファ」メモリを有する。これ
は、少なくとも２つの表示フレームに対する容量を持つ
ことを意味する。１つの表示フレームに対するバッファ
をＳＬＭ１６に読み出す間、別の表示フレームに対す
るバッファに書き込みをする。２つのバッファは、「ピ
ンポン」式に制御され、ＳＬＭ１６に連続的にデータ
が利用できるようにする。ビット平面バッファ１５から
のビット平面データがＳＬＭ１６に送り出される。適
当なＳＬＭ１６の詳細は、テキサス・インスツルメン
ツ・インコーポレイテッド社に譲渡された米国特許第
４，９５６，６１９号、「空間光変調器」明細書に記載
されている。本質的には、ＳＬＭ１６はビット平面バ
ッファ１５からのデータを使って、その表示素子アレイ
の各々の表示素子をアドレスする。各々の表示素子の
「オン」または「オフ」状態が像を形成する。フレーム
期間の間、各々のＳＬＭ１６が映像の異なる色（赤，
緑および青）に対する像を発生する。各々のフレームに
対する像が同時に表示され、組み合されてカラー映像を
形成する。

【００１９】ＳＬＭ１６が、表示しようとする信号の
解像度と少なくとも同じ大きさの表示素子アレイの寸法
を持つことが好ましい。例えば、ＨＤＴＶでは、完全な
伝送用の解像度は１９２０×１０８０画素である。この
解像度に合せるためには、ＳＬＭが少なくともこれだけ
の大きさのアレイの寸法を持つことになる。しかし、異
なる水平または垂直解像度を持つ入力信号は、いずれか
又は両方の寸法で、ＳＬＭの寸法に合せて、アップスケ
ールまたはダウンスケールすることができる。表示光学
装置１７が、ＳＬＭ１６を照明し、ＳＬＭ１６から
像を受取るための光学部品を持っている。これらの部品
が、光源、レンズおよびズーム投影レンズを含む。

【００２０】図１の３つのＳＬＭ１６は、３原色の像
を同時に表示することにより、カラー像を作る。他の実
施例では、１個のＳＬＭだけにし、異なる色の像がカラ
ー・ホイールを介して逐次的に表示される。その時、目
が逐次的な像を積分してカラー映像を形成する。更に別
の実施例は、２つのＳＬＭを使い、色の異なる像は逐次
的にするか又は組合せる。

【００２１】マスタ・タイミング装置１８が種々のシス
テム制御機能をする。タイミング装置１８は、異なるフ
レーム解像度およびフレーム速度を扱うために、現場で
プログラムし得るゲート・アレイ（ＦＰＧＡ）で構成す
ることができる。

【００２２】マルチプロセッサ装置図２にはＭＰＵ１２のブロック図である。前に述べた
ように、適当なＭＰＵ１２は、テキサス・インスツルメ
ンツ・インコーポレイテッド社によって製造されたＴＭ
Ｓ３２０Ｃ８０ＭＶＰである。同様な特性を持つこの
他のマルチプロセッサ装置に置き代えてもよい。これか
ら説明する構造的な特性の他に、ＭＰＵ１２の重要な
機能的な特性は、全体的に動きのあるビデオに対して要
求される速度で、入力データの圧縮解除を行なう能力で
ある。この目的のため、ＭＶＰは、毎秒２０億回のＲＩ
ＳＣ形動作（ＢＯＰ）を行なうことができる。内部デー
タ・メモリーの転送帯域幅は毎秒２．４Ｇバイトであ
り、外部データ転送帯域幅は毎秒４００Ｍバイトであ
る。

【００２３】ＭＰＵ１２は、一組の並列信号プロセッ
サ２１、マスタ・プロセッサ２２およびＲＡＭ（ランダ
ムアクセス・メモリ）２３を有する。全てのブロセッサ
２１および２２はプログラム可能である。プロセッサ２
１および２２がクロスバ・スイッチ２４を介してＲＡＭ
２３をアクセスする。クロスバ・スイッチ２４が、特
定の動作で必要なように、メモリー装置の異なる組合せ
を達成することができるような形で、プロセッサ２１お
よび２２を相互接続する。

【００２４】マスタ・プロセッサ２２は浮動小数点ハー
ドウェア装置（ＦＰＵ）を備えた３２ビットのＲＩＳＣ
（縮小命令セット・コンピュータ）プロセッサである。
これは、ＲＡＭ２３にある命令キャッシュをアクセス
するための命令（Ｉ）ポートを有する。それが信号プロ
セッサ２１による処理を調整し、装置１０の他の部品と
連絡する。

【００２５】並列信号プロセッサ２１は３２ビット整数
装置である。各々の信号プロセッサ２１が、ＲＡＭ２
３をアクセスするための大域（Ｇ）及び局部（Ｌ）ポー
トと、ＲＡＭ２３にある命令キャッシュをアクセスす
るための命令（Ｉ）ポートを持っている。各々の信号プ
ロセッサ２１は２つのアドレス発生器、３入力ＡＬＵ及
びクロック乗算器を持ち、これら全てが６４ビットの命
令によって制御される。クロスバ・スイッチ２４が、圧
縮解除アルゴリズムに必要な大きい帯域幅の場所をつき
とめる。こうして、外部帯域幅の条件が高くなることを
避ける。

【００２６】ビデオ制御装置２５は、相異なる入力及び
出力のフレーム速度に対して、２重フレーム・タイマを
持っている。転送制御装置２６は、直接メモリー・アク
セス装置であって、キャッシュのサービスのため、並び
にマルチプロセッサ装置１２にまたはそれからデータ・
ブロックを転送するために使われる。

【００２７】ＲＡＭ２３は５０Ｋバイトの単一サイク
ル・メモリであって、２５個の２ＫバイトのＲＡＭユニ
ットに分割されている。各々のプロセッサ２１，２２
は、割込みベクトル・アドレスの記憶及び転送制御装置
２６に対するパラメータの指定に部分的に専用になって
いる一つのＲＡＭユニットを有する。各々の信号プロセ
ッサ２１は、任意のプロセッサ２１又は２２が共有メモ
リとしてアクセスすることができる３データＲＡＭユニ
ットである。各々の信号プロセッサ２１が１つの命令キ
ャッシュＲＡＭユニットを持ち、マスタ・プロセッサ２
２が２つの命令キャッシュＲＡＭユニットを持ってい
る。こういうＲＡＭは、各々のプロセッサにある命令キ
ャッシュ制御装置によって管理される。マスタ・プロセ
ッサ２２はデータに対する二つのＲＡＭユニットをも持
っており、これがデータ・キャッシュ制御装置によって
管理される。

【００２８】ＭＶＰについて更に詳しい説明が、テキサ
ス・インスツルメンツ・インコーポレイテッド社に譲渡
された米国特許第５，２１２，７７７号、「単一命令多
重データ（ＳＩＭＤ）及び多重命令多重データ（ＭＩＭ
Ｄ）モードに構成し直すことのできるマルチプロセッサ
及びその動作方法」明細書に記載されている。この他の
情報が、テキサス・インスツルメンツから入手し得る種
々のＭＶＰのユーザー案内書に記載されている。これら
の文書もここで引用する。

【００２９】ＭＰＵ１２の主なタスクは画素データの
圧縮解除である。これは、ＪＰＥＧ，ＭＰＥＧ，ＭＰＥ
Ｇ２，Ｐｘ６４，ＣＣＩＴＴ等のような種々の圧縮基準
を支えるようにプログラムすることができる。このプロ
グラムは、静止および全面的な動きの圧縮解除アルゴリ
ズムのいずれに対しても行なうことができる。前に引用
した継続中の米国特許出願番号第０８／３３３，２００
号明細書に記載されている多重フォーマットＭＰＵ１
２は、入力信号にとって適切などんな圧縮解除方法でも
実施するように、圧縮解除アルゴリズムの間で切換える
ことができるようにすることができる。前に述べたよう
に、信号インターフェース１１が信号の形式を検出する
ことができる場合、それが制御信号をＭＰＵ１２に対
して送り出す。ＭＰＵ１２は、ＭＰＥＧ基準によって
要求される８×８及び１６×１６のデータ・ブロックの
ような、多重寸法のデータ・ブロックに対して作用す
る。

【００３０】ＭＶＰを使って、ＭＰＥＧで符号化された
データの圧縮解除は、テキサス・インスツルメンツ・イ
ンコーポレイテッド社に譲渡された米国特許第５，４２
０，８０９号「負の数の変換に対する条件付き減算を用
いたハフマン復号方法、回路及び装置」明細書に記載さ
れている。

【００３１】図３は、ＭＰＵ１２によって実施される
圧縮解除過程に対するタスクの割当ての一例を示す。マ
スタ・プロセッサ２２が、４つのＤＳＰ２１にタスク
を割当てるための「サーバ」として作用する。タスクは
各々のＤＳＰ２１に対して待ち行列にする。第１のＤ
ＳＰ２１が、可変長符号化（ＶＬＣ）データに対して
可変長の復号を実施する。その出力を他の３つのＤＳＰ
２１に対して待ち行列にし、これらのＤＳＰが並列に
逆の離散的な変換（ＩＤＣＴ）及び画素の再生を実施す
る。このため、図３に例示したように、１つのＤＳＰに
よってそれ程時間のかからないタスクを実施することが
でき、更に複雑なタスクは他のＤＳＰに分ける。こうす
ることにより、解像度の高い、全面的に動きのあるビデ
オ表示に対して要求される帯域幅の条件の範囲内で、全
ての必要な処理を実施することができる。

【００３２】入力データが飛越し形である場合、ＭＰＵ
１２が順次走査への変換を実施する。この過程では、
ＭＰＵ１２が、偶数フィールドの奇数線及び奇数フィ
ールドの偶数線を埋めるための新しいデータを発生す
る。実施される特定の順次走査への変換アルゴリズム
は、映像が動いているか静止しているかに関係すること
がある。圧縮データ信号に埋め込まれた動き信号を使っ
て、どのアルゴリズムを実施するかを制御することがで
きる。

【００３３】ＭＰＵ１２は、入力信号がグラフィック
・データを伝える時、グラフィック表示を発生するよう
にプログラムすることもできる。グラフィック表示が集
中的な処理を必要とする場合、ＭＰＵ１２がフレーム
期間毎に１フレームの一部分を発生するように、ＭＰＵ
１２及びビット平面バッファ１５を構成することがで
きる。例えば、第１のフレーム期間の間、ＭＰＵが像の
上部を発生することができる。次のフレーム期間の間、
ＭＰＵ１２が底の部分を発生する。交互のフレームで
これらの部分が更新される。バッファ１５に対する適当
な制御信号により、データが正しいメモリ空間に送り出
されることが確実にされる。既にＲＧＢフォーマットに
なっているグラフィック表示では、ＭＰＵ１２はグラ
フィック・データを直接的にビット平面バッファ１５に
送り出すことができる。

【００３４】ＭＰＵ１２は、映像内の映像又は多重映
像の表示のような「２次的」ビデオ表示の復号及び処理
をも実施することができる。多重映像表示では、ＭＰＵ
１２がインターフェース１１から多重チャンネルを受
取り、必要なスケーリングを実施することができる。２
次的な表示では、ＭＰＵ１２が、色空間の変換並びに
必要な場合のガンマー補正解除のため、ＰＱＵ１４に
対して像データを送り出す。

【００３５】ＭＰＵ１２がプログラム可能であるか
ら、こういう種々の表示「モード」のどれに対しても、
アルゴリズムを記憶して実行することができる。異なる
モードに対して発生された像は、一般的に「主」ビデオ
像、「２次」ビデオ像及びグラフィック像に分類するこ
とができる。各々のモードはそれ自身の一組のアルゴリ
ズムを持つことができ、制御信号に従って、それらを呼
び出して実行する。

【００３６】ＭＰＵ１２は、遠隔制御キーパッドのよ
うな入力装置を介して、ユーザーからの指令を受取るよ
うにプログラムすることができる。これは、対話形テレ
ビの用途で、上流側に伝送するために、このユーザー入
力データを調製するようにプログラムすることができ
る。

【００３７】主ビデオ表示に対する帯域幅の条件を満た
すため、全ての信号プロセッサ２１は、圧縮解除を実施
するのが普通である。しかし、２次ビデオ表示のような
他のモードが要求された時、１つの信号プロセッサ２１
を、場合によっては主像の解像度または更新速度を犠牲
にして、そのタスクに切換えることができる。

【００３８】図１の実施例では、色空間の変換がＰＱＵ
１４によって実施される。しかし、色空間の変換を実
施するようにＭＰＵ１２をプログラムすることも可能
である。この後の処理は、その時、ＲＧＢデータに対し
て作用する。ＲＧＢデータはＹＵＶデータよりも帯域幅
が一層大きいので、水平解像度のダウンスケールのよう
にＳＶＰ１３の入力構造にデータを合せるために、適
当な変更が必要になることがある。

【００３９】直列ビデオプロセッサ（ＳＶＰ）図４はＳＶＰ１３のブロック図である。前に述べたよ
うに、適当なＳＶＰプロセッサの例は、テキサス・イン
スツルメンツ・インコーポレイテッド社によって製造さ
れたＳＶＰＴＭＣ５７１０２またはＴＭＣ５７１１０
のプログラム可能なプロセッサである。しかし、装置１
０は必ずしもこの特定のＳＶＰを使う場合に制限され
ず、これ以外のＳＶＰを使うことができる。ＳＶＰ１
３の特定の特性は、行毎に、行の画素データに対して作
用することである。別の実施例では、ＳＶＰ１３は、
ジェネシス・マイクロチップ・インコーポレーテッド社
から商業的に入手し得るアキュイティ（ＡＣＵＩＴＹ）
装置のような、特別のスケーリング・プロセッサに置換
えることができる。

【００４０】ＳＶＰ１３の「直列ビデオ」の面は、一
様な寸法を持つ到来データの離散的なパケットが、ワー
ド直列に入力および出力されるが、並列に処理される場
合のビデオ処理に特に適しているという事実に由来す
る。これは、実時間のデータ源と同期して、データ・ベ
クトルを受取って処理する。本質的には、ＳＶＰ１３
は、多くの処理素子がデータに対して同時に作用する微
細結晶粒並行方式を使うことによって動作する。

【００４１】ＳＶＰ１３は汎用のマスクでプログラム
可能な、単一命令多重データ（ＳＩＭＤ）の縮小命令セ
ット計算（ＲＩＳＣ）装置である。ＳＩＭＤ特性に併せ
て、ＳＶＰ１３は、多数の処理素子（ＰＥ）を持ち、
これらが同時に同じ命令を実行する。外部マイクロ命令
が、各々のクロック・サイクルで、プリミチブな論理お
よび算術機能を制御する。

【００４２】ＳＶＰ１３は、１ビットＰＥの１次元の
アレイである。図４のＳＶＰ１３の垂直スライスを取
ってみれば、それが個々のＰＥになる。即ち、各々のＰ
Ｅ（Ｉ）及びその部品を、この明細書では、ＳＶＰ１
３のアレイ全体に対して「列」と呼ぶ。各々のＰＥには
次に述べる基本的な部品を有する。即ち、データ入力レ
ジスタ（ＤＩＲ）４１、２つの独立にアドレスされるレ
ジスタ・ファイル（Ｒ０およびＲ１）４２，４５、一組
の作業レジスタ（ＷＲ）４３、１ビット算術装置（ＡＬ
Ｕ）４４およびデータ出力レジスタ（ＤＯＲ）４６であ
る。

【００４３】ＤＩＲ４１は「入力層」とみなすことが
できる。Ｒ０４２およびＲ１４５、ＷＲ４３およ
びＡＬＵ４４は「計算層」である。ＤＯＲ４６は出
力層である。各層は各々の層に亘って独立にクロック作
用を受けることができ、クロック・サイクル毎に、全て
のＰＥが一緒に動作する。ＤＩＲ４１に対する入力
は、データの到来パケットのワードがワード毎にＤＩＲ
４１に入るという意味で、ワード直列である。同様
に、ＤＩＲ４６からの出力もワード直列である。

【００４４】入力および出力はワード直列であるが、各
々のデータ・パケットの処理は並列である。更に、処理
に「層形」の方式を用いているため、データ入力、計算
およびデータ出力を並行動作にすることができ、夫々が
独立にクロック作用を受ける。各々のＰＥが、一度にデ
ータのベクトルに全体に対してこういう動作を実施し、
そのため、いくつかの動作が一度に種々の段階にあるよ
うにすることができる「パイプライン」である。ベクト
ル命令が実行される時、ベクトルの素子が一度に１つず
つ、適当なパイプラインに送り込まれ、パイプラインの
１段を完了するのに要する時間だけ遅延する。入力及び
出力が、ビデオ・カメラのようなデータ源並びにラスタ
ー走査表示装置のようなデータ・シンクと同期してい
る。

【００４５】例として、ＳＶＰ１３がＮ個のＰＥを持
ち、Ｎ＝１４４０とする。メモリの寸法は、各々のＰＥ
に対して２５６ビットであり、Ｒ０およびＲ１の各々に
対して１２８ビットである。ＤＩＲ４１は４０ビット
幅で、ＤＯＲ４６は２４ビット幅である。しかし、こ
ういう寸法は自由裁量であり、この発明の実質を変更せ
ずに変えることができる。入力および出力のビット寸法
が、種々の入力／出力および装置の寸法の関係を例示す
るために、図４に記入されている。しかし、こういうビ
ット寸法は用途によって変ることがある。

【００４６】こういう値を使うと、１個のＳＶＰ１３
は、１ないし１４４０ワード×４０ビットのデータ・パ
ケットを処理することができる。典型的には、パケット
は寸法が等しく、テレビ像の走査線のように、周期的に
繰り返すデータを表わす。この場合、各々のパケットが
Ｎ個のデータ・サンプルにディジタル化され、各々のサ
ンプルＳ（Ｉ）、Ｉ＝１・・・Ｎ、が出力ワードを発生
するために使われるデータ・ワードである。ＳＶＰ１
３がＮ個のＰＥを持つテレビの用途では、Ｎは走査線当
りのデータ・サンプルの数をも表わす。

【００４７】ＤＩＲ４１およびＤＯＲ４６がＳＶＰ
１３の基本的なＩ／Ｏ装置である。ＤＩＲ４１およ
びＤＯＲ４６は逐次的にアドレスされる２重ポート・
メモリ・セルのアレイである。この明細書の説明では、
「ＤＩＲ４１」はアレイ全体を指し、「ＤＩＲ４１
（Ｉ）」は、ＤＩＲ４１のうち、データ・サンプルＳ
（Ｉ）を受取る列を指す。

【００４８】ＤＩＲ４１によって許されるＳＶＰ１
３に対する入力アレイの寸法は１４４０ワード×４０ビ
ットである。ＤＩＲ４１の１つのポートが夫々４０ビ
ットの１４４０ワードに構成され、４０ビットの入力線
から並列にＤＩＲ４１に書き込むことができるように
する。このため、ＤＩＲ４１のこの第１のポートは、
１４４０ワードのライン・メモリの書込みポートと同じ
ものであり、ワード直列の入力ができる。ＤＩＲ４１
の第２のポートは、夫々１４４０ビットの４０ワードと
して構成され、各ビットがＰＥ（Ｉ）に対応する。この
第２のポートは、ＤＩＲ４１およびＰＥの間のインタ
ーフェースとなる。これは物理的には、Ｒ０４２の絶
対アドレス空間の一部分であって、この空間にマッピン
グされる。これによって、メモリに対する書込みに選択
するために、ＤＩＲ４１の内容をアドレスし、並列に
読出すことができる。

【００４９】ＤＩＲ４１と同じく、ＤＯＲ４６は２
つのポートをもつ装置である。ＤＩＲ４１と同様に、
これは各々のＡＬＵ４４（Ｉ）に対する１ビットのア
クセスをすると共に、ＳＶＰ１３からの２４ビットの
出力を供給する。ＤＯＲ４６の１つのポートは夫々２
４ビットの１４４０ワードとして構成される。このポー
トは、機能的には、１４４０ワードのライン・メモリー
の読出しポートと同じものであり、ワード直列の出力の
ために使われる。ＤＯＲ４６の第２のポートは夫々１
４４０ビットの２４ワードとして構成され、各ビットが
ＰＥ（Ｉ）に対応する。この第２のポートがＲ１４５
に結合され、並列に書込まれる。

【００５０】ＤＩＲ４１およびＤＯＲ４６はいずれ
も１４４０ビットのワード選択コミュテータを持ち、そ
れが夫々ＤＩＲ４１およびＤＯＲ４６へのローディ
ングおよび読出しを制御する。更にＤＩＲ４１および
ＤＯＲ４６は夫々付能およびリセット信号を有する。

【００５１】Ｒ０４２およびＲ１４５はいずれもＰ
Ｅ当り１２８ワード×１ビットの読出し／書込みメモリ
を有する。Ｒ０４２およびＲ１４５には異なるアド
レス構造が使われている。しかし、Ｒ０４２およびＲ
１４５は同じ制御およびタイミング回路を共有する。
Ｒ０４２およびＲ１４５はランダムアクセス・メモ
リ（ＲＡＭ）セルで構成されている。ダイナミックＲＡ
Ｍセルを使う場合、それらはリフレッシュしなければな
らないが、典型的なディジタル・テレビの用途では、要
求されるリフレッシュ周期よりも一層速いサイクル時間
で動作することにより、リフレッシュを実施する。

【００５２】各々のＲ０４２（Ｉ）およびＲ１４５
（Ｉ）は独立にアドレス可能であり、１つのクロック・
サイクルのうちに、その読出しをし、そのデータにＡＬ
Ｕ４４の作用を受けさせ、その結果を元に書込むことが
できるようにする１０ビット読出−変更−書込みサイク
ルを行うことができる。Ｒ０４２およびＲ１４５は
同時にデータを読取るが、書込みは別々である。

【００５３】各々のＰＥ（Ｉ）に対する作業レジスタ
（ＷＲ）のセット４３（Ｉ）は４つのレジスタＭ，Ａ，
Ｂ，Ｃで構成される。これらのレジスタはデータの出所
および行先を除いて同じである。各々のＷＲ４３
（Ｉ）に入力マルチプレクサが付設され、各々のＡＬＵ
４４（Ｉ）の４つの入力に対するデータを供給する。
Ｍレジスタは除算、乗算および論理動作と条件付き動作
に使われる。レジスタＡ，Ｂ，Ｃは夫々加数、被減数お
よび桁上げ／借りレジスタである。

【００５４】ＡＬＵ４４は簡単な全加算器／減算器お
よび１ビット乗算器である。ＡＬＵ４４に対する入力は
ＷＲ４３からくる。これらのＡＬＵは、ＳＶＰ１３
の制御装置によって指定されたどんな命令でも実行す
る。ＳＶＰ１３の特徴は、各々のＡＬＵ４４が、デ
ータに対して直接的に作用する命令のセットからの命令
を実行することである。ＳＶＰ１３に対して命令のス
トリームを供給する別の制御装置（図に示してない）
が、基本的な実行制御を行なわせる別の命令セットを持
っている。

【００５５】ここで説明している例では、ＳＶＰ１３
が１行の画素を処理するのに十分なＰＥを持ち、各々の
ＰＥがビデオ・データのラインの１つの画素に対応する
と仮定する。そうでない場合、ＳＶＰ１３に合うよう
にデータを減数することができる。表示に必要な数の画
素を再現するために補間プロセッサ（図に示してない）
を追加することができる。

【００５６】ＳＶＰ１３はスケーリングのタスクを実
施する。到来データが、ＳＬＭ１６より小さい垂直ま
たは水平解像度を持つ場合、それをアップスケールし
て、有効なＳＬＭ表示素子の数を最大にし、明るい解像
度の高い表示にすることができる。さらに、信号および
表示の解像度に併せて、データを垂直または水平方向に
ダウンスケールすることができる。

【００５７】ＳＶＰを用いてスケーリングを実施する方
法の例が、いずれも前に引用した継続中の米国特許出願
通し番号第０８／１４７，２４９および同第０８／３３
３，２００号に記載されている。それらの出願に記載さ
れた方法は、２：３、３：４および９：１０の倍率に対
する双一次および立方スケーリングを含む。

【００５８】画質装置およびビット平面バッファ図５はＰＱＵ１４およびビット平面バッファ１５の１
実施例を示す。これから説明するが、画素データがチャ
ンネルに分割され、各チャンネルは１行の画素データの
一部分を含む。これによって、解像度の高い表示に対す
る帯域幅の条件を満たすことは容易になる。

【００５９】前に述べたように、ＰＱＵ１４は色空間
の変換、ガンマ補正解除および誤差の拡散を実施する。
ＹＵＶデータが３×３マトリックス形乗算器に送り出さ
れ、そこで色空間の変換が実施される。ＲＧＢデータと
して受取ったデータは、色空間の変換を側路する。デー
タがガンマ補正されている場合、ＰＱＵ１４は、ルッ
クアップ・テーブルにより、ガンマ補正解除過程を実施
する。適当な色空間の変換およびガンマ補正解除の過程
が前に引用した継続中の米国特許出願通し番号第０８／
１４７，２４９号に記載されている。ガンマ補正が必要
なのは、ＣＲＴの非直線性を保証するために、標準的な
ビデオ信号にはガンマ曲線が導入されているからであ
る。しかし、装置１０が持つＳＬＭ１６は直線的な応
答を有する。不必要なガンマ曲線の影響を取り除くこと
により、表示の品質が改善される。ＰＱＵ１４は用途
向け集積回路（ＡＳＩＣ）として構成することができ
る。ＳＬＭの解像度が大きい場合、いくつかのＡＳＩＣ
を使い、２つ又はさらに多くのデータ・チャンネルが並
列に処理されるようにする。テキサス・インスツルメン
ツ・インコーポレイテッド社に譲渡された継続中の米国
特許出願通し番号第６０／００８９８１号、「施設用の
ＤＭＤを基本とした投影器」明細書には、ＰＱＵ１４を
構成するためのＡＳＩＣの一例が記載されている。

【００６０】図５の例では、ＰＱＵ１４が５つのＡＳ
ＩＣを持ち、いずれも５つのデータ・チャンネルのうち
の１つを処理する。各々のＡＳＩＣが色空間の変換用の
マトリックス形乗算器、ガンマ補正解除ＬＵＴ、および
ビット平面バッファ１５にデータを送り出すＦＩＦＯを
持っている。

【００６１】ビット平面バッファ１５がＤＭＤＲＡＭで
構成されるが、これも用途向け装置（ＡＳＩＣ）であ
る。適当なＤＭＤＲＡＭの例が、いずれもテキサス・イ
ンスツルメンツ・インコーポレイテッド社に譲渡された
継続中の米国特許出願番号第０８／１６０，３４４号、
「空間光変調器を用いた表示装置に対するディジタル・
メモリ」明細書、同第０８／３３３，１９９号、「標準
ＴＶおよびＨＤＴＶ装置で表示データをフォーマットし
記憶するためのメモリ・アーキテクチュアー」明細書に
記載されている。これらの出願に記載されているＤＭＤ
ＲＡＭは、夫々出力でフォーマットする特徴および入力
でフォーマットする特徴を有する。

【００６２】画素当り９乃至１２ビットの範囲の画素デ
ータ、並びに２０４８×１１５２画素のＳＬＭの表示寸
法に対する帯域幅の条件を満たすため、ビット平面バッ
ファ１５は各々ＳＬＭ１６に対して１０個ずつ、３０
個のＤＭＤＲＡＭを有する。各々のＳＬＭ１６は２重
バッファになっていて、一方のバッファに埋める間、他
方がＳＬＭにデータを送り出すことができる。従って、
各々のＳＬＭ１６に対し、１０個のＤＭＤＲＡＭは、
夫々５個のＤＭＤＲＡＭを持つ２つのバッファを構成し
ている。各々のＤＭＤＲＡＭが２４個の入力ピンおよび
２７個の出力ピンを有する。各々のＤＭＤＲＡＭは、１
行当り４３２画素で１１５２行に対するデータを供給す
るのに十分な容量を有する。各々の出力ピンが、ＳＬＭ
１６の入力で、１６ビットのシフトレジスタにデータ
を送り出す。従って、２７ビットの出力ピンが、ＳＬＭ
１６の列当り１ビットで、２７×１６＝４３２ビット
を送り出すことができる。図５に示すように、１行当り
２０４８画素の表示寸法では、全部の出力ピンを使わな
い。

【００６３】ビット平面バッファ１５に画素データを供
給するため、ＰＱＵ１４は５チャンネルのＲＧＢデー
タを並列に処理するように構成されている。チャンネル
が各々の行に亘ってデータを分割し、各チャンネルが２
５又は２６列のＲＧＢデータで構成されるようにする。
５つのＰＱＵＡＳＩＣの各々が１つのチャンネルを処
理し、そのＲＧＢデータを赤、緑又は青の適切なＤＭＤ
ＲＡＭに送り出す。

【００６４】データを列に分ける外に、又はその代り
に、チャンネルは異なる行を並列に処理することができ
る。例えば、ＰＱＵの３つのＡＳＩＣが夫々画素データ
の異なるラインを処理してもよい。ビット平面バッファ
１５のＤＭＤＲＡＭは、異なる行を並列に受取るように
グループに分ける。即ち、第１のＤＭＤＲＡＭが行ｒを
受取り、第２のＤＭＤＲＡＭが行ｒ＋１を受取り、第３
のＤＭＤＲＡＭが行ｒ＋３を受取る。この過程も、前に
引用した継続中の米国特許出願番号第６０／００８，９
８１号明細書に記載されている。

【００６５】この他の実施例この発明を詳しく説明してきたが、特許請求の範囲に定
められたこの発明の範囲を逸脱せずに、この実施例に
は、種々の変更、置換を加えることができることを承知
されたい。

【００６６】以上の説明に関してさらに次の項目を開示
する。

【００６７】（１）圧縮像データを伝える入力信号に
基づいて像を表示する全ディジタル表示装置に於て、前
記入力信号を受取って画素データの圧縮ビット・ストリ
ームを作る信号インターフェースと、マスタ・プロセッ
サ及び並列に動作をし得る多重ディジタル信号プロセッ
サを持つ単一の装置であって、前記信号インターフェー
スから前記画素データを受取り、該画素データの圧縮解
除を行って、圧縮解除画素データを作るようにプログラ
ムされたマルチプロセッサ装置と、該マルチプロセッサ
装置から圧縮解除画素データを受取り、該圧縮解除画素
データを所望の表示解像度にスケールを定めて、処理済
み画素データを作るようにプログラムされたスケーリン
グ・プロセッサと、該スケーリング・ブロセッサから前
記処理済み画素データを受取り、該処理済み画素データ
がＲＧＢデータでない場合は前記処理済み画素データの
色空間を変換すると共に、前記処理済み画素データに対
するガンマ補正解除があれば、それを反転し、こうして
表示可能画素データを作る回路を持つ画質装置と、前記
表示可能画素データを受取り、該表示可能画素データを
ビット平面のフォーマットにするフォーマット回路、並
びに前記表示可能画素データをビット平面のフォーマッ
トにするフォーマット回路、並びに前記表示可能画素デ
ータを記憶するメモリ・セルを持つビット平面バッファ
と、前記ビット平面フォーマットになっている前記表示
可能画素データに基づいて異なる色の像を発生する少な
くとも一つの空間光変調器（ＳＬＭ）と、前記マルチプ
ロセッサ装置、前記スケーリング・プロセッサ、前記ビ
ット平面バッファ及び前記少なくとも１つのＳＬＭに対
してタイミング信号を送り出すタイミング装置とを有す
る全ディジタル表示装置。

【００６８】（２）第１項記載の全ディジタル表示装
置に於て、前記マルチプロセッサ装置が、前記入力信号
の種類に応じて、異なるアルゴリズムを実行するように
プログラムされている全ディジタル表示装置。

【００６９】（３）第１項記載の全ディジタル表示装
置に於て、前記マルチプロセッサ装置が、圧縮解除のタ
スクを前記ディジタル信号プロセッサに割当てる全ディ
ジタル表示装置。

【００７０】（４）第１項記載の全ディジタル表示装
置に於て、前記マルチプロセッサ装置が、前記入力信号
が飛越し形である場合、順次走査への変換を行うように
プログラムされている全ディジタル表示装置。

【００７１】（５）第１項記載の全ディジタル表示装
置に於て、前記入力信号がグラフィック・データを伝
え、前記マルチプロセッサ装置が該グラフィック・デー
タからグラフィック像を出すようにプログラムされてい
る全ディジタル表示装置。

【００７２】（６）第５項記載の全ディジタル表示装
置に於て、前記マルチプロセッサ装置が交互のフレーム
期間に像の交互の部分を出すようにプログラムされてい
る全ディジタル表示装置。

【００７３】（７）第１項記載の全ディジタル表示装
置に於て、前記マルチプロセッサ装置がユーザ入力デー
タを受取り、該ユーザ入力データを上流側への伝送のた
めに調製するようにプログラムされている全ディジタル
表示装置。

【００７４】（８）第１項記載の全ディジタル表示装
置に於て、前記スケーリング・プロセッサが、入力レジ
スタ、多数の処理素子及び出力レジスタを持つ直列ビデ
オ・プロセッサである全ディジタル表示装置。

【００７５】（９）第１項記載の全ディジタル表示装
置に於て、前記画出措置が前記画素データの多重チャン
ネルに対して作用する全ディジタル表示装置。

【００７６】（１０）第９項記載の全ディジタル表示
装置に於て、各チャンネルが前記画素データの各行の一
部分を含む全ディジタル表示装置。

【００７７】（１１）第９項記載の全ディジタル表示
装置に於て、前記ビット平面バッファが前記チャンネル
を並列に受取るように構成されている全ディジタル表示
装置。

【００７８】（１２）第１項記載の全ディジタル表示
装置に於て、前記少なくとも一つのＳＬＭが、前記異な
る色の像を逐次的に発生する１個のＳＬＭであり、更に
カラー・ホィールを有する全ディジタル表示装置。

【００７９】（１３）第１項記載の全ディジタル表示
装置に於て、前記少なくとも一つのＳＬＭが、異なる色
の像を並行して発生する２つの又はさらに多くのＳＬＭ
である全ディジタル表示装置。

【００８０】（１４）第１項記載の全ディジタル表示
装置に於て、前記ビット平面バッファが入力で前記表示
可能画素データのフォーマットを定める全ディジタル表
示装置。

【００８１】（１５）第１項記載の全ディジタル表示
装置に於て、前記ビット平面バッファが出力で前記表示
可能画素データのフォーマットを定める全ディジタル表
示装置。

【００８２】（１６）特に先進的テレビ（ＡＴＶ）信
号を受取って解釈するように設計された全ディジタル・
テレビ装置（１０）を説明した。装置（１０）が、圧縮
解除を行うためのマルチプロセッサ装置（１２）及びス
ケーリングのための直列ビデオ・プロセッサ（１３）を
使う。画質装置（１４）が色空間の変換及びガンマ補正
解除を実施する。ビット平面バッファがビット平面デー
タのフォーマットを定めて記憶する。表示装置は３つの
空間光変調器（ＳＬＭ）（１６）であり、その各々が
赤、緑又は青の像を発生する。全色の全体的に動きのあ
る表示のために、これらの像が光学装置（１７）によっ
て組合わされる。

【図面の簡単な説明】

【図１】この発明によるディジタル像表示装置のブロッ
ク図。

【図２】図１のマルチプロセッサ装置を示すブロック
図。

【図３】図２のマルチプロセッサ装置による圧縮の復号
のためにタスクを分割する例を示すブロック図。

【図４】図１の直列ビデオ・プロセッサのブロック図。

【図５】図１の画質装置およびビット平面バッファのブ
ロック図。

【符号の説明】

１１符号インターフェース１２マルチプロセッサ装置１３スケーリング・プロセッサ１４画質装置１５ビット平面バッファ１６空間光変調器１８タイミング装置２１ディジタル信号プロセッサ２２マスタ・プロセッサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０４Ｎ 5/74 Ｈ０４Ｎ 5/74 Ｂ

Claims

【特許請求の範囲】

【請求項１】圧縮像データを伝える入力信号に基づい
て像を表示する全ディジタル表示装置に於て、前記入力信号を受取って画素データの圧縮ビット・スト
リームを作る信号インターフェースと、マスタ・プロセッサ及び並列に動作をし得る多重ディジ
タル信号プロセッサを持つ単一の装置であって、前記信
号インターフェースから前記画素データを受取り、該画
素データの圧縮解除を行って、圧縮解除画素データを作
るようにプログラムされたマルチプロセッサ装置と、該マルチプロセッサ装置から圧縮解除画素データを受取
り、該圧縮解除画素データを所望の表示解像度にスケー
ルを定めて、処理済み画素データを作るようにプログラ
ムされたスケーリング・プロセッサと、該スケーリング・ブロセッサから前記処理済み画素デー
タを受取り、該処理済み画素データがＲＧＢデータでな
い場合は前記処理済み画素データの色空間を変換すると
共に、前記処理済み画素データに対するガンマ補正解除
があれば、それを反転し、こうして表示可能画素データ
を作る回路を持つ画質装置と、前記表示可能画素データを受取り、該表示可能画素デー
タをビット平面のフォーマットにするフォーマット回
路、並びに前記表示可能画素データをビット平面のフォ
ーマットにするフォーマット回路、並びに前記表示可能
画素データを記憶するメモリ・セルを持つビット平面バ
ッファと、前記ビット平面フォーマットになっている前記表示可能
画素データに基づいて異なる色の像を発生する少なくと
も一つの空間光変調器（ＳＬＭ）と、前記マルチプロセッサ装置、前記スケーリング・プロセ
ッサ、前記ビット平面バッファ及び前記少なくとも１つ
のＳＬＭに対してタイミング信号を送り出すタイミング
装置とを有する全ディジタル表示装置。