JPH1010199A - Ic tester - Google Patents

Ic tester

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JPH1010199A
JPH1010199A JP8164359A JP16435996A JPH1010199A JP H1010199 A JPH1010199 A JP H1010199A JP 8164359 A JP8164359 A JP 8164359A JP 16435996 A JP16435996 A JP 16435996A JP H1010199 A JPH1010199 A JP H1010199A
Authority
JP
Japan
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voltage
test
circuit
comparator
output
Prior art date
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Pending
Application number
JP8164359A
Other languages
Japanese (ja)
Inventor
Takahiro Kimura
隆尋 木村
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Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
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Publication of JPH1010199A publication Critical patent/JPH1010199A/en
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Abstract

PROBLEM TO BE SOLVED: To obtain an IC tester in which highly accurate voltage test and function test are performed for a gradation voltage by storing the upper and lower limit voltages and an expected value for gradation voltage test in a shared memory circuit and switching the output from the shared memory circuit between a D/A converter and a digital comparator depending on the purpose of test. SOLUTION: A shared memory circuit 10 is preset with a multiple gradation upper limit voltage corresponding to an IC to be tested. Address of the circuit 10 is incremented according to the variation in the gradation of a voltage 100 to be tested. Upper limit voltages being outputted sequentially from the circuit 10 are set in a D/A converter 3 and the voltage 100 is compared with the upper limit voltage by means of a comparator 1. A decision is made quickly whether an object to be tested is acceptable or not by incrementing the address of the circuit 10 according to the variation in the gradation of the voltage 100 thereby setting an upper limit voltage in real time. The process is applicable similarly to the lower limit voltage. At the time of function test, an expected value of IC is preset in the circuit 10 and a digital comparator 18 compares the expected value with an output from the comparator 1 and decides whether they match each other or not.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、多階調電圧を発生
するLCDドライバIC等のIC試験装置に関し、特に
発生する階調電圧の高精度電圧検査及び機能検査を行う
ことが可能なIC試験装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC test apparatus such as an LCD driver IC for generating a multi-gradation voltage, and more particularly to an IC test capable of performing a high-precision voltage test and a function test of a generated gradation voltage. Related to the device.

【0002】[0002]

【従来の技術】LCDドライバICはLCDに多階調表
示をさせるために各ピン毎に多階調電圧を発生させる。
このため、LCDドライバICの試験に際しては各多階
調電圧が上下限値電圧以内になっているかそれぞれ検査
(以下、高精度電圧検査と呼ぶ。)する必要がある。
2. Description of the Related Art An LCD driver IC generates a multi-gradation voltage for each pin in order to display multi-gradation on an LCD.
For this reason, when testing the LCD driver IC, it is necessary to individually test (hereinafter, referred to as a high-accuracy voltage test) whether or not each multi-tone voltage is within the upper and lower limit voltage.

【0003】図2はこのような従来のIC試験装置の一
例を示す構成ブロック図である。図2において1及び2
は比較器、3及び4はD/A変換器、5及び6は比較電
圧値記憶回路、7は記憶回路、100は被検査電圧、1
01及び102はアドレス制御信号である。
FIG. 2 is a block diagram showing an example of such a conventional IC test apparatus. In FIG. 2, 1 and 2
Is a comparator, 3 and 4 are D / A converters, 5 and 6 are comparison voltage value storage circuits, 7 is a storage circuit, 100 is a test voltage, 1
01 and 102 are address control signals.

【0004】被検査電圧100は比較器1の非反転入力
端子及び比較器2の反転入力端子に入力される。アドレ
ス制御信号101及び102は比較電圧値記憶回路5及
び6にそれぞれ入力される。
The voltage under test 100 is input to the non-inverting input terminal of the comparator 1 and the inverting input terminal of the comparator 2. The address control signals 101 and 102 are input to comparison voltage value storage circuits 5 and 6, respectively.

【0005】比較電圧値記憶回路5及び6の出力はD/
A変換器3及び4に接続され、D/A変換器3及び4の
出力は比較器1の反転入力端子及び比較器2の非反転入
力端子に接続される。また、比較器1及び2の出力は記
憶回路7にそれぞれ接続される。
The outputs of the comparison voltage value storage circuits 5 and 6 are D /
The outputs of the D / A converters 3 and 4 are connected to the inverting input terminal of the comparator 1 and the non-inverting input terminal of the comparator 2, respectively. The outputs of the comparators 1 and 2 are connected to the storage circuit 7, respectively.

【0006】ここで、図2に示す従来例の動作を図3を
用いて説明する。図3は被検査電圧100とD/A変換
器3及び4の出力信号である上下限値電圧の変化を説明
するタイミング図であり、図3中”イ”は被検査電圧1
00、図3中”ロ”及び”ハ”は上限値電圧及び下限値
電圧をそれぞれ示している。
The operation of the conventional example shown in FIG. 2 will be described with reference to FIG. FIG. 3 is a timing chart for explaining the change of the voltage under test 100 and the upper and lower limit voltage which is the output signal of the D / A converters 3 and 4. In FIG.
00, “b” and “c” in FIG. 3 indicate an upper limit voltage and a lower limit voltage, respectively.

【0007】比較電圧値記憶回路5及び6には、予め被
試験対象であるLCDドライバIC等のような多階調電
圧を発生するICに対応する多階調の上下限値電圧が制
御回路等(図示せず。)から設定されている。
The comparison voltage value storage circuits 5 and 6 store the upper and lower limit voltage values of the multi-gradation corresponding to the IC that generates the multi-gradation voltage, such as the LCD driver IC to be tested, in advance. (Not shown).

【0008】アドレス制御信号101及び102は被検
査電圧100の階調の変化に合わせて比較電圧値記憶回
路5及び6のアドレスをインクリメントして、D/A変
換器3及び4から出力される上下限値電圧を変化させ
る。
The address control signals 101 and 102 increment the addresses of the comparison voltage value storage circuits 5 and 6 in accordance with the change in the gradation of the voltage under test 100, and are output from the D / A converters 3 and 4. Change the lower limit voltage.

【0009】すなわち、図3中”ロ”及び”ハ”に示す
上限値電圧及び下限値電圧が図3中”ニ”、”ホ”及
び”ヘ”等に示すタイミングで被検査電圧100の階調
変化に連動して変化する。
That is, the upper limit voltage and the lower limit voltage indicated by "b" and "c" in FIG. 3 are changed at the timing indicated by "d", "e" and "f" in FIG. It changes in conjunction with the key change.

【0010】ここで、LCDドライバICの出力等であ
る被検査電圧100は比較器1及び2に入力され、D/
A変換器3及び4から出力される図3に示すような上下
限値電圧と比較され記憶回路7に記憶される。
Here, a voltage under test 100, such as an output of an LCD driver IC, is input to comparators 1 and 2, and D / D
The voltage is compared with the upper and lower limit voltage output from the A converters 3 and 4 as shown in FIG.

【0011】例えば、D/A変換器3及び4から出力さ
れる電圧信号である上下限値電圧の範囲内に入っていれ
ば”0”、範囲外であれば”1”が記憶回路7に記憶さ
れる。従って、記憶回路7の記憶データが全て”0”で
あれば良品、1つでも”1”があれば不良品ということ
になる。
For example, "0" is stored in the memory circuit 7 if the voltage signal is output from the D / A converters 3 and 4, and if it is within the range of the upper and lower limit voltage, it is "1". It is memorized. Therefore, if all the data stored in the storage circuit 7 is “0”, it is a non-defective product, and if at least one is “1”, it is a defective product.

【0012】この結果、被検査電圧100の階調の変化
に合わせて比較電圧値記憶回路5及び6のアドレスをイ
ンクリメントすることによりリアルタイムで上下限値電
圧の設定がなされ、同時に被試験対象の良否を判定する
ことができる。従って、高速試験をすることが可能にな
る。
As a result, the upper and lower limit voltage values are set in real time by incrementing the addresses of the comparison voltage value storage circuits 5 and 6 in accordance with the change in the gradation of the voltage under test 100. Can be determined. Therefore, a high-speed test can be performed.

【0013】[0013]

【発明が解決しようとする課題】しかし、図2に示すよ
うな従来例では発生する階調電圧の良否は判定できるも
のの期待値を用いた機能検査を行うことはできず、機能
検査を行う場合は他のIC試験装置を用いなければなら
ないと言った問題点があった。従って本発明が解決しよ
うとする課題は、発生する階調電圧の高精度電圧検査及
び機能検査を行うことが可能なIC試験装置を実現する
ことにある。
However, in the conventional example as shown in FIG. 2, the quality of the generated gradation voltage can be determined, but the function test using the expected value cannot be performed. Had a problem that another IC test apparatus had to be used. Accordingly, an object of the present invention is to realize an IC test apparatus capable of performing a high-precision voltage test and a function test of a generated gray scale voltage.

【0014】[0014]

【課題を解決するための手段】このような課題を達成す
るために、本発明の第1では、被試験対象からの被検査
電圧の高精度電圧検査及び機能検査を行うIC試験装置
において、前記上限値電圧,下限値電圧若しくは期待値
が記憶された共有記憶回路と、機能検査電圧が設定され
るレジスタ回路と、前記共有記憶回路若しくはレジスタ
回路の出力に基づき前記上限値電圧,下限値電圧若しく
は機能検査電圧を発生させるD/A変換器と、前記被検
査電圧と前記上限値電圧,下限値電圧若しくは機能検査
電圧とを比較する比較器と、この比較器の出力と前記期
待値を比較するディジタル・コンパレータと、前記比較
器若しくは前記ディジタル・コンパレータの出力が記憶
される記憶回路と、前記共有記憶回路及びレジスタ回路
の出力の切り換えと前記記憶回路への入力の切り換えを
行う検査切換手段とを備えたことを特徴とするものであ
る。
According to a first aspect of the present invention, there is provided an IC test apparatus for performing a high-precision voltage test and a function test of a voltage under test from a test object. A shared memory circuit in which an upper limit voltage, a lower limit voltage or an expected value is stored, a register circuit in which a function test voltage is set, and the upper limit voltage, the lower limit voltage or A D / A converter that generates a function test voltage, a comparator that compares the voltage under test with the upper limit voltage, the lower limit voltage, or the function test voltage, and compares the output of the comparator with the expected value A digital comparator, a storage circuit in which an output of the comparator or the digital comparator is stored, and switching of outputs of the shared storage circuit and the register circuit It is characterized in that a test switching means for switching input to the memory circuit.

【0015】このような課題を達成するために、本発明
の第2では、本発明の第1において前記被検査電圧の変
化に同期してアドレスがインクリメントされ、予め記憶
されている複数の前記上限値電圧若しくは下限値電圧を
出力する前記共有記憶回路を備えたことを特徴とするも
のである。
In order to achieve the above object, in a second aspect of the present invention, in the first aspect of the present invention, an address is incremented in synchronization with the change of the voltage to be inspected, and a plurality of the upper limit values stored in advance are stored. The shared memory circuit for outputting a value voltage or a lower limit voltage is provided.

【0016】[0016]

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1は本発明に係るIC試験装置の一実施例
を示す構成ブロック図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of an IC test apparatus according to the present invention.

【0017】図1において1〜4及び100は図2と同
一符号を付してあり、8及び9はレジスタ回路、10及
び11は共有記憶回路、12,13,14,15,1
6,17,20及び21はスイッチ回路、18及び19
はディジタル・コンパレータ、22は記憶回路である。
また、12〜17,20及び21は検査切換手段50を
構成している。
In FIG. 1, reference numerals 1 to 4 and 100 denote the same reference numerals as in FIG. 2, 8 and 9 denote register circuits, 10 and 11 denote shared storage circuits, 12, 13, 14, 15, 1
6, 17, 20 and 21 are switch circuits, 18 and 19
Is a digital comparator, and 22 is a storage circuit.
In addition, 12 to 17, 20, and 21 constitute the inspection switching means 50.

【0018】被検査電圧100は比較器1の非反転入力
端子及び比較器2の反転入力端子に入力される。レジス
タ8及び9の出力はスイッチ回路12及び13の入力端
子に接続される。
The voltage under test 100 is input to the non-inverting input terminal of the comparator 1 and the inverting input terminal of the comparator 2. Outputs of the registers 8 and 9 are connected to input terminals of switch circuits 12 and 13, respectively.

【0019】スイッチ回路12の出力端子はD/A変換
器3の入力端子及びスイッチ回路14の一方の出力端子
に接続され、スイッチ回路14の入力端子には共有記憶
回路10の出力が接続される。
The output terminal of the switch circuit 12 is connected to the input terminal of the D / A converter 3 and one output terminal of the switch circuit 14, and the input terminal of the switch circuit 14 is connected to the output of the shared storage circuit 10. .

【0020】スイッチ回路14の他方の出力端子はディ
ジタル・コンパレータ18の一方の入力端子に接続され
る。また、D/A変換器3の出力は比較器1の反転入力
端子に接続される。
The other output terminal of the switch circuit 14 is connected to one input terminal of a digital comparator 18. The output of the D / A converter 3 is connected to the inverting input terminal of the comparator 1.

【0021】スイッチ回路13の出力端子はD/A変換
器4の入力端子及びスイッチ回路15の一方の出力端子
に接続され、スイッチ回路15の入力端子には共有記憶
回路11の出力が接続される。
The output terminal of the switch circuit 13 is connected to the input terminal of the D / A converter 4 and one output terminal of the switch circuit 15, and the input terminal of the switch circuit 15 is connected to the output of the shared storage circuit 11. .

【0022】スイッチ回路15の他方の出力端子はディ
ジタル・コンパレータ19の一方の入力端子に接続され
る。また、D/A変換器4の出力は比較器2の非反転入
力端子に接続される。
The other output terminal of the switch circuit 15 is connected to one input terminal of the digital comparator 19. The output of the D / A converter 4 is connected to the non-inverting input terminal of the comparator 2.

【0023】比較器1及び2の出力はスイッチ回路16
及び17の入力端子にそれぞれ接続され、スイッチ回路
16及び17の一方の出力端子はディジタル・コンパレ
ータ18及び19の他方の入力端子にそれぞれ接続され
る。
The outputs of the comparators 1 and 2 are connected to a switch circuit 16
17 are connected to the input terminals of switch circuits 16 and 17, respectively. One output terminal of switch circuits 16 and 17 is connected to the other input terminals of digital comparators 18 and 19, respectively.

【0024】スイッチ回路16及び17の他方の出力端
子はスイッチ回路20及び21の一方の入力端子に接続
され、ディジタル比較器18及び19の出力はスイッチ
回路20及び21の他方の入力端子にそれぞれ接続され
る。また、スイッチ回路20及び21の出力端子はそれ
ぞれ記憶回路22に接続される。
The other output terminals of the switch circuits 16 and 17 are connected to one input terminal of the switch circuits 20 and 21, and the outputs of the digital comparators 18 and 19 are connected to the other input terminals of the switch circuits 20 and 21, respectively. Is done. The output terminals of the switch circuits 20 and 21 are connected to the storage circuit 22, respectively.

【0025】ここで、図1に示す実施例の動作を説明す
る。また、図1中”A”及び”B”の部分の動作は同一
であるので簡単のために図1中”A”に示す部分に関し
てのみ説明する。
Here, the operation of the embodiment shown in FIG. 1 will be described. Also, the operations of the portions "A" and "B" in FIG. 1 are the same, so for simplicity, only the portion indicated by "A" in FIG. 1 will be described.

【0026】第1に、従来例のように発生した階調電圧
の良否を判定する高精度電圧検査の場合、制御回路等
(図示せず。)はスイッチ回路14を図1中”ロ”側に
接続し、スイッチ回路16及び20を図1中”ニ”及
び”ヘ”側に接続する。また、スイッチ回路12は”O
FF”にする。
First, in the case of a high-precision voltage test for judging the quality of a generated gradation voltage as in the conventional example, a control circuit or the like (not shown) switches the switch circuit 14 to the "b" side in FIG. And the switch circuits 16 and 20 are connected to the "d" and "f" sides in FIG. Further, the switch circuit 12 is set to “O”
FF ”.

【0027】共有記憶回路10には、予め被試験対象で
あるLCDドライバIC等のような多階調電圧を発生す
るICに対応する多階調の上限値電圧が制御回路等(図
示せず。)から設定されている。そして、制御回路等
(図示せず。)は被検査電圧100の階調の変化に合わ
せて共有記憶回路10のアドレスをインクリメントす
る。
In the shared storage circuit 10, a multi-gray scale upper limit voltage corresponding to an IC for generating a multi-gray scale voltage such as an LCD driver IC or the like to be tested is controlled in advance by a control circuit or the like (not shown). ). Then, a control circuit or the like (not shown) increments the address of the shared storage circuit 10 in accordance with the change in the gradation of the voltage under test 100.

【0028】共有記憶回路10から順次出力される上限
値電圧はスイッチ回路14を介してD/A変換器3に設
定され、D/A変換器3から出力される上限値電圧が順
次変化して行く。
The upper limit voltage sequentially output from the shared storage circuit 10 is set in the D / A converter 3 via the switch circuit 14, and the upper limit voltage output from the D / A converter 3 changes sequentially. go.

【0029】ここで、LCDドライバICの出力等であ
る被検査電圧100は比較器1に入力され、D/A変換
器3から出力される上限値電圧と比較され、その結果が
記憶回路22に記憶される。
Here, the voltage under test 100 such as the output of the LCD driver IC is input to the comparator 1 and compared with the upper limit voltage output from the D / A converter 3, and the result is stored in the storage circuit 22. It is memorized.

【0030】この結果、図2に示す従来例と同様に、被
検査電圧100の階調の変化に合わせて共有記憶回路1
0のアドレスをインクリメントすることによりリアルタ
イムで上限値電圧の設定がなされ、同時に被試験対象の
良否を高速に判定することができる。また、下限値電圧
に関しても同様の動作をすることができる。
As a result, as in the conventional example shown in FIG. 2, the shared storage circuit 1
By incrementing the address of 0, the upper limit voltage is set in real time, and at the same time, the quality of the test object can be determined at high speed. The same operation can be performed for the lower limit voltage.

【0031】第2に機能検査を行う場合、制御回路等
(図示せず。)はスイッチ回路14を図1中”イ”側に
接続し、スイッチ回路16及び20を図1中”ハ”及
び”ホ”側に接続する。また、スイッチ回路12は”O
N”にする。
Second, when performing a function test, a control circuit or the like (not shown) connects the switch circuit 14 to the "A" side in FIG. 1 and connects the switch circuits 16 and 20 to "C" and "C" in FIG. Connect to "e" side. Further, the switch circuit 12 is set to “O”
N ".

【0032】共有記憶回路10には、予め被試験対象で
あるLCDドライバIC等のICの期待値が制御回路等
(図示せず。)から設定され、レジスタ回路8には比較
器1及び2で構成されるウィンドウ・コンパレータのウ
ィンドウ幅が機能検査電圧として設定される。
An expected value of an IC such as an LCD driver IC to be tested is previously set in the shared storage circuit 10 from a control circuit or the like (not shown). The window width of the configured window comparator is set as the function test voltage.

【0033】レジスタ回路8からの出力データはスイッ
チ回路12を介してD/A変換器3に設定される。
Output data from the register circuit 8 is set to the D / A converter 3 via the switch circuit 12.

【0034】ここで、LCDドライバICの出力等であ
る被検査電圧100は比較器1に入力され、D/A変換
器3から出力される機能検査電圧と比較され、その結果
がさらにディジタル・コンパレータ18に入力される。
Here, the voltage under test 100, such as the output of the LCD driver IC, is input to the comparator 1 and compared with the function test voltage output from the D / A converter 3, and the result is further compared with a digital comparator. 18 is input.

【0035】ディジタル・コンパレータ18ではスイッ
チ回路14を介して共有記憶回路10から供給されてく
る期待値とスイッチ回路16を介して供給される比較器
1の出力を比較し、期待値と一致するか否かを判定す
る。この判定結果はスイッチ回路20を介して記憶回路
22に入力され記憶される。
The digital comparator 18 compares the expected value supplied from the shared storage circuit 10 via the switch circuit 14 with the output of the comparator 1 supplied via the switch circuit 16 and determines whether the output value matches the expected value. Determine whether or not. This determination result is input to the storage circuit 22 via the switch circuit 20 and stored.

【0036】すなわち、共有記憶回路10に格納された
期待値を用いて、比較器1の出力値との一致/不一致を
判定することにより、機能検査を行うことができる。
That is, by using the expected value stored in the shared storage circuit 10 to determine whether the output value of the comparator 1 matches or not, a function test can be performed.

【0037】例えば、被検査IC(図示せず。)の出力
である被検査電圧100がハイレベル若しくはローレベ
ルを正常に出力しているかを確認する場合を考える。
For example, consider a case in which it is checked whether the voltage under test 100, which is the output of the IC under test (not shown), normally outputs a high level or a low level.

【0038】この場合、レジスタ酢tら回路8にはハイ
レベルに相当する”2.4V”が、レジスタ回路9には
ローレベルに相当する”0.8V”がそれぞれ設定され
る。また、スイッチ回路12及び13は”ON”なので
D/A変換器3及び4からは”2.4V”及び”0.8
V”が出力される。
In this case, "2.4 V" corresponding to the high level is set in the register 8 and the register circuit 9 is set to "0.8 V" corresponding to the low level. Since the switch circuits 12 and 13 are "ON", the D / A converters 3 and 4 output "2.4 V" and "0.8 V".
V "is output.

【0039】被検査電圧100がハイレベルになるよう
に前記被検査IC(図示せず。)を設定し、共有記憶回
路10及び11には”1”及び”0”の期待値を設定し
ておく。
The IC under test (not shown) is set so that the voltage under test 100 becomes a high level, and the expected values of “1” and “0” are set in the shared storage circuits 10 and 11. deep.

【0040】もし、被検査電圧100がハイレベルであ
れば、電圧値が”2.4V”以上であるので、比較器1
の出力は”1”になる。同様に比較器2の出力は”0”
になる。
If the voltage to be inspected 100 is at a high level, the voltage value is "2.4 V" or more.
Is "1". Similarly, the output of the comparator 2 is "0".
become.

【0041】また、被検査電圧100が正常でない場
合、例えば、”1.5V”であるとすると比較器1及び
2の出力は”0”及び”0”となる。
When the voltage under test 100 is not normal, for example, if it is "1.5 V", the outputs of the comparators 1 and 2 become "0" and "0".

【0042】従って、ディジタル・コンパレータ18及
び19は比較器1及び2の出力値と共有記憶回路10及
び11から供給される期待値を比較して、双方が一致す
れば良品、一方でも不一致であれば不良品としてその情
報を記憶回路22に記憶する。
Accordingly, the digital comparators 18 and 19 compare the output values of the comparators 1 and 2 with the expected values supplied from the shared storage circuits 10 and 11, and if they match, it is a good product, and if they do not match, If it is defective, the information is stored in the storage circuit 22.

【0043】この結果、共有記憶回路10に階調電圧検
査用の上限値電圧と期待値とを記憶させておき、検査目
的に応じて共有記憶回路10の出力をD/A変換器3若
しくはディジタル・コンパレータ18に切り換えること
により、高精度電圧検査及び機能検査の両方を行うこと
が可能になる。
As a result, the upper limit voltage and the expected value for the gradation voltage test are stored in the shared memory circuit 10 and the output of the shared memory circuit 10 is output to the D / A converter 3 or the digital By switching to the comparator 18, it is possible to perform both a high-precision voltage test and a function test.

【0044】なお、高精度電圧検査から機能検査若しく
は機能検査から高精度電圧検査の切り換え時に制御回路
等(図示せず。)により共有記憶回路10及び11の内
容を全面的に書き換えても、両者のデータを両方とも共
有記憶回路10及び11に格納しておいてもどちらでも
良い。
It should be noted that even if the contents of the shared storage circuits 10 and 11 are completely rewritten by a control circuit or the like (not shown) when switching from the high-precision voltage test to the function test or from the function test to the high-precision voltage test, May be stored in the shared storage circuits 10 and 11 in either case.

【0045】また、機能検査時にはD/A変換器3及び
4の出力はリアルタイムに変化させる必要はなく、出力
される電圧精度も必要ないので、制御回路等(図示せ
ず。)からソフトウェアによりレジスタ回路8及び9の
内容を書き換える構成で良い。
In addition, during the function test, the outputs of the D / A converters 3 and 4 do not need to be changed in real time and the accuracy of the output voltage is not required. Therefore, a register is provided by software from a control circuit or the like (not shown). A configuration in which the contents of the circuits 8 and 9 are rewritten may be used.

【0046】[0046]

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。共有記憶回路に
階調電圧検査用の上下限値電圧と期待値とを記憶させて
おき、検査目的に応じて共有記憶回路の出力をD/A変
換器若しくはディジタル・コンパレータに切り換えるこ
とにより、発生する階調電圧の高精度電圧検査及び機能
検査を行うことが可能なIC試験装置が実現できる。
As is apparent from the above description,
According to the present invention, the following effects can be obtained. By storing the upper and lower limit voltage and the expected value for the gradation voltage test in the shared memory circuit and switching the output of the shared memory circuit to a D / A converter or a digital comparator according to the purpose of the test, the generation is performed. An IC test apparatus capable of performing a high-precision voltage test and a function test of a gray scale voltage to be performed can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るIC試験装置の一実施例を示す構
成ブロック図である。
FIG. 1 is a configuration block diagram showing one embodiment of an IC test apparatus according to the present invention.

【図2】従来のIC試験装置の一例を示す構成ブロック
図である。
FIG. 2 is a configuration block diagram illustrating an example of a conventional IC test apparatus.

【図3】被検査電圧と上下限値電圧の変化を説明するタ
イミング図である。
FIG. 3 is a timing chart for explaining changes in a voltage under test and upper and lower limit voltages.

【符号の説明】[Explanation of symbols]

1,2 比較器 3,4 D/A変換器 5,6 比較電圧値記憶回路 7,22 記憶回路 8、9 レジスタ回路 10,11 共有記憶回路 12,13,14,15,16,17,20,21 ス
イッチ回路 18,19 ディジタル・コンパレータ 50 検査切換手段 100 被検査電圧 101,102 アドレス制御信号
1, 2 comparator 3, 4 D / A converter 5, 6 comparison voltage value storage circuit 7, 22 storage circuit 8, 9 register circuit 10, 11 shared storage circuit 12, 13, 14, 15, 16, 17, 20 , 21 switch circuit 18, 19 digital comparator 50 test switching means 100 voltage under test 101, 102 address control signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】被試験対象からの被検査電圧の高精度電圧
検査及び機能検査を行うIC試験装置において、 前記上限値電圧,下限値電圧若しくは期待値が記憶され
た共有記憶回路と、 機能検査電圧が設定されるレジスタ回路と、 前記共有記憶回路若しくはレジスタ回路の出力に基づき
前記上限値電圧,下限値電圧若しくは機能検査電圧を発
生させるD/A変換器と、 前記被検査電圧と前記上限値電圧,下限値電圧若しくは
機能検査電圧とを比較する比較器と、 この比較器の出力と前記期待値を比較するディジタル・
コンパレータと、 前記比較器若しくは前記ディジタル・コンパレータの出
力が記憶される記憶回路と、 前記共有記憶回路及びレジスタ回路の出力の切り換えと
前記記憶回路への入力の切り換えを行う検査切換手段と
を備えたことを特徴とするIC試験装置。
1. An IC test apparatus for performing a high-precision voltage test and a function test of a voltage under test from a test object, a shared memory circuit storing the upper limit voltage, the lower limit voltage or an expected value, and a function test A register circuit for setting a voltage, a D / A converter for generating the upper limit voltage, the lower limit voltage or the function test voltage based on the output of the shared storage circuit or the register circuit; the voltage under test and the upper limit value A comparator for comparing a voltage, a lower limit voltage or a function test voltage; and a digital comparator for comparing the output of the comparator with the expected value.
A comparator; a storage circuit in which an output of the comparator or the digital comparator is stored; and a test switching means for switching output of the shared storage circuit and the register circuit and switching input to the storage circuit. An IC test apparatus characterized by the above-mentioned.
【請求項2】前記被検査電圧の変化に同期してアドレス
がインクリメントされ、予め記憶されている複数の前記
上限値電圧若しくは下限値電圧を出力する前記共有記憶
回路を備えたことを特徴とする特許請求の範囲請求項1
記載のIC試験装置。
2. A shared memory circuit, wherein an address is incremented in synchronization with a change in the voltage to be inspected, and the shared memory circuit outputs a plurality of upper limit voltage or lower limit voltage stored in advance. Claim 1
The described IC test apparatus.
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